JP2569043B2 - 放電管用駆動回路 - Google Patents
放電管用駆動回路Info
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- JP2569043B2 JP2569043B2 JP62076102A JP7610287A JP2569043B2 JP 2569043 B2 JP2569043 B2 JP 2569043B2 JP 62076102 A JP62076102 A JP 62076102A JP 7610287 A JP7610287 A JP 7610287A JP 2569043 B2 JP2569043 B2 JP 2569043B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、パルスレーダ等にスイッチング素子とし
て使用されるサイラトロン、マグネトロン等の放電管の
駆動回路に関するものである。
て使用されるサイラトロン、マグネトロン等の放電管の
駆動回路に関するものである。
［従来の技術］ 第３図は従来の放電管用駆動回路の回路構成図であ
り、例えば日本原子力研究所（1986年３月発行）の「SC
Rを使用した大形サイラトロン駆動回路」（レポートJAE
RI−Ｍ−86−49）に示されているような、半導体素子を
用いたサイラトロンの駆動回路が示されている。図中、
（１）は直流電圧源、（２）は第１の充電用リアクト
ル、（３）は充電用ダイオード、（４）はサイリスタ、
（５）は直列接続されたリアクトルと並列接続のコンデ
ンサからなるサイラトロン・トリガパルス発生用のパル
ス整形回路、（６）はパルストランス、（７）は後述す
るサイラトロン（９）の駆動用電極端子すなわちグリッ
ド（Ｇ）側に発生する過電圧を制限するための電圧制限
素子、（８）はやはりグリッド（Ｇ）側に接続される電
流制限抵抗、（９）はサイラトロンであり、（Ａ）
（Ｃ）（Ｇ）はそれぞれのアノード端子、カソード端
子、グリッド端子（駆動用電極端子）を示し、そして
（10）はサイリスタ（４）のためのサイリスタ・トリガ
回路である。第４図は第３図の回路の動作を説明するた
めの動作波形図である。また、第５図は雑誌オプトエレ
クトロニクス（1983年発行）No.12、第28頁に示され
た、スイッチング素子としてサイラトロンを適用したエ
キシマレーザ装置の主回路構成の一例を示す回路構成図
である。図中、（９）がサイラトロンであり、（11）は
充電用抵抗、（12）は静電容量C1を有する第１のコンデ
ンサ、（13）は配線等の浮遊のインダクタンス、（14）
は静電容量C2を有する第２のコンデンサ、（15）は発振
器本体、そして（16）は第２の充電用リアクトルであ
る。
り、例えば日本原子力研究所（1986年３月発行）の「SC
Rを使用した大形サイラトロン駆動回路」（レポートJAE
RI−Ｍ−86−49）に示されているような、半導体素子を
用いたサイラトロンの駆動回路が示されている。図中、
（１）は直流電圧源、（２）は第１の充電用リアクト
ル、（３）は充電用ダイオード、（４）はサイリスタ、
（５）は直列接続されたリアクトルと並列接続のコンデ
ンサからなるサイラトロン・トリガパルス発生用のパル
ス整形回路、（６）はパルストランス、（７）は後述す
るサイラトロン（９）の駆動用電極端子すなわちグリッ
ド（Ｇ）側に発生する過電圧を制限するための電圧制限
素子、（８）はやはりグリッド（Ｇ）側に接続される電
流制限抵抗、（９）はサイラトロンであり、（Ａ）
（Ｃ）（Ｇ）はそれぞれのアノード端子、カソード端
子、グリッド端子（駆動用電極端子）を示し、そして
（10）はサイリスタ（４）のためのサイリスタ・トリガ
回路である。第４図は第３図の回路の動作を説明するた
めの動作波形図である。また、第５図は雑誌オプトエレ
クトロニクス（1983年発行）No.12、第28頁に示され
た、スイッチング素子としてサイラトロンを適用したエ
キシマレーザ装置の主回路構成の一例を示す回路構成図
である。図中、（９）がサイラトロンであり、（11）は
充電用抵抗、（12）は静電容量C1を有する第１のコンデ
ンサ、（13）は配線等の浮遊のインダクタンス、（14）
は静電容量C2を有する第２のコンデンサ、（15）は発振
器本体、そして（16）は第２の充電用リアクトルであ
る。
次の動作について説明する。一般にサイラトロンは、
高電圧回路を急峻に短時間放電させるときに用いるもの
で、トリガパルスは矩形性のよい短パルスが要求され
る。その短パルスは以下のようにして作られる。第４図
の時点t0は、先にサイラトロン（９）にトリガパルスを
入れ終わった状態である。時点t0−t2の間は、サイリス
タ（４）にゲートトリガ入力（オン／オフ制御信号）を
入れない。時点t0においてはサイリスタ（４）は非導通
の状態となっている。そこで時点t0より直流電圧源
（１）は、第１の充電用リアクトル（２）および充電用
ダイオード（３）を介して、パルス整形回路（５）のコ
ンデンサを直列共振充電する。そのため充電電圧は、直
流電圧源（１）の直流電源電圧Ｖbの約２倍となる。こ
の電圧は、サイリスタ（４）に印加される。時点t0−t1
間の充電時間τは、第１の充電用リアクトル（２）のイ
ンダクタンス値をL1、パルス整形回路（５）の合成静電
容量をＣとすると（１）式のように示される。
高電圧回路を急峻に短時間放電させるときに用いるもの
で、トリガパルスは矩形性のよい短パルスが要求され
る。その短パルスは以下のようにして作られる。第４図
の時点t0は、先にサイラトロン（９）にトリガパルスを
入れ終わった状態である。時点t0−t2の間は、サイリス
タ（４）にゲートトリガ入力（オン／オフ制御信号）を
入れない。時点t0においてはサイリスタ（４）は非導通
の状態となっている。そこで時点t0より直流電圧源
（１）は、第１の充電用リアクトル（２）および充電用
ダイオード（３）を介して、パルス整形回路（５）のコ
ンデンサを直列共振充電する。そのため充電電圧は、直
流電圧源（１）の直流電源電圧Ｖbの約２倍となる。こ
の電圧は、サイリスタ（４）に印加される。時点t0−t1
間の充電時間τは、第１の充電用リアクトル（２）のイ
ンダクタンス値をL1、パルス整形回路（５）の合成静電
容量をＣとすると（１）式のように示される。
時点t1−t2の間、サイリスタ（４）の両端電圧Ｖth
は、このＶthが直流電源電圧Ｖbより大きいので、充電
用ダイオード（３）には逆阻止電圧が印加され非導通と
なるので、2Vbの値を保つ。次に時点t2で、サイリスタ
・トリガ回路（10）からサイリスタ（４）のゲート端子
へゲートトリガ入力が与えられると、サイリスタ（４）
が導通し、一般によく知られている進行波現象によりτ
ｐ時間後、サイリスタ（４）の電流が遮断され、かつ逆
阻止電圧がサイリスタ（４）に印加されるので、サイリ
スタ（４）が非導通となる。この時間τｐは、パルス整
形回路（５）の合成インダクタンス値をＬとすると
（２）式のように示される。
は、このＶthが直流電源電圧Ｖbより大きいので、充電
用ダイオード（３）には逆阻止電圧が印加され非導通と
なるので、2Vbの値を保つ。次に時点t2で、サイリスタ
・トリガ回路（10）からサイリスタ（４）のゲート端子
へゲートトリガ入力が与えられると、サイリスタ（４）
が導通し、一般によく知られている進行波現象によりτ
ｐ時間後、サイリスタ（４）の電流が遮断され、かつ逆
阻止電圧がサイリスタ（４）に印加されるので、サイリ
スタ（４）が非導通となる。この時間τｐは、パルス整
形回路（５）の合成インダクタンス値をＬとすると
（２）式のように示される。
なお、一般にτｐは数μsecまでを選ぶことが多い。
パルス整形回路（５）の模似波動インピーダンス とパルストランス（６）の１次側から２次側をみたイン
ピーダンスZ0をマッチングさせてあるので、サイリスタ
（４）に電流が流れている時間τｐの間においては、パ
ルス整形回路（５）とパルストランス（６）の分担電圧
は各々Ｖbとなる。以上のことより時間τｐの間のサイ
ラトロン（９）のトリガ入力電圧VGは、パルストランス
（９）の巻線比をＮpＴとすると（３）式のように示さ
れる。
パルス整形回路（５）の模似波動インピーダンス とパルストランス（６）の１次側から２次側をみたイン
ピーダンスZ0をマッチングさせてあるので、サイリスタ
（４）に電流が流れている時間τｐの間においては、パ
ルス整形回路（５）とパルストランス（６）の分担電圧
は各々Ｖbとなる。以上のことより時間τｐの間のサイ
ラトロン（９）のトリガ入力電圧VGは、パルストランス
（９）の巻線比をＮpＴとすると（３）式のように示さ
れる。
VG＝ＮpＴ・Ｖb ……（３） また、トリガ入力電流iGは電流制限抵抗（８）の抵抗
値をＲとすると（４）式のように示される。
値をＲとすると（４）式のように示される。
iG＝VG/R ……（４） 電圧制限素子（７）は、サイラトロン（９）の導通時
もしくは非導通時、印加される過電圧からパルストラン
ス（６）およびサイリスタ（４）等の回路を保護するた
めに設けてある。
もしくは非導通時、印加される過電圧からパルストラン
ス（６）およびサイリスタ（４）等の回路を保護するた
めに設けてある。
第５図は上述したように、このサイラトロン（９）を
エキシマレーザ装置に適用したときの回路構成図であ
る。第１のコンデンサ（12）と第２のコンデンサ（14）
とに電荷がなく、充電用リアクトルに電流が流れていな
い状態から説明する。充電用抵抗（11）の＋H.V側に接
続されている直流電圧電源（図示せず）より、充電用抵
抗（11）→第１のコンデンサ（12）→第２の充電用リア
クトル（16）を通して電流が供給され、第１のコンデン
サ（12）が充電される。この充電時間は数msec以上であ
り、第２の充電用リアクトル（16）のインピーダンス
は、第２のコンデンサ（14）に比べ非常に小さく選定さ
れており、第２のコンデンサ（14）にはほとんど電圧が
印加されない。第１のコンデンサ（12）が適当な電圧
（例えば約30KV）に充電された後、サイラトロン（９）
にトリガパルスを与える。以下、サイラトロン（９）の
スイッチングにより第１のコンデンサ（12）の電荷が第
２のコンデンサ（14）に短時間に供給され、その印加電
圧で発振器（15）が放電して発振することはよく知られ
ている。なおこの時、例えばオプトエレクトロニクス
（1983年発行）No.11、第30頁の第６図に示されている
ように、第１のコンデンサ（12）の静電容量C1、第２の
コンデンサ（14）の静電容量C2が、C1＝1.3×C2の回路
定数の時、放電電流はすぐに小さくなるが、C1＝４×C2
の回路定数の時は、ほぼ１μsecたっても放電電流が後
を引き、サイラトロン（９）の内部インピーダンスの状
態によっては、過電圧がサイラトロン（９）のグリッド
端子（Ｇ）に印加する恐れがある。
エキシマレーザ装置に適用したときの回路構成図であ
る。第１のコンデンサ（12）と第２のコンデンサ（14）
とに電荷がなく、充電用リアクトルに電流が流れていな
い状態から説明する。充電用抵抗（11）の＋H.V側に接
続されている直流電圧電源（図示せず）より、充電用抵
抗（11）→第１のコンデンサ（12）→第２の充電用リア
クトル（16）を通して電流が供給され、第１のコンデン
サ（12）が充電される。この充電時間は数msec以上であ
り、第２の充電用リアクトル（16）のインピーダンス
は、第２のコンデンサ（14）に比べ非常に小さく選定さ
れており、第２のコンデンサ（14）にはほとんど電圧が
印加されない。第１のコンデンサ（12）が適当な電圧
（例えば約30KV）に充電された後、サイラトロン（９）
にトリガパルスを与える。以下、サイラトロン（９）の
スイッチングにより第１のコンデンサ（12）の電荷が第
２のコンデンサ（14）に短時間に供給され、その印加電
圧で発振器（15）が放電して発振することはよく知られ
ている。なおこの時、例えばオプトエレクトロニクス
（1983年発行）No.11、第30頁の第６図に示されている
ように、第１のコンデンサ（12）の静電容量C1、第２の
コンデンサ（14）の静電容量C2が、C1＝1.3×C2の回路
定数の時、放電電流はすぐに小さくなるが、C1＝４×C2
の回路定数の時は、ほぼ１μsecたっても放電電流が後
を引き、サイラトロン（９）の内部インピーダンスの状
態によっては、過電圧がサイラトロン（９）のグリッド
端子（Ｇ）に印加する恐れがある。
［発明が解決しようとする問題点］ 従来の放電管用駆動回路は以上のように構成されてい
るので、パルス整形回路および過電圧制限用の電圧制限
素子等が必要であり部品点数が多くなり、このためコン
パクト化、低コスト化および信頼性に関して劣ってい
た。また、トリガパルス幅をサイラトロンの負荷によっ
て変えることができず、負荷によってはパルス整形回路
等の定数を変える必要がある等、適用性についても劣っ
ていた。従来の駆動回路には以上のような問題点があっ
た。
るので、パルス整形回路および過電圧制限用の電圧制限
素子等が必要であり部品点数が多くなり、このためコン
パクト化、低コスト化および信頼性に関して劣ってい
た。また、トリガパルス幅をサイラトロンの負荷によっ
て変えることができず、負荷によってはパルス整形回路
等の定数を変える必要がある等、適用性についても劣っ
ていた。従来の駆動回路には以上のような問題点があっ
た。
この発明は上記のような問題点を解決するためになさ
れたもので、コンパクト化、低コスト化が可能であり、
またトリガパルスを所望の幅に容易に変えることがで
き、適用性においても優れ、さらに過電圧に対する保護
機能も施された放電管用駆動回路を得ることを目的とす
る。
れたもので、コンパクト化、低コスト化が可能であり、
またトリガパルスを所望の幅に容易に変えることがで
き、適用性においても優れ、さらに過電圧に対する保護
機能も施された放電管用駆動回路を得ることを目的とす
る。
［問題点を解決するための手段］ この発明に係る放電管用駆動回路は、所定の抵抗値を
有するインピーダンス要素、および少なくとも１つ以上
の自己消弧形半導体素子が直列接続、並列接続もしくは
直並列接続された自己消弧形半導体素子群からなり、そ
の一端が上記放電管の駆動用電極端子に接続された直列
回路と、この直列回路の他端と上記放電管のカソード電
極端子間に接続された、高周波に対して低いインピーダ
ンスとなる高周波特性の良いコンデンサと、上記自己消
弧形半導体素子群の各自己消弧形半導体素子の導通制御
端子に所望の幅のオン／オフ制御信号を入力する制御回
路とで構成されている。
有するインピーダンス要素、および少なくとも１つ以上
の自己消弧形半導体素子が直列接続、並列接続もしくは
直並列接続された自己消弧形半導体素子群からなり、そ
の一端が上記放電管の駆動用電極端子に接続された直列
回路と、この直列回路の他端と上記放電管のカソード電
極端子間に接続された、高周波に対して低いインピーダ
ンスとなる高周波特性の良いコンデンサと、上記自己消
弧形半導体素子群の各自己消弧形半導体素子の導通制御
端子に所望の幅のオン／オフ制御信号を入力する制御回
路とで構成されている。
また、この発明の別の発明では、さらに自己消弧形半
導体素子群の各自己消弧形半導体素子に並列にそれぞれ
接続された、この自己消弧形半導体素子群の流す電流に
対し逆方向の電流を流すバイアス用整流素子と、放電管
の駆動用電極端子とカソード電極端子間に接続された駆
動用電極端子電圧を検出するための電圧検出器とを設
け、かつ上述した制御回路の代わりに、自己消弧形半導
体素子群の各自己消弧形半導体素子の導通制御端子に所
望の幅のオン／オフ制御信号を入力すると共に、電圧検
出器がバイパス用整流素子に逆阻止電圧となる方向で所
定レベル以上の電圧を検出したとき、各自己消弧形半導
体素子の導通制御端子にオン信号を入力する制御回路と
を設けて構成している。
導体素子群の各自己消弧形半導体素子に並列にそれぞれ
接続された、この自己消弧形半導体素子群の流す電流に
対し逆方向の電流を流すバイアス用整流素子と、放電管
の駆動用電極端子とカソード電極端子間に接続された駆
動用電極端子電圧を検出するための電圧検出器とを設
け、かつ上述した制御回路の代わりに、自己消弧形半導
体素子群の各自己消弧形半導体素子の導通制御端子に所
望の幅のオン／オフ制御信号を入力すると共に、電圧検
出器がバイパス用整流素子に逆阻止電圧となる方向で所
定レベル以上の電圧を検出したとき、各自己消弧形半導
体素子の導通制御端子にオン信号を入力する制御回路と
を設けて構成している。
［作用］ この発明による放電管用駆動回路では、放電管の駆動
用電極端子に供給するトリガパルスの幅を、自己消弧形
半導体素子のスイッチングにより任意に決められ、また
インピーダンス要素と高周波特性の良いコンデンサによ
り過電圧制御を図っている。
用電極端子に供給するトリガパルスの幅を、自己消弧形
半導体素子のスイッチングにより任意に決められ、また
インピーダンス要素と高周波特性の良いコンデンサによ
り過電圧制御を図っている。
また、この発明の別の発明による放電管用駆動回路で
はさらに、放電管の駆動用電極端子すなわちグリッド端
子に、バイパス用整流素子に逆阻止電圧となる方向で所
定レベル以上の過電圧が発生した時、その過電圧が自己
消弧形素子に印加されないよう自己消弧形素子を導通さ
せ、また、これと逆方向の過電圧の場合にはバイパス用
整流素子に流すようにして自己消弧形半導体素子および
直流電圧源の過電圧からの保護を図っている。
はさらに、放電管の駆動用電極端子すなわちグリッド端
子に、バイパス用整流素子に逆阻止電圧となる方向で所
定レベル以上の過電圧が発生した時、その過電圧が自己
消弧形素子に印加されないよう自己消弧形素子を導通さ
せ、また、これと逆方向の過電圧の場合にはバイパス用
整流素子に流すようにして自己消弧形半導体素子および
直流電圧源の過電圧からの保護を図っている。
［実施例］ 以下、この発明の一実施例を図について説明する。第
１図はこの発明による放電管用駆動回路の一実施例を示
す回路構成図であり、図中、（９）はサイラトロンであ
り、第３図および第５図に示す従来のものと同じもので
ある。（17）は高周波特性の良いセラミックコンデンサ
（以下単にコンデンサとする）、（18）は自己消弧形半
導体素子であり、例えばここでは静電誘導形トランジス
タ（以下単にSiTとする）、（19）はインピーダンス要
素としての抵抗値Ｒを有する抵抗、（20）はサイラトロ
ン（９）の駆動用電極端子すなわちグリッド端子（Ｇ）
の電圧を検出する電圧検出器、（21）はSiT（18）にオ
ン／オフ制御信号を入力する制御回路、（22）は直流電
源電圧Ｖdを発生する直流電圧源、そして（23）はSiT
（18）の逆方向の電流のバイパス用整流素子（過電圧整
流素子）であるダイオードである。また、第２図は第１
図の回路の動作を説明するための動作波形図である。
１図はこの発明による放電管用駆動回路の一実施例を示
す回路構成図であり、図中、（９）はサイラトロンであ
り、第３図および第５図に示す従来のものと同じもので
ある。（17）は高周波特性の良いセラミックコンデンサ
（以下単にコンデンサとする）、（18）は自己消弧形半
導体素子であり、例えばここでは静電誘導形トランジス
タ（以下単にSiTとする）、（19）はインピーダンス要
素としての抵抗値Ｒを有する抵抗、（20）はサイラトロ
ン（９）の駆動用電極端子すなわちグリッド端子（Ｇ）
の電圧を検出する電圧検出器、（21）はSiT（18）にオ
ン／オフ制御信号を入力する制御回路、（22）は直流電
源電圧Ｖdを発生する直流電圧源、そして（23）はSiT
（18）の逆方向の電流のバイパス用整流素子（過電圧整
流素子）であるダイオードである。また、第２図は第１
図の回路の動作を説明するための動作波形図である。
次に動作について説明する。SiT（18）は、例えば東
北金属株式会社のカタログNo.UD−002に示された2SK、1
83Vのように、定格として200〜300nsec以内の高速のオ
ン／オフ・スイッチングができ、1.5KV程度の高電圧、6
0Aの大電流がとれるタイプのものを使用する。直流電圧
源（22）の出力Ｖdは従来のグリッド端子での電圧と同
じＮpt・Ｖb値一定に保たれている（（３）式参照）。
第２図の時点t0でサイラトロン（９）をトリガさせる。
SiT（18）はt0時点までは、その導通制御端子（ゲート
端子）（ｇ）に制御回路（21）からオフ信号が入力され
ていて、非導通となっている。このとき直流電源電圧Ｖ
dはSiT（18）に印加されるので、トリガ入力電圧VG1は
零となる。時点t0で制御回路（21）からSiT（18）にオ
ン信号を入力すると、先に述べたように急速に導通す
る。従ってトリガ入力電圧VG1はＶdの値となる。この導
通状態を所定のパルス幅τｐなる時点t1まで継続する。
時点t1で制御回路（21）からSiT（18）にオフ信号を入
力する。SiT（18）は急速に非導通となる。以後SiT（1
8）には、次にサイラトロン（９）をトリガするまで、
もしくは後述するサイラトロン（９）のグリッド端子
（Ｇ）に過電圧が発生するまで、制御回路（21）からオ
フ信号が入力される。以上のことにより、パルス幅τｐ
で大きさがVG1＝Ｖd＝ＮpＴ・Ｖbの従来と同じ電圧波形
のトリガパルスが、サイラトロン（９）のグリッド端子
（Ｇ）すなわち駆動用電極端子に与えられる。また、電
流制限用の抵抗（19）の値をＲとしているので、トリガ
電流iG1も従来と同じとなる。以上のように基本的動作
が満足される。
北金属株式会社のカタログNo.UD−002に示された2SK、1
83Vのように、定格として200〜300nsec以内の高速のオ
ン／オフ・スイッチングができ、1.5KV程度の高電圧、6
0Aの大電流がとれるタイプのものを使用する。直流電圧
源（22）の出力Ｖdは従来のグリッド端子での電圧と同
じＮpt・Ｖb値一定に保たれている（（３）式参照）。
第２図の時点t0でサイラトロン（９）をトリガさせる。
SiT（18）はt0時点までは、その導通制御端子（ゲート
端子）（ｇ）に制御回路（21）からオフ信号が入力され
ていて、非導通となっている。このとき直流電源電圧Ｖ
dはSiT（18）に印加されるので、トリガ入力電圧VG1は
零となる。時点t0で制御回路（21）からSiT（18）にオ
ン信号を入力すると、先に述べたように急速に導通す
る。従ってトリガ入力電圧VG1はＶdの値となる。この導
通状態を所定のパルス幅τｐなる時点t1まで継続する。
時点t1で制御回路（21）からSiT（18）にオフ信号を入
力する。SiT（18）は急速に非導通となる。以後SiT（1
8）には、次にサイラトロン（９）をトリガするまで、
もしくは後述するサイラトロン（９）のグリッド端子
（Ｇ）に過電圧が発生するまで、制御回路（21）からオ
フ信号が入力される。以上のことにより、パルス幅τｐ
で大きさがVG1＝Ｖd＝ＮpＴ・Ｖbの従来と同じ電圧波形
のトリガパルスが、サイラトロン（９）のグリッド端子
（Ｇ）すなわち駆動用電極端子に与えられる。また、電
流制限用の抵抗（19）の値をＲとしているので、トリガ
電流iG1も従来と同じとなる。以上のように基本的動作
が満足される。
次に、従来技術の説明として第５図に示した主回路側
の回路の影響、すなわち先に述べたエキシマレーザ装置
の主回路のコンデンサ容量の差異による放電電流のた
め、時点t2−t3の間、サイラトロン（９）のグリッド端
子（Ｇ）にカソード電位に対し負方向の過電圧が発生し
た場合の保護回路について考える。電圧検出器（20）の
検出電圧は、制御回路（21）に常に入力されている。制
御回路（21）ではこの検出電圧とSiT（18）等の絶縁耐
力に基づいて定めた過電圧設定レベルとを比較し、検出
電圧が過電圧設定レベルより大きい時は、すぐに制御回
路（21）がSiT（18）にオン信号を出力する。これによ
り時点t2−t3の間、SiT（18）は導通する。グリッド端
子（Ｇ）に発生する過電圧は、抵抗（19）とコンデンサ
（17）で分圧される。コンデンサ（17）は高周波特性が
良く、このような高周波成分の過電圧に対し良好な特性
を示し、抵抗（19）より低いインピーダンスとなるよう
設計されている。このためグリッド端子（Ｇ）に発生し
た過電圧は、抵抗（19）にほとんど印加されることにな
る。これによりSiT（18）および直流電圧源（22）は、
グリッド発生過電圧から保護される。なお、サイラトロ
ン（９）のグリッド端子（Ｇ）にカソード電位に対し正
方向の過電圧が発生したときは、SiT（18）が導通しな
くてもSiT（18）のソース端子（ｓ）とドレイン端子
（ｄ）間に接続されたダイオード（23）が導通するた
め、上記と同じく過電圧から各部品を保護できる。
の回路の影響、すなわち先に述べたエキシマレーザ装置
の主回路のコンデンサ容量の差異による放電電流のた
め、時点t2−t3の間、サイラトロン（９）のグリッド端
子（Ｇ）にカソード電位に対し負方向の過電圧が発生し
た場合の保護回路について考える。電圧検出器（20）の
検出電圧は、制御回路（21）に常に入力されている。制
御回路（21）ではこの検出電圧とSiT（18）等の絶縁耐
力に基づいて定めた過電圧設定レベルとを比較し、検出
電圧が過電圧設定レベルより大きい時は、すぐに制御回
路（21）がSiT（18）にオン信号を出力する。これによ
り時点t2−t3の間、SiT（18）は導通する。グリッド端
子（Ｇ）に発生する過電圧は、抵抗（19）とコンデンサ
（17）で分圧される。コンデンサ（17）は高周波特性が
良く、このような高周波成分の過電圧に対し良好な特性
を示し、抵抗（19）より低いインピーダンスとなるよう
設計されている。このためグリッド端子（Ｇ）に発生し
た過電圧は、抵抗（19）にほとんど印加されることにな
る。これによりSiT（18）および直流電圧源（22）は、
グリッド発生過電圧から保護される。なお、サイラトロ
ン（９）のグリッド端子（Ｇ）にカソード電位に対し正
方向の過電圧が発生したときは、SiT（18）が導通しな
くてもSiT（18）のソース端子（ｓ）とドレイン端子
（ｄ）間に接続されたダイオード（23）が導通するた
め、上記と同じく過電圧から各部品を保護できる。
なおこの発明は、第１図に示した一実施例の電圧検出
器（20）およびバイパス用整流素子としてのダイオード
（23）を特に設けなくても、制御回路（21）によりSiT
（18）のオン／オフ制御を行うことにより、サイラトロ
ン（９）のグリッド端子（Ｇ）に所望の幅のトリガパル
スを供給することだけで所定の目的を達成することがで
きる。この場合の過電圧に対するSiT（18）および直流
電圧源（22）の保護は、上述したコンデンサ（17）と抵
抗（19）のインピーダンスの関係による、グリッド端子
（Ｇ）に発生した過電圧がほとんど抵抗（19）に印加さ
れることにより達成されている。
器（20）およびバイパス用整流素子としてのダイオード
（23）を特に設けなくても、制御回路（21）によりSiT
（18）のオン／オフ制御を行うことにより、サイラトロ
ン（９）のグリッド端子（Ｇ）に所望の幅のトリガパル
スを供給することだけで所定の目的を達成することがで
きる。この場合の過電圧に対するSiT（18）および直流
電圧源（22）の保護は、上述したコンデンサ（17）と抵
抗（19）のインピーダンスの関係による、グリッド端子
（Ｇ）に発生した過電圧がほとんど抵抗（19）に印加さ
れることにより達成されている。
また、上記実施例では自己消弧形半導体素子として静
電誘導形トランジスタを用いたが、使用電圧や用途によ
り、同じく高速スイッチングできる電界効果形トランジ
スタ、高速スイッチングでは劣るが高耐圧であるゲート
・ターンオフ・サイリスタ、静電誘導形サイリスタを用
いてもよい。
電誘導形トランジスタを用いたが、使用電圧や用途によ
り、同じく高速スイッチングできる電界効果形トランジ
スタ、高速スイッチングでは劣るが高耐圧であるゲート
・ターンオフ・サイリスタ、静電誘導形サイリスタを用
いてもよい。
また、上述実施例では自己消弧形半導体素子を１つし
か用いなかったが、グリッド端子（Ｇ）に発生する過電
圧が大きい場合には、自己消弧形半導体素子の絶縁耐力
との関係から自己消弧形半導体素子を複数個直列に接続
し、各自己消弧形半導体素子の導通制御端子に制御回路
（21）からそれぞれオン／オフ制御信号を入力するよう
にしてもよい。また、電流が大きい場合には自己消弧形
半導体素子を複数個並列に接続する構成にすればよい。
か用いなかったが、グリッド端子（Ｇ）に発生する過電
圧が大きい場合には、自己消弧形半導体素子の絶縁耐力
との関係から自己消弧形半導体素子を複数個直列に接続
し、各自己消弧形半導体素子の導通制御端子に制御回路
（21）からそれぞれオン／オフ制御信号を入力するよう
にしてもよい。また、電流が大きい場合には自己消弧形
半導体素子を複数個並列に接続する構成にすればよい。
また、抵抗（19）は適当な特性を持つインピーダンス
要素であればよく、例えばリアクトル等に置き換えても
よい。これらのことは、上記実施例の場合においても、
また電圧検出器（20）およびバイパス用整流素子として
のダイオード（23）を特に設けない場合においても実施
可能であることは言うまでもない。
要素であればよく、例えばリアクトル等に置き換えても
よい。これらのことは、上記実施例の場合においても、
また電圧検出器（20）およびバイパス用整流素子として
のダイオード（23）を特に設けない場合においても実施
可能であることは言うまでもない。
［発明の効果］ 以上のようにこの発明によれば、放電管用駆動回路を
所定のインピーダンス要素と自弧消弧形半導体素子群か
らなる直列回路と、各自弧消弧形半導体素子を所定の時
間幅でオン／オフ制御する制御回路と、放電管の駆動電
極端子に発生する高周波である過電圧に対し上記インピ
ーダンス要素より低いインピーダンスとなる高周波特性
の良いコンデンサを設けて回路を構成したので、コンパ
クト化、低コスト化が可能となり、またトリガパルスの
幅を任意に設定でき、さらに過電圧に対する保護を図っ
た放電管用駆動回路が得られる効果がある。
所定のインピーダンス要素と自弧消弧形半導体素子群か
らなる直列回路と、各自弧消弧形半導体素子を所定の時
間幅でオン／オフ制御する制御回路と、放電管の駆動電
極端子に発生する高周波である過電圧に対し上記インピ
ーダンス要素より低いインピーダンスとなる高周波特性
の良いコンデンサを設けて回路を構成したので、コンパ
クト化、低コスト化が可能となり、またトリガパルスの
幅を任意に設定でき、さらに過電圧に対する保護を図っ
た放電管用駆動回路が得られる効果がある。
また、この発明の別の発明によればさらに、自己消弧
形半導体素子群の各自己消弧形半導体素子に並列にそれ
ぞれ、逆方向の電流を流すバイパス用整流素子を設ける
と共に、放電管の駆動用電極端子電圧を検出するための
電圧検出器を設け、さらに上述した制御回路の代わり
に、各自己消弧形半導体素子を所定の時間幅でオン／オ
フ制御すると共に、電圧検出器がバイパス用整流素子に
逆阻止電圧となる方向で所定レベル以上の電圧を検出し
たとき、各自己消弧形半導体素子の導通制御端子にオン
信号を入力する制御回路とを設けて回路を構成したの
で、保護機能がより充実した放電管用駆動回路が得られ
る効果がある。
形半導体素子群の各自己消弧形半導体素子に並列にそれ
ぞれ、逆方向の電流を流すバイパス用整流素子を設ける
と共に、放電管の駆動用電極端子電圧を検出するための
電圧検出器を設け、さらに上述した制御回路の代わり
に、各自己消弧形半導体素子を所定の時間幅でオン／オ
フ制御すると共に、電圧検出器がバイパス用整流素子に
逆阻止電圧となる方向で所定レベル以上の電圧を検出し
たとき、各自己消弧形半導体素子の導通制御端子にオン
信号を入力する制御回路とを設けて回路を構成したの
で、保護機能がより充実した放電管用駆動回路が得られ
る効果がある。
第１図はこの発明による放電管用駆動回路の一実施例を
示す回路構成図、第２図は第１図に示した回路の動作波
形図、第３図は従来の放電管用駆動回路を示す回路構成
図、第４図は第３図に示した回路の動作波形図、第５図
はスイッチング素子としてサイラトロンを適用したエキ
シマレーザ装置の主回路構成を示す回路構成図である。 図において、（１）は直流電圧源、（９）はサイラトロ
ン、（17）はコンデンサ、（18）は静電誘導形トランジ
スタ（自己消弧形半導体素子）、（19）は抵抗（インピ
ーダンス要素）、（20）は電圧検出器、（21）は制御回
路、（22）は直流電圧源、（23）はダイオード（バイア
ス用整流素子）である。 尚、図中、同一符号は同一又は相当部分を示す。
示す回路構成図、第２図は第１図に示した回路の動作波
形図、第３図は従来の放電管用駆動回路を示す回路構成
図、第４図は第３図に示した回路の動作波形図、第５図
はスイッチング素子としてサイラトロンを適用したエキ
シマレーザ装置の主回路構成を示す回路構成図である。 図において、（１）は直流電圧源、（９）はサイラトロ
ン、（17）はコンデンサ、（18）は静電誘導形トランジ
スタ（自己消弧形半導体素子）、（19）は抵抗（インピ
ーダンス要素）、（20）は電圧検出器、（21）は制御回
路、（22）は直流電圧源、（23）はダイオード（バイア
ス用整流素子）である。 尚、図中、同一符号は同一又は相当部分を示す。
Claims (10)
- 【請求項１】１対のアノード、カソード電極と少なくと
も１つの駆動用電極を有するスイッチング用の放電管を
駆動させるための放電管用駆動回路であって、所定の抵
抗値を有するインピーダンス要素、および少なくとも１
つ以上の自己消弧形半導体素子が直列接続、並列接続も
しくは直並列接続された自己消弧形半導体素子群からな
り、その一端が上記放電管の駆動用電極端子に接続され
た直列回路と、この直列回路の他端と上記放電管のカソ
ード電極端子間に接続された、高周波に対して低いイン
ピーダンスとなる高周波特性の良いコンデンサと、上記
自己消弧形半導体素子群の各自己消弧形半導体素子の導
通制御端子に所望の幅のオン／オフ制御信号を入力する
制御回路とを備え、適当なパルス幅のトリガパルスを上
記放電管の駆動用電極端子に供給すると共に、この駆動
用電極端子に発生する過電圧を上記インピーダンス要素
で吸収することを特徴とする放電管用駆動回路。 - 【請求項２】自己消弧形半導体素子として静電誘導形ト
ランジスタを用いたことを特徴とする特許請求の範囲第
１項記載の放電管用駆動回路。 - 【請求項３】自己消弧形半導体素子として電界効果形ト
ランジスタを用いたことを特徴とする特許請求の範囲第
１項記載の放電管用駆動回路。 - 【請求項４】自己消弧形半導体素子としてゲート・ター
ンオフ・サイリスタを用いたことを特徴とする特許請求
の範囲第１項記載の放電管用駆動回路。 - 【請求項５】自己消弧形半導体素子として静電誘導形サ
イリスタを用いたことを特徴とする特許請求の範囲第１
項記載の放電管用駆動回路。 - 【請求項６】１対のアノード、カソード電極と少なくと
も１つの駆動用電極を有するスイッチング用の放電管を
駆動させるための放電管用駆動回路であって、所定の抵
抗値を有するインピーダンス要素、および少なくとも１
つ以上の自己消弧形半導体素子が直列接続、並列接続も
しくは直並列接続された自己消弧形半導体素子群からな
り、その一端が上記放電管の駆動用電極端子に接続され
た直列回路と、この直列回路の他端と上記放電管のカソ
ード電極端子間に接続された、高周波に対して低いイン
ピーダンスとなる高周波特性の良いコンデンサと、上記
自己消弧形半導体素子群の各自己消弧形半導体素子に並
列にそれぞれ設けられた、この自己消弧形半導体素子群
の流す電流に対し逆方向の電流を流すバイパス用整流素
子と、上記放電管の駆動用電極端子とカソード電極端子
間に設けられた駆動用電極端子電圧を検出するための電
圧検出器と、上記自己消弧形半導体素子群の各自己消弧
形半導体素子の導通制御端子に所望の幅のオン／オフ制
御信号を入力すると共に、上記電圧検出器がバイパス用
整流素子に逆阻止電圧となる方向で所定レベル以上の電
圧を検出したとき、上記各自己消弧形半導体素子の導通
制御端子にオン信号を入力する制御回路とを備え、適当
なパルス幅のトリガパルスを上記放電管の駆動用電極端
子に供給すると共に、この駆動用電極端子に発生する過
電圧を上記インピーダンス要素で吸収もしくは上記バイ
パス用整流素子を介して流すことを特徴とする放電管用
駆動回路。 - 【請求項７】自己消弧形半導体素子として静電誘導形ト
ランジスタを用いたことを特徴とする特許請求の範囲第
６項記載の放電管用駆動回路。 - 【請求項８】自己消弧形半導体素子として電界効果形ト
ランジスタを用いたことを特徴とする特許請求の範囲第
６項記載の放電管用駆動回路。 - 【請求項９】自己消弧形半導体素子としてゲート・ター
ンオフ・サイリスタを用いたことを特徴とする特許請求
の範囲第６項記載の放電管用駆動回路。 - 【請求項１０】自己消弧形半導体素子として静電誘導形
サイリスタを用いたことを特徴とする特許請求の範囲第
６項記載の放電管用駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076102A JP2569043B2 (ja) | 1987-03-31 | 1987-03-31 | 放電管用駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076102A JP2569043B2 (ja) | 1987-03-31 | 1987-03-31 | 放電管用駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63245012A JPS63245012A (ja) | 1988-10-12 |
| JP2569043B2 true JP2569043B2 (ja) | 1997-01-08 |
Family
ID=13595511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62076102A Expired - Lifetime JP2569043B2 (ja) | 1987-03-31 | 1987-03-31 | 放電管用駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569043B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50105370A (ja) * | 1974-01-25 | 1975-08-20 | ||
| JPS564081A (en) * | 1979-06-26 | 1981-01-16 | Univ Nagoya | High action stabilizing system of compound spark chamber |
| JPS58180947A (ja) * | 1982-04-16 | 1983-10-22 | Nippon Steel Corp | 電磁超音波応用計測装置 |
| JPS60141007A (ja) * | 1983-12-28 | 1985-07-26 | Nichicon Capacitor Ltd | 高圧パルス発生装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61161945U (ja) * | 1985-03-28 | 1986-10-07 |
-
1987
- 1987-03-31 JP JP62076102A patent/JP2569043B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50105370A (ja) * | 1974-01-25 | 1975-08-20 | ||
| JPS564081A (en) * | 1979-06-26 | 1981-01-16 | Univ Nagoya | High action stabilizing system of compound spark chamber |
| JPS58180947A (ja) * | 1982-04-16 | 1983-10-22 | Nippon Steel Corp | 電磁超音波応用計測装置 |
| JPS60141007A (ja) * | 1983-12-28 | 1985-07-26 | Nichicon Capacitor Ltd | 高圧パルス発生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63245012A (ja) | 1988-10-12 |
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