JP2568553Y2 - Semiconductor device - Google Patents

Semiconductor device

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JP2568553Y2 JP1991030117U JP3011791U JP2568553Y2 JP 2568553 Y2 JP2568553 Y2 JP 2568553Y2 JP 1991030117 U JP1991030117 U JP 1991030117U JP 3011791 U JP3011791 U JP 3011791U JP 2568553 Y2 JP2568553 Y2 JP 2568553Y2
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Description

【考案の詳細な説明】[Detailed description of the invention]

【0001】[0001]

【産業上の利用分野】本考案は半導体装置に係り、特に
半導体装置の電極取り出し構造の改良に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to an improvement in a structure for taking out electrodes of a semiconductor device.

【0002】[0002]

【従来の技術】図7と図8は従来の半導体装置の制御電
極構造を示すもので、1はカソード電極、2はカソード
電極1の外周に位置して形成された制御電極としてのゲ
ート電極、3はゲート電極2にゲート信号を供給するた
めのリング状のリードフレーム、4はリードフレームの
尾部、5は絶縁物、6はバネ、7は熱緩衝板である。
2. Description of the Related Art FIGS. 7 and 8 show a control electrode structure of a conventional semiconductor device, wherein 1 is a cathode electrode and 2 is a cathode electrode.
A gate electrode 3 serving as a control electrode formed on the outer periphery of the electrode 1, a ring-shaped lead frame 3 for supplying a gate signal to the gate electrode 2, 4 a tail of the lead frame, 5 an insulator, 6 Is a spring, and 7 is a heat buffer plate.

【0003】電流駆動型の半導体スイッチであるサイリ
スタをターンオンさせる時、図9に示すように、一点の
ゲートにオン信号を入力すると、時間を追って素子全面
に通電される領域8が広がって行く。言い換えると、通
電面積が広がるのに時間がかかる。このため、急峻なア
ノード電流上昇率でターンオンさせると、通電面積が小
さい時にターンオンによる損失が集中し、電力損失の密
度が高くなる。電力損失は熱に変わるが、ある温度にな
ると熱破壊を起こす。この電力集中を緩和するためにセ
ンターにゲートを形成したセンターゲート型サイリスタ
や、カソードのまわりを囲むリング状にゲートを形成し
たリングゲート型のサイリスタが開発されている。
When a thyristor, which is a current-driven semiconductor switch, is turned on, as shown in FIG. 9, when an ON signal is input to a single gate, a region 8 that is energized over the entire surface of the element is expanded with time. In other words, it takes time for the energized area to increase. Therefore, when the anode is turned on at a steep anode current increase rate, the loss due to the turn-on is concentrated when the energized area is small, and the power loss density increases. The power loss turns into heat, but at a certain temperature, it causes thermal destruction. In order to alleviate this power concentration, a center gate thyristor having a gate formed at the center and a ring gate thyristor having a gate formed in a ring surrounding a cathode have been developed.

【0004】リングゲート型サイリスタは、図8に示す
ようなケースの構造で、ゲート電極2をリードフレーム
3を使ってケースの外へ取り出す。リードフレーム2は
ドーナツ状のリングにゲート取り出し用の尾部4が付い
ている。この構造では、10A/secを越えるアノ
ード電流上昇率でターンオンさせるとリードフレーム3
の尾部4の周辺からカソード1の導通領域8aが始まる
ので、電極密度が高くなり熱破壊を起こすことになる。
The ring gate type thyristor has a case structure as shown in FIG. 8, and the gate electrode 2 is taken out of the case using a lead frame 3. The lead frame 2 has a donut-shaped ring and a tail 4 for taking out a gate. In this structure, when the turn-on is performed at an anode current increase rate exceeding 10 8 A / sec, the lead frame 3
Since the conduction region 8a of the cathode 1 starts from the periphery of the tail portion 4, the electrode density increases and thermal destruction occurs.

【0005】この熱破壊を緩和する目的で、ゲート(ベ
ース)取り出し口を2つとし、素子の対角等距離になる
ように配置することが考えられる。
In order to alleviate this thermal destruction, it is conceivable to provide two gate (base) outlets and arrange them so that the elements are at the same diagonal distance.

【0006】しかし、素子の面積が大面積化したり、よ
り高いdi/dt耐量と高いピーク電流が求められるよ
うになると、対角線上の両端から導通面積が広がって行
き、例えばカソード半径をrとすると、流れた電流がピ
ーク値になった時ゲート取り出し口を中心にrの距離に
あるカソードのみがオン状態になると仮定する。この場
合、素子は、ピーク電流値で全カソード面積πr
(2/3)r{(2π−3×(31/2)/2}で約
2/3強の面積で導通する。
However, when the area of the element is increased or a higher di / dt resistance and a higher peak current are required, the conduction area increases from both ends on the diagonal line. It is assumed that only the cathode located at a distance r from the gate outlet when the flowing current reaches a peak value is turned on. In this case, the element conducts an area of about 2/3 little in all the cathode area πr 2 at the peak current value (2/3) r 2 {(2π -3 × (3 1/2) / 2}.

【0007】そのため、カソード面積を増やすためにカ
ソード半径を2rとして上記と同様の主回路を用いてタ
ーンオンさせることも考えられる。この場合でもピーク
電流になった時にゲート取り出し口を中心にrの距離に
あるカソードがオン状態になると想定できるので導通面
積は殆ど変わらない。すなわち、カソード面積を4倍に
増やしてもその1/5〜1/6程度の面積に電力が集中
し、カソード面積を増やす分だけ高いアノード電流上昇
率とピーク電流得られなくなってしまう。
For this reason, in order to increase the cathode area, it is conceivable to turn on using the same main circuit as described above with the cathode radius being 2r. Even in this case, it can be assumed that the cathode located at a distance r from the gate outlet at the time of the peak current is turned on, so that the conduction area hardly changes. That is, even if the cathode area is increased four times, the power is concentrated on about 1/5 to 1/6 of the area, and the anode current increase rate and the peak current cannot be obtained as much as the increase in the cathode area.

【0008】上述の問題点に鑑みて、交互に極性の異な
る半導体層を交互に配置し少なくとも2つの接合領域を
有する半導体素子に制御信号を供給するための制御電極
部を設けてなる半導体装置において、前記半導体素子の
外周部に沿って設けられたリードフレームと、このリー
ドフレームに周方向等間隔に配設された電極端子部と、
この電極端子部のうち隣合うもの同志を2個づつ接続す
る複数の接続フレームと、これらの接続フレームを橋絡
する橋絡フレームによって前記制御電極部を形成し、ア
ノード電流上昇率di/dtとこの時に流れるピーク電
流のいずれをも向上させ、素子を大面積化し、これを効
率よく活用できる半導体装置(以下、半導体装置Aと称
する)が考えられる。
In view of the above-mentioned problems, a semiconductor device having a control electrode portion for supplying a control signal to a semiconductor element having at least two junction regions by alternately arranging semiconductor layers having different polarities is provided. A lead frame provided along the outer peripheral portion of the semiconductor element, and electrode terminal portions disposed on the lead frame at equal intervals in the circumferential direction;
The control electrode portion is formed by a plurality of connection frames connecting two adjacent ones of the electrode terminal portions, and a bridging frame bridging these connection frames, and the anode current rise rate di / dt is determined. A semiconductor device (hereinafter, referred to as a semiconductor device A) that can improve any of the peak currents flowing at this time, increase the area of the element, and efficiently utilize the element can be considered.

【0009】しかし、di/dtを急峻にし、高速に電
流を素子に流そうとすると、ゲート(ベース)電流をタ
ーンオン時間の初期に充分流れるようにしなくてはいけ
ない。
However, in order to make di / dt steep and allow current to flow through the element at a high speed, it is necessary to make a gate (base) current sufficiently flow at the beginning of the turn-on time.

【0010】つまり、高いdi/dtを出そうとすると
ゲート(ベース)電流も急峻に供給する必要がある。
That is, in order to obtain a high di / dt, it is necessary to supply a gate (base) current steeply.

【0011】従って、小さい面積の素子ではゲート電流
上昇率di/dtの問題がなかったものが、大面積に
なるとゲート電流の流れる径路が長くなり、このインダ
クタンス分によって要求されるdi/dtが得られな
くなる。
Therefore, the element having a small area does not have the problem of the gate current increase rate di G / dt, but the larger the area, the longer the path through which the gate current flows, and the di G / dt required by the inductance. Can not be obtained.

【0012】すなわち、リードフレームゲート(ベー
ス)取り出し口からリードフレームの尾までの距離は倍
程度長くなる。また、上述の半導体装置Aにいたっては
3倍の径路になってしまう。この為、素子面積の大きな
ものはゲート(ベース)電流がターンオン時間初期に充
分供給出来ず、面積を増した程di/dtは高く出来な
い。
That is, the distance from the lead frame gate (base) outlet to the tail of the lead frame is about twice as long. In addition, the path of the semiconductor device A is tripled. For this reason, a device having a large element area cannot supply a gate (base) current sufficiently in the early stage of the turn-on time, and the di / dt cannot be increased as the area increases.

【0013】本考案は上述した諸問題点に鑑みてなされ
たもので、その目的は、半導体素子の制御層に電気的に
接続されかつ半導体素子の外周部に沿って設けられた制
御電極部に無誘導状態の制御電流を供給することによ
り、ターンオン特性に優れ、しかも高信頼性の半導体装
置を提供することである。
The present invention has been made in view of the above-mentioned problems, and an object of the present invention is to provide a control electrode portion which is electrically connected to a control layer of a semiconductor device and is provided along an outer peripheral portion of the semiconductor device. An object of the present invention is to provide a semiconductor device having excellent turn-on characteristics and high reliability by supplying a control current in a non-inductive state.

【0014】[0014]

【課題を解決するための手段】本考案は、上述の目的を
達成するために、交互に極性の異なる半導体層を交互に
配置して少なくともアノード層,カソード層又はエミッ
タ層およびゲート層からなる半導体素子に制御信号を供
給するための制御電極部を設けてなる半導体装置におい
て、前記半導体素子のカソード電極の外周部に沿って設
けられて半導体素子のカソード電極に対して点弧電流を
流すためのリードフレームと、このフレームに周方向等
間隔又はカソードの中心に対して対称に配設された複数
の電極端子によって前記制御電極部を形成し、該制御電
極部の各電極端子にそれぞれ等長のリード線を接続する
と共に、前記カソード層又はエミッタ層に前記各電極端
子に接続されたリード線と等長にして無誘導となるよう
に他のリード線を接続して構成したことを特徴とする。
According to the present invention, there is provided a semiconductor device comprising at least an anode layer, a cathode layer or an emitter layer and a gate layer by alternately arranging semiconductor layers having different polarities. In a semiconductor device provided with a control electrode portion for supplying a control signal to an element, the semiconductor device is provided along an outer peripheral portion of a cathode electrode of the semiconductor element.
The ignition current to the cathode electrode of the semiconductor device.
The control electrode portion is formed by a lead frame for flowing, and a plurality of electrode terminals arranged in the frame at equal intervals in the circumferential direction or symmetrically with respect to the center of the cathode, and each of the electrode terminals of the control electrode portion is respectively formed. In addition to connecting equal-length lead wires, the cathode layer or the emitter layer is connected to other lead wires so as to be equal in length to the lead wires connected to the respective electrode terminals and to be non-inductive. Features.

【0015】[0015]

【作用】カソード領域又はエミッタ領域は対称点から同
時にかつ同面積をもって導通し、また制御信号が他の電
流信号と無誘導状態となるように供給され、これにより
制御電流上昇率とアノード電流上昇率が向上してターン
オン特性が向上する。
The cathode region or the emitter region conducts simultaneously and with the same area from the point of symmetry, and the control signal is supplied so as to be non-inductive with other current signals, whereby the control current rise rate and the anode current rise rate are increased. And turn-on characteristics are improved.

【0016】[0016]

【実施例】以下に本考案の実施例を図1〜図5を参照し
ながら説明する。
EXAMPLES be described with reference to FIGS. 1 to 5 an embodiment of the present invention below.

【0017】図1と図2は本考案の実施例による半導体
装置を示すもので、円板状のカソード1の外周部近傍に
は制御極であるリング状のゲートが配置されており、こ
のゲートにはリング状のリードフレーム3が電気的に接
続されている。
FIGS. 1 and 2 show a semiconductor device according to an embodiment of the present invention. A ring-shaped gate, which is a control electrode, is disposed near the outer periphery of a disk-shaped cathode 1. Is electrically connected to a ring-shaped lead frame 3.

【0018】リードフレーム3には、その円周に沿って
等間隔又はカソード1の中心に関して対称になるようゲ
ート取り出し口である電極端子片(9a,9b)と(9
c,9d)が設けられている。電極端子片9aと9cは
接続フレーム10aによって接続され、電極端子片9b
と9dは接続フレーム10bによって接続されている。
The electrode terminal strips (9a, 9b) and (9a, 9b), which are gate outlets, are provided on the lead frame 3 at equal intervals along the circumference thereof or symmetrically with respect to the center of the cathode 1.
c, 9d) are provided. The electrode terminal pieces 9a and 9c are connected by a connection frame 10a, and the electrode terminal pieces 9b
And 9d are connected by a connection frame 10b.

【0019】これらの取り出し口は等間隔に配置する事
が望ましい。上記実施例ではゲート取り出し口が4つで
あるので90゜おきに配置した。これらのゲート取り出
し口隣り同志のものを各々接続しその中間点にゲート電
極端子11a,11bを接続する。
It is desirable that these outlets are arranged at equal intervals. In the above embodiment, since there are four gate outlets, they are arranged every 90 °. The gate electrode terminals 11a and 11b are connected to intermediate points between the gate electrode terminals 11a and 11b.

【0020】このように接続すればゲート端子から入力
されるゲート信号は同じ距離を経て各ゲート取り出し口
に到達する。このゲート取り出し口近傍で、ほぼ同時に
ターンオン領域が形成される。ターンオンし始めた所か
らターンオン損失によって発熱するがこれが分散され、
耐量が向上する。
With this connection, the gate signal input from the gate terminal reaches each gate outlet through the same distance. In the vicinity of the gate outlet, a turn-on region is formed almost simultaneously. Heat is generated by the turn-on loss from the point where it starts to turn on, but this is dispersed,
The withstand capacity is improved.

【0021】ゲート電極端子11a,11bは、図2に
示すように、ドライブ回路に接続される。図2は平型半
導体装置を示すもので、12はアノード電極、13は平
形ケース、14a,14bはカソード電極端子、15
a,15bはゲート用リード線、16a,16bはカソ
ード用リード線、17はドライブ回路である。
The gate electrode terminals 11a and 11b are connected to a drive circuit as shown in FIG. FIG. 2 shows a flat type semiconductor device, in which 12 is an anode electrode, 13 is a flat case, 14a and 14b are cathode electrode terminals, 15
Reference numerals a and 15b denote gate leads, 16a and 16b denote cathode leads, and 17 denotes a drive circuit.

【0022】図2に示すように、ゲート電極端子11
a,11bはゲート用リード線15a,15bによりド
ライブ回路17に接続し同時にドライブする。この時、
各ゲート電極端子15a,15bに対してカソード電極
端子14a,14bをカソード用同軸ケーブル16a,
16bによりドライブ回路17に配線して無誘導化とす
る。
As shown in FIG. 2, the gate electrode terminal 11
a and 11b are connected to the drive circuit 17 by the gate lead wires 15a and 15b and are driven simultaneously. At this time,
For each gate electrode terminal 15a, 15b, the cathode electrode terminal 14a, 14b is connected to the cathode coaxial cable 16a,
The drive circuit 17 is wired by 16b to be non-inductive.

【0023】このような構造にする事により、ゲート電
流の供給源である外部ドライブ回路17からの電流は極
めて急峻にすることが出来、高いアノード電流上昇率d
i/dtを流せるようになる。
With such a structure, the current from the external drive circuit 17, which is the source of the gate current, can be made extremely steep, and the anode current rise rate d can be increased.
i / dt can be flowed.

【0024】上記実施例の半導体装置によれば、高いゲ
ート電流上昇率と高いアノード電流上昇率が得られる。
すなわち、前述の半導体装置(A)のようにケースから
1本のゲート端子を通してドライブ回路で駆動した場合
は、図4の曲線L のようになるが、図1に示すリード
フレームを使い2つのゲート電極端子11a,11bを
通し、かつゲート電極端子も2つにして駆動した場合は
曲線L に示すようにゲート電流上昇率が倍以上に増加
する。
According to the semiconductor device of the above embodiment, a high gate current increase rate and a high anode current increase rate can be obtained.
That is, when driven in the drive circuit through a single gate terminal from the case as in the semiconductor device of the above (A), becomes a curve L 1 in FIG. 4, the two using the lead frame shown in FIG. 1 In the case where driving is performed with the gate electrode terminals 11a and 11b passing through and two gate electrode terminals
Gate current rise rate as indicated by a curve L 2 is more than doubled.

【0025】また、図5は上記実施例によるアノード電
流上昇率を示し、図6は前述の半導体装置(A)のアノ
ード電流上昇率を示すもので、これらの図の曲線L
から明らかなように、同じ主回路でドライブした場
合、本実施例によれば電流上昇率が20%以上増加し、
アノード電流ピーク値も10%以上増加していることが
わかる。これは素子がターンオンし易い状態になった事
を示しており、アノード電流上昇率の耐量もアノード電
流ピーク値の耐量も増加したと考えられる。このよう
に、ドライブ回路や、素子自身を替える事なく、ターン
オン特性を改善することが出来る。
Further, FIG. 5 shows the anode current rise rate according to the above embodiment, FIG. 6 shows the anode current rise rate of the above-mentioned semiconductor device (A), the curve L 4 of the drawings
As apparent from L 5, if driven by the same main circuit, the current increase rate, according to the present embodiment increased by more than 20%,
It can be seen that the anode current peak value also increased by 10% or more. This indicates that the element is in a state where it is easy to turn on, and it is considered that both the tolerance of the anode current increase rate and the tolerance of the anode current peak value have increased. As described above, the turn-on characteristics can be improved without changing the drive circuit or the element itself.

【0026】図3は本考案の他の実施例による半導体装
置を示すもので、この実施例においては、リングフレー
ム3に等間隔にゲート電極端子11a〜11dを設けて
制御電極部が形成されている。この場合、各ゲート電極
端子11a〜11dを同じ長さのゲート用リード線で外
部ドライブ回路に接続し、同時にドライブするもので、
前述の実施例のものと同様な作用,効果が得られる。
FIG. 3 shows a semiconductor device according to another embodiment of the present invention. In this embodiment, the ring frame 3 is provided with gate electrode terminals 11a to 11d at equal intervals to form a control electrode portion. I have. In this case, each of the gate electrode terminals 11a to 11d is connected to an external drive circuit by a gate lead wire of the same length and driven simultaneously.
Functions and effects similar to those of the above-described embodiment can be obtained.

【0027】[0027]

【考案の効果】本考案は、以上の如くであって、半導体
素子に設けられたリードフレームに複数個の制御電極端
子を等間に設け、これらの制御電極端子にそれぞれ等長
のリード線を接続し、これらのリード線をカソード信号
又はエミッタ信号等を供給する他のリード線と無誘導と
なるようにしたから、高い制御電流上昇率とアノード電
流上昇率が得られ、ターンオン特性に優れかつ高信頼性
の半導体装置が得られる。
The present invention is as described above, in which a plurality of control electrode terminals are provided at regular intervals on a lead frame provided on a semiconductor element, and lead wires having the same length are respectively connected to these control electrode terminals. Connected, these leads are non-inductive with other leads supplying cathode signal or emitter signal, etc., so that high control current rise rate and anode current rise rate are obtained, and excellent turn-on characteristics and A highly reliable semiconductor device can be obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本考案の実施例による半導体装置の平面図。FIG. 1 is a plan view of a semiconductor device according to an embodiment of the present invention.

【図2】本考案を適用する平型半導体装置の正面図。FIG. 2 is a front view of the flat semiconductor device to which the present invention is applied.

【図3】本考案の他の実施例による半導体装置の平面
図。
FIG. 3 is a plan view of a semiconductor device according to another embodiment of the present invention;

【図4】本考案と従来の半導体装置のゲート電流波形
図。
FIG. 4 is a gate current waveform diagram of the present invention and a conventional semiconductor device.

【図5】本考案の実施例による半導体装置のアノード電
圧とアノード電流の波形図。
FIG. 5 is a waveform diagram of an anode voltage and an anode current of the semiconductor device according to the embodiment of the present invention;

【図6】従来の半導体装置のアノード電圧とアノード電
流の波形図。
FIG. 6 is a waveform diagram of an anode voltage and an anode current of a conventional semiconductor device.

【図7】従来の半導体装置の平面図。FIG. 7 is a plan view of a conventional semiconductor device.

【図8】従来の半導体装置の部分断面図。FIG. 8 is a partial cross-sectional view of a conventional semiconductor device.

【図9】従来の半導体装置のターンオン状態を示す説明
図。
FIG. 9 is an explanatory diagram showing a turn-on state of a conventional semiconductor device.

【符号の説明】[Explanation of symbols]

1…カソード電極、3…リードフレーム、9a,9b…
電極端子、10a,10b…接続フレーム、11a〜1
1d…ゲート電極端子、13…平形ケース、14a,1
4b…カソード電極端子、15a,15b…ゲート用リ
ード線、16a,16b…カソード用リード線、17…
ドライブ回路。
DESCRIPTION OF SYMBOLS 1 ... Cathode electrode, 3 ... Lead frame, 9a, 9b ...
Electrode terminals, 10a, 10b ... connection frame, 11a-1
1d: gate electrode terminal, 13: flat case, 14a, 1
4b: cathode electrode terminal, 15a, 15b: gate lead wire, 16a, 16b: cathode lead wire, 17 ...
Drive circuit.

Claims (1)

(57)【実用新案登録請求の範囲】(57) [Scope of request for utility model registration] 【請求項1】 交互に極性の異なる半導体層を交互に配
置して少なくともアノード層,カソード層又はエミッタ
層およびゲート層からなる半導体素子に制御信号を供給
するための制御電極部を設けてなる半導体装置におい
て、前記半導体素子のカソード電極の外周部に沿って設
けられて半導体素子のカソード電極に対して点弧電流を
流すためのリードフレームと、このフレームに周方向等
間隔又はカソードの中心に対して対称に配設された複数
の電極端子によって前記制御電極部を形成し、該制御電
極部の各電極端子にそれぞれ等長のリード線を接続する
と共に、前記カソード層又はエミッタ層に前記各電極端
子に接続されたリード線と等長にして無誘導となるよう
に他のリード線を接続して構成したことを特徴とする半
導体装置。
1. A semiconductor comprising a semiconductor device having at least an anode layer, a cathode layer or an emitter layer, and a gate electrode layer. In the device, the semiconductor device is provided along an outer peripheral portion of a cathode electrode of the semiconductor element.
The ignition current to the cathode electrode of the semiconductor device.
The control electrode portion is formed by a lead frame for flowing, and a plurality of electrode terminals disposed at equal intervals in the circumferential direction or symmetrically with respect to the center of the cathode on the frame, and each electrode terminal of the control electrode portion is respectively formed. In addition to connecting equal-length lead wires, the cathode layer or the emitter layer is connected to other lead wires so as to be equal in length to the lead wires connected to the respective electrode terminals and to be non-inductive. Characteristic semiconductor device.
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