JP2567163Y2 - 高速スキャナ回路 - Google Patents
高速スキャナ回路Info
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- JP2567163Y2 JP2567163Y2 JP2416591U JP2416591U JP2567163Y2 JP 2567163 Y2 JP2567163 Y2 JP 2567163Y2 JP 2416591 U JP2416591 U JP 2416591U JP 2416591 U JP2416591 U JP 2416591U JP 2567163 Y2 JP2567163 Y2 JP 2567163Y2
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- Japan
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- relay
- channel
- time
- speed
- relays
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Description
【０００１】
【産業上の利用分野】この考案は高速スキャナ回路に関
し、特にその経済的な構成に係わる。
し、特にその経済的な構成に係わる。
【０００２】
【従来の技術】図４Ａは従来のスキャナ回路の代表的な
例であり、一般的にこのようなスキャナ回路をマルチプ
レクサと呼んでいる。 各チャンネルリレーｋ1 〜ｋn
が順次シーケンシャルにオンされて、出力ポートＯＵＴ
に各チャンネルの入力ポートＩＮ1 〜ＩＮn が接続され
る。
例であり、一般的にこのようなスキャナ回路をマルチプ
レクサと呼んでいる。 各チャンネルリレーｋ1 〜ｋn
が順次シーケンシャルにオンされて、出力ポートＯＵＴ
に各チャンネルの入力ポートＩＮ1 〜ＩＮn が接続され
る。
【０００３】図４Ｂはそのタイミングを表したものであ
る。Ｔ1 は各チャンネルリレーの動作時間、Ｔ2 はスキ
ャナ回路の後に接続されるＡＤ変換器のＡＤ変換時間、
Ｔ3はチャンネルリレーの復帰時間、Ｔ4 は隣接するチ
ャンネルリレーが同時にオンにならない為のデッドタイ
ムを表している。Ｔ5 はＴ1 〜Ｔ4 の合計時間で、リレ
ーｋ1 〜ｋn の立上り時点の間隔、即ちチャンネル（Ｃ
Ｈ）間の測定間隔（ステップインターバル）Ｔｍに等し
い。これは又スキャナ回路の後にＡＤ変換器を有するデ
ータロガーの測定スピードと言うことができる。
る。Ｔ1 は各チャンネルリレーの動作時間、Ｔ2 はスキ
ャナ回路の後に接続されるＡＤ変換器のＡＤ変換時間、
Ｔ3はチャンネルリレーの復帰時間、Ｔ4 は隣接するチ
ャンネルリレーが同時にオンにならない為のデッドタイ
ムを表している。Ｔ5 はＴ1 〜Ｔ4 の合計時間で、リレ
ーｋ1 〜ｋn の立上り時点の間隔、即ちチャンネル（Ｃ
Ｈ）間の測定間隔（ステップインターバル）Ｔｍに等し
い。これは又スキャナ回路の後にＡＤ変換器を有するデ
ータロガーの測定スピードと言うことができる。
【０００４】一例として、動作時間Ｔ1 及び復帰時間Ｔ
3 が４ｍｓのチャンネルリレーを使用し、ＡＤ変換時間
Ｔ2 を１．５ｍｓ，デットタイムＴ4 を０．５ｍｓとす
れば、ステップインターバル（データロガーの測定スピ
ード）はＴｍ＝Ｔ5 ＝Ｔ1 ＋Ｔ2 ＋Ｔ3 ＋Ｔ4 ＝１０ｍ
ｓ／ＣＨということになる。チャンネルリレーｋ1 〜ｋ
n に高速リレーを使用した場合にはステップインターバ
ルＴｍはこれより小さくなる。
3 が４ｍｓのチャンネルリレーを使用し、ＡＤ変換時間
Ｔ2 を１．５ｍｓ，デットタイムＴ4 を０．５ｍｓとす
れば、ステップインターバル（データロガーの測定スピ
ード）はＴｍ＝Ｔ5 ＝Ｔ1 ＋Ｔ2 ＋Ｔ3 ＋Ｔ4 ＝１０ｍ
ｓ／ＣＨということになる。チャンネルリレーｋ1 〜ｋ
n に高速リレーを使用した場合にはステップインターバ
ルＴｍはこれより小さくなる。
【０００５】
【考案が解決しようとする課題】従来のスキャナ回路を
使用したデータロガーの測定スピードの限界はチャンネ
ルリレーの動作、復帰時間Ｔ1 ，Ｔ3 で制限される。つ
まりＡＤ変換時間Ｔ2 、デットタイムＴ4 を仮にゼロと
してもＴ1 ＋Ｔ3 時間より速くすることは不可能であ
り、データロガーで高速測定を行う為には、動作、復帰
時間の小さい高速リレーを使用する必要がある。しかし
ながら、高速リレーは一般に高価であるので、チャンネ
ル数が多くなると、スキャナ回路が高価となる欠点があ
る。この考案の目的は、これら従来の欠点を解決して、
経済的な高速スキャナ回路を提供しようとするものであ
る。
使用したデータロガーの測定スピードの限界はチャンネ
ルリレーの動作、復帰時間Ｔ1 ，Ｔ3 で制限される。つ
まりＡＤ変換時間Ｔ2 、デットタイムＴ4 を仮にゼロと
してもＴ1 ＋Ｔ3 時間より速くすることは不可能であ
り、データロガーで高速測定を行う為には、動作、復帰
時間の小さい高速リレーを使用する必要がある。しかし
ながら、高速リレーは一般に高価であるので、チャンネ
ル数が多くなると、スキャナ回路が高価となる欠点があ
る。この考案の目的は、これら従来の欠点を解決して、
経済的な高速スキャナ回路を提供しようとするものであ
る。
【０００６】
【課題を解決するための手段】この考案のスキャナ回路
は各チャンネルの入力ポートＩＮ1 ，ＩＮ2 ，ＩＮ3…
, ＩＮn にそれぞれ接続されたチャンネルリレーｋ1 ，
ｋ2 ，ｋ3 …，ｋn がｍ−１（しかしｎ＞ｍ≧２）個飛
びに選択されて、第１乃至第ｍグループに分けられ、そ
の第ｉ（ｉ＝１〜ｍ）グループに属する前記チャンネル
リレーｋi ，ｋm+i ，ｋ2m+i，ｋ3m+i, …の各出力端が
が並列に接続され、その並列接続端が高速リレーｓ
i （ｉ＝１〜ｍ）を介して出力ポートＯＵＴに接続され
て構成される。
は各チャンネルの入力ポートＩＮ1 ，ＩＮ2 ，ＩＮ3…
, ＩＮn にそれぞれ接続されたチャンネルリレーｋ1 ，
ｋ2 ，ｋ3 …，ｋn がｍ−１（しかしｎ＞ｍ≧２）個飛
びに選択されて、第１乃至第ｍグループに分けられ、そ
の第ｉ（ｉ＝１〜ｍ）グループに属する前記チャンネル
リレーｋi ，ｋm+i ，ｋ2m+i，ｋ3m+i, …の各出力端が
が並列に接続され、その並列接続端が高速リレーｓ
i （ｉ＝１〜ｍ）を介して出力ポートＯＵＴに接続され
て構成される。
【０００７】前記各チャンネルリレーｋj （ｊ＝１〜
ｎ）の動作時間をＴ1 , 復帰時間をＴ3 とし、前記高速
スキャナ回路の出力ポートＯＵＴに接続されるべきＡＤ
変換回路の前記各チャンネルに対するＡＤ変換時間をＴ
2 とし、前記各グループにおいて隣接する前記チャンネ
ルリレー間のデットタイムをＴ4 としＴ5 ＝Ｔ1 ＋Ｔ2
＋Ｔ3 ＋Ｔ4 とするとき、前記チャンネルリレーｋ1 ,
ｋ2 , ｋ3 …, ｋn が順次Ｔｍ＝Ｔ5 ／ｍ時間ずつ遅れ
てシーケンシャルにオンとされ、前記チャンネルリレー
ｋj （ｊ＝１〜ｎ）の出力側に接続されている前記高速
リレーが少なくともそのチャンネルの前記ＡＤ変換時間
Ｔ2 の間オンとされる。
ｎ）の動作時間をＴ1 , 復帰時間をＴ3 とし、前記高速
スキャナ回路の出力ポートＯＵＴに接続されるべきＡＤ
変換回路の前記各チャンネルに対するＡＤ変換時間をＴ
2 とし、前記各グループにおいて隣接する前記チャンネ
ルリレー間のデットタイムをＴ4 としＴ5 ＝Ｔ1 ＋Ｔ2
＋Ｔ3 ＋Ｔ4 とするとき、前記チャンネルリレーｋ1 ,
ｋ2 , ｋ3 …, ｋn が順次Ｔｍ＝Ｔ5 ／ｍ時間ずつ遅れ
てシーケンシャルにオンとされ、前記チャンネルリレー
ｋj （ｊ＝１〜ｎ）の出力側に接続されている前記高速
リレーが少なくともそのチャンネルの前記ＡＤ変換時間
Ｔ2 の間オンとされる。
【０００８】
【実施例】図２においてチャンネルリレーｋ1 〜ｋn は
安価な低速リレーであり、ｓ1 ，ｓ2 は動作速度が数十
μｓ〜数百μｓ程度の高速リレーである。リレーｋ1 〜
ｋn の出力側回路はそれぞれ１ケおきに並列に接続さ
れ、それらの並列出力端Ｐ1，Ｐ2 はリレーｓ1 ，ｓ2
を介して出力端子ＯＵＴに接続される。図２では説明を
簡単にする為にリレーｋ1 〜ｋn をリレーｓ1 に接続す
るグループとリレーｓ2 に接続するグループとの２グル
ープに分割した例を示しているが、更に分割数を増やす
ことも可能である。
安価な低速リレーであり、ｓ1 ，ｓ2 は動作速度が数十
μｓ〜数百μｓ程度の高速リレーである。リレーｋ1 〜
ｋn の出力側回路はそれぞれ１ケおきに並列に接続さ
れ、それらの並列出力端Ｐ1，Ｐ2 はリレーｓ1 ，ｓ2
を介して出力端子ＯＵＴに接続される。図２では説明を
簡単にする為にリレーｋ1 〜ｋn をリレーｓ1 に接続す
るグループとリレーｓ2 に接続するグループとの２グル
ープに分割した例を示しているが、更に分割数を増やす
ことも可能である。
【０００９】各チャンネルリレーｋ1 〜ｋn は順番にス
キャンされるものとすると、隣合ったチャンネル同志で
は同時にリレーｋi ，ｋj がオンしても、リレーｓ1 ，
ｓ2が同時にオンしない限り、これらチャンネル間がシ
ョートすることはないので隣接するリレーｋi ，ｋj の
オーバラップ動作が可能である。このオーバラップ動作
を行うことによって次に述べるようにチャンネルリレー
ｋi ，ｋj の動作スピード以上の速度でスキャンできる
ことになる。図２を参照して回路の動作を詳細に説明し
よう。
キャンされるものとすると、隣合ったチャンネル同志で
は同時にリレーｋi ，ｋj がオンしても、リレーｓ1 ，
ｓ2が同時にオンしない限り、これらチャンネル間がシ
ョートすることはないので隣接するリレーｋi ，ｋj の
オーバラップ動作が可能である。このオーバラップ動作
を行うことによって次に述べるようにチャンネルリレー
ｋi ，ｋj の動作スピード以上の速度でスキャンできる
ことになる。図２を参照して回路の動作を詳細に説明し
よう。
【００１０】ここではチャンネルリレーｋi の動作時間
Ｔ1 、復帰時間Ｔ3 、ＡＤ変換時間Ｔ2 、デットタイム
Ｔ4 は低速リレーを用いた従来例と同様とし、高速リレ
ーｓ1 ，ｓ2 の動作時間はリレーｋi に比べ十分小さい
ものとする。高速リレーｓ1 に接続される奇数番の第１
グループのリレーｋ1 ，ｋ3 ，ｋ5…について低速リレ
ーを用いた従来の図４の回路と同様のタイミングでシー
ケンシャルに動作させる。高速リレーｓ2 に接続される
第２グループの偶数番のリレーｋ2 ，ｋ4 ，ｋ6 …につ
いては、Ｔｍ＝Ｔ5 ／ｍ＝１０／２＝５ｍｓ（Ｔ5 はグ
ループ分けしない図４の回路のステップインターバル、
ｍはリレーｓ1 ，ｓ2の個数、つまりチャンネルリレー
ｋ1 〜ｋn のグループ数で、この場合はｍ＝２である）
だけ第１グループのリレーより遅らせて、同様に順次シ
ーケンシャルに動作させる。従って第１グループの隣接
するリレー、例えばｋ1 ，ｋ3 の各オン時間（Ｔ1 ＋Ｔ
2 ＋Ｔ3 ）の相互間にはＴ4 ＝０．５ｍｓのデットタイ
ムが存在する。第２グループのリレーｋ2 ，ｋ4 ，ｋ6
…についても同様である。
Ｔ1 、復帰時間Ｔ3 、ＡＤ変換時間Ｔ2 、デットタイム
Ｔ4 は低速リレーを用いた従来例と同様とし、高速リレ
ーｓ1 ，ｓ2 の動作時間はリレーｋi に比べ十分小さい
ものとする。高速リレーｓ1 に接続される奇数番の第１
グループのリレーｋ1 ，ｋ3 ，ｋ5…について低速リレ
ーを用いた従来の図４の回路と同様のタイミングでシー
ケンシャルに動作させる。高速リレーｓ2 に接続される
第２グループの偶数番のリレーｋ2 ，ｋ4 ，ｋ6 …につ
いては、Ｔｍ＝Ｔ5 ／ｍ＝１０／２＝５ｍｓ（Ｔ5 はグ
ループ分けしない図４の回路のステップインターバル、
ｍはリレーｓ1 ，ｓ2の個数、つまりチャンネルリレー
ｋ1 〜ｋn のグループ数で、この場合はｍ＝２である）
だけ第１グループのリレーより遅らせて、同様に順次シ
ーケンシャルに動作させる。従って第１グループの隣接
するリレー、例えばｋ1 ，ｋ3 の各オン時間（Ｔ1 ＋Ｔ
2 ＋Ｔ3 ）の相互間にはＴ4 ＝０．５ｍｓのデットタイ
ムが存在する。第２グループのリレーｋ2 ，ｋ4 ，ｋ6
…についても同様である。
【００１１】このように第２グループのリレーを第１グ
ループのリレーよりＴｍ＝Ｔ5 ／ｍ時間遅らせて動作さ
せる代わりにチャンネルリレーｋ1 ，ｋ2 ，ｋ3 ，ｋ4
…を順次Ｔｍ＝Ｔ5 ／ｍ時間ずつ遅らせてシーケンシャ
ルに動作させてもよいことは図２から容易にわかる。少
なくとも第１グループの各チャンネルのＡＤ変換時間Ｔ
2 （Ｇ1 ）において高速リレーｓ1 をオンにし、少なく
とも第２グループの各チャンネルのＡＤ変換時間Ｔ
2 （Ｇ2 ）においては高速リレーｓ2 をオンにする。し
かし高速リレーｓ1 ，ｓ2 との間にはデッドタイムＴ6
＝０．５ｍｓを設ける。この例では高速リレーｓ1 ，ｓ
2 は、ＡＤ変換時間Ｔ2 の終了と同時に立下るようにし
ている。スキャナ回路の隣接するチャンネルのＡＤ変換
時間Ｔ2 の間隔（インターバル）は、第１グループのリ
レーｋ1 に対する第２グループのリレーｋ2 のスタート
の遅れ時間Ｔｍ＝Ｔ5 ／２＝５ｍｓに等しくなることは
明らかである。高速リレーｓ1 ，ｓ2 のオンである時間
Ｔｓは図３よりＴｓ＝Ｔｍ−Ｔ6 ＝５−０．５＝４．５
ｍｓである。
ループのリレーよりＴｍ＝Ｔ5 ／ｍ時間遅らせて動作さ
せる代わりにチャンネルリレーｋ1 ，ｋ2 ，ｋ3 ，ｋ4
…を順次Ｔｍ＝Ｔ5 ／ｍ時間ずつ遅らせてシーケンシャ
ルに動作させてもよいことは図２から容易にわかる。少
なくとも第１グループの各チャンネルのＡＤ変換時間Ｔ
2 （Ｇ1 ）において高速リレーｓ1 をオンにし、少なく
とも第２グループの各チャンネルのＡＤ変換時間Ｔ
2 （Ｇ2 ）においては高速リレーｓ2 をオンにする。し
かし高速リレーｓ1 ，ｓ2 との間にはデッドタイムＴ6
＝０．５ｍｓを設ける。この例では高速リレーｓ1 ，ｓ
2 は、ＡＤ変換時間Ｔ2 の終了と同時に立下るようにし
ている。スキャナ回路の隣接するチャンネルのＡＤ変換
時間Ｔ2 の間隔（インターバル）は、第１グループのリ
レーｋ1 に対する第２グループのリレーｋ2 のスタート
の遅れ時間Ｔｍ＝Ｔ5 ／２＝５ｍｓに等しくなることは
明らかである。高速リレーｓ1 ，ｓ2 のオンである時間
Ｔｓは図３よりＴｓ＝Ｔｍ−Ｔ6 ＝５−０．５＝４．５
ｍｓである。
【００１２】以上の説明から明らかなように、従来例で
述べた低速なチャンネルリレーｋ1〜ｋn を使用して
も、これらのリレーを１つ飛びに並列接続し、その後に
高速リレーを接続するようにして２つのグループに分け
ることによって、ステップインターバルＴｍは従来の１
／２に高速化できることが分かる。同様にスキャナー回
路の各チャンネルリレーを２つ飛びに並列接続させ、そ
の後に高速リレーを接続するようにして、３グループに
分ければ、ステップインターバルＴｍをＴ5 ／３＝３．
３ｍｓにすることができる。ステップインターバルＴｍ
＞Ｔ2 （ＡＤ変換時間）の条件が満足される範囲におい
ては、チャンネルリレーのグループ数を任意に増やしス
キャナー回路の高速化が図られる。
述べた低速なチャンネルリレーｋ1〜ｋn を使用して
も、これらのリレーを１つ飛びに並列接続し、その後に
高速リレーを接続するようにして２つのグループに分け
ることによって、ステップインターバルＴｍは従来の１
／２に高速化できることが分かる。同様にスキャナー回
路の各チャンネルリレーを２つ飛びに並列接続させ、そ
の後に高速リレーを接続するようにして、３グループに
分ければ、ステップインターバルＴｍをＴ5 ／３＝３．
３ｍｓにすることができる。ステップインターバルＴｍ
＞Ｔ2 （ＡＤ変換時間）の条件が満足される範囲におい
ては、チャンネルリレーのグループ数を任意に増やしス
キャナー回路の高速化が図られる。
【００１３】図１はチャンネルをｍ個のグループに分け
た場合のスキャナー回路であり、この場合のステップイ
ンターバルＴｍはＴ5/ｍ（Ｔ5 はグループ分けしない場
合のステップインターバル）に等しい。高速リレーｓ1
〜ｓm としてリードリレー或いは半導体リレーを用いる
ことができる。またチャンネルリレーｋ1 〜ｋn として
は電磁的リレー（リードリレーを含む）のみならず半導
体リレーを用いてもよい。
た場合のスキャナー回路であり、この場合のステップイ
ンターバルＴｍはＴ5/ｍ（Ｔ5 はグループ分けしない場
合のステップインターバル）に等しい。高速リレーｓ1
〜ｓm としてリードリレー或いは半導体リレーを用いる
ことができる。またチャンネルリレーｋ1 〜ｋn として
は電磁的リレー（リードリレーを含む）のみならず半導
体リレーを用いてもよい。
【００１４】
【考案の効果】この考案によれば、チャンネルリレーｋ
1 〜ｋn として安価な低速リレーを使用し、これらをｍ
個のグループに分け、各グループに１個の高速リレーを
組み合せてスキャナ回路を構成することによって、この
スキャナ回路を使用するデータロガーのステップインタ
ーバルをグループ分けしない場合の１／ｍに高速化する
ことが可能である。高価な高速リレーは各グループにつ
き１個あればよくその個数は少なくて済むので、チャン
ネルリレーに高速リレーを用いる従来の回路より安価な
高速スキャナ回路が得られる。
1 〜ｋn として安価な低速リレーを使用し、これらをｍ
個のグループに分け、各グループに１個の高速リレーを
組み合せてスキャナ回路を構成することによって、この
スキャナ回路を使用するデータロガーのステップインタ
ーバルをグループ分けしない場合の１／ｍに高速化する
ことが可能である。高価な高速リレーは各グループにつ
き１個あればよくその個数は少なくて済むので、チャン
ネルリレーに高速リレーを用いる従来の回路より安価な
高速スキャナ回路が得られる。
【図１】この考案の実施例を示す結線図。
【図２】図１においてチャンネルリレーのグループ数を
ｍ＝２とした場合の結線図。
ｍ＝２とした場合の結線図。
【図３】図２のタイミングチャート。
【図４】Ａは従来のスキャナ回路の結線図、ＢはＡのタ
イミングチャート。
イミングチャート。
Claims (1)
- 【請求項１】 各チャンネルの入力ポートＩＮ1 ，ＩＮ
2 ，ＩＮ3 …，ＩＮ n にそれぞれ接続されたチャンネル
リレーｋ1 ，ｋ2 ，ｋ3 …，ｋn がｍ−１（しかしｎ＞
ｍ≧２）個飛びに選択されて、第１乃至第ｍグループに
分けられ、その第ｉ（ｉ＝１〜ｍ）グループに属する前
記チャンネルリレーｋi ，ｋm+i ，ｋ 2m+i，ｋ3m+i, …
の各出力端が並列に接続され、その並列接続端が高速リ
レーｓ i （ｉ＝１〜ｍ）を介して出力ポートＯＵＴに接
続されて或る高速スキャナ回路であって、 前記各チャ
ンネルリレーｋj （ｊ＝１〜ｎ）の動作時間をＴ1 , 復
帰時間をＴ3 とし、前記高速スキャナ回路の出力ポート
ＯＵＴに接続されるべきＡＤ変換回路の前記各チャンネ
ルに対するＡＤ変換時間をＴ2 とし、前記各グループに
おいて隣接する前記チャンネルリレー間のデッドタイム
をＴ4 とし、Ｔ5 ＝Ｔ1 ＋Ｔ2 ＋Ｔ3 ＋Ｔ4 とすると
き、前記チャンネルリレーｋ1 ，ｋ2 ，ｋ3 …，ｋn が
順次Ｔｍ＝Ｔ5 ／ｍ時間ずつ遅れてシーケンシャルにオ
ンとされ、前記チャンネルリレーｋj （ｊ＝１〜ｎ）の
出力側に接続されている前記高速リレーが少なくともそ
のチャンネルの前記ＡＤ変換時間Ｔ2 の間オンとされる
ことを特徴とする、高速スキャナ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2416591U JP2567163Y2 (ja) | 1991-04-12 | 1991-04-12 | 高速スキャナ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2416591U JP2567163Y2 (ja) | 1991-04-12 | 1991-04-12 | 高速スキャナ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04119945U JPH04119945U (ja) | 1992-10-27 |
| JP2567163Y2 true JP2567163Y2 (ja) | 1998-03-30 |
Family
ID=31909171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2416591U Expired - Lifetime JP2567163Y2 (ja) | 1991-04-12 | 1991-04-12 | 高速スキャナ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2567163Y2 (ja) |
-
1991
- 1991-04-12 JP JP2416591U patent/JP2567163Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04119945U (ja) | 1992-10-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971028 |