JP2564973B2 - 情報処理装置 - Google Patents
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- JP2564973B2 JP2564973B2 JP2168919A JP16891990A JP2564973B2 JP 2564973 B2 JP2564973 B2 JP 2564973B2 JP 2168919 A JP2168919 A JP 2168919A JP 16891990 A JP16891990 A JP 16891990A JP 2564973 B2 JP2564973 B2 JP 2564973B2
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- signal
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Description
【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 〔概要〕 例えば、トリガ発生回路と，該トリガ発生回路からの
トリガ信号を受信して、特定の信号を出力するトリガ
処理を行うトリガ受信回路と、スキャン制御回路とを有
し、該トリガ発生回路と，トリガ受信回路は、それぞ
れ、スキャンモード時には、通常のクロックを抑止し
て、スキャンロックで動作する情報処理装置に関し、 スキャンモード設定，解除時での、トリガ発生回路か
らトリガ受信回路へのトリガ信号の伝達漏れを防止す
ることを目的とし、 スキャンモード設定時には、上記トリガ発生回路に入
力されている通常のクロック（SCLK）を先に抑止し、上
記トリガ処理期間後に、上記トリガ受信回路に入力され
ている通常のクロック（ICLK）を抑止し、該スキャンモ
ード解除時には、上記トリガ受信回路に入力される通常
のクロック（ICLK）の上記抑止を先に解除してから、上
記トリガ発生回路に入力される通常のクロック（SCLK）
の抑止を解除する手段とからなるように構成する。
トリガ信号を受信して、特定の信号を出力するトリガ
処理を行うトリガ受信回路と、スキャン制御回路とを有
し、該トリガ発生回路と，トリガ受信回路は、それぞ
れ、スキャンモード時には、通常のクロックを抑止し
て、スキャンロックで動作する情報処理装置に関し、 スキャンモード設定，解除時での、トリガ発生回路か
らトリガ受信回路へのトリガ信号の伝達漏れを防止す
ることを目的とし、 スキャンモード設定時には、上記トリガ発生回路に入
力されている通常のクロック（SCLK）を先に抑止し、上
記トリガ処理期間後に、上記トリガ受信回路に入力され
ている通常のクロック（ICLK）を抑止し、該スキャンモ
ード解除時には、上記トリガ受信回路に入力される通常
のクロック（ICLK）の上記抑止を先に解除してから、上
記トリガ発生回路に入力される通常のクロック（SCLK）
の抑止を解除する手段とからなるように構成する。
本発明は、例えば、トリガ発生回路と，該トリガ発生
回路からのトリガ信号を受信して、特定の信号を出力
するトリガ処理を行うトリガ受信回路と，スキャン制御
回路とを有し、該トリガ発生回路と，トリガ受信回路
は、それぞれ、スキャンモード時には、通常のクロック
を抑止して、スキャンクロックで動作する情報処理装置
に関する。
回路からのトリガ信号を受信して、特定の信号を出力
するトリガ処理を行うトリガ受信回路と，スキャン制御
回路とを有し、該トリガ発生回路と，トリガ受信回路
は、それぞれ、スキャンモード時には、通常のクロック
を抑止して、スキャンクロックで動作する情報処理装置
に関する。
最近の情報処理装置のオンライン化動向に伴い、信頼
度の高い情報処理装置が要求される。
度の高い情報処理装置が要求される。
該オンラインの情報処理装置、エラーが発生すると、
割込み処理に入り、スキャン機構を用いて、該情報処理
装置の内部の各種ラッチ回路等をログアウトした後、処
理を再開することが行われるが、このとき、誤動作の発
生することのないスキャン制御方式が必要とされる。
割込み処理に入り、スキャン機構を用いて、該情報処理
装置の内部の各種ラッチ回路等をログアウトした後、処
理を再開することが行われるが、このとき、誤動作の発
生することのないスキャン制御方式が必要とされる。
例えば、システムクロック（SCLKO）に同期して、主
記憶装置からデータが転送されてくる場合、該データが
送られてきたことを示す信号を、メモリ制御回路内のト
リガ発生回路で受けて、トリガ信号を生成し、該トリ
ガ信号をトリガ受信回路で受信して、中央処理装置
（CPU）側のクロック（ICLK）に同期した信号に変換し
て、該中央処理装置（CPU）に送出することが行われる
が、このような回路系に対して、スキャン動作が行われ
ると、通常のクロックを抑止して、スキャンクロックで
動作することになる。
記憶装置からデータが転送されてくる場合、該データが
送られてきたことを示す信号を、メモリ制御回路内のト
リガ発生回路で受けて、トリガ信号を生成し、該トリ
ガ信号をトリガ受信回路で受信して、中央処理装置
（CPU）側のクロック（ICLK）に同期した信号に変換し
て、該中央処理装置（CPU）に送出することが行われる
が、このような回路系に対して、スキャン動作が行われ
ると、通常のクロックを抑止して、スキャンクロックで
動作することになる。
この為、該スキャン動作が開始される前にトリガ発生
回路で生成された場合、該トリガ信号がトリガ受信回
路に伝達されないで、該主記憶装置からのデータ送出を
示す信号が消滅し、該情報処理装置としては誤動作とな
ることがある。
回路で生成された場合、該トリガ信号がトリガ受信回
路に伝達されないで、該主記憶装置からのデータ送出を
示す信号が消滅し、該情報処理装置としては誤動作とな
ることがある。
従って、情報置処理中に、いつ、スキャンモードを設
定しても、該トリガ信号の伝達漏れの起こることのな
いスキャン制御方式が必要とされる。
定しても、該トリガ信号の伝達漏れの起こることのな
いスキャン制御方式が必要とされる。
第２図は従来のスキャン制御方式を説明する図であ
り、（ａ）はトリガ処理回路の構成例を示し、（b1），
（b2）は動作タイムチヤートを示している。
り、（ａ）はトリガ処理回路の構成例を示し、（b1），
（b2）は動作タイムチヤートを示している。
前述のように、情報処理装置のメモリ制御回路には、
例えば、システムクロック（SCLKO）で動作するトリガ
発生回路１で発生したトリガ信号を、中央処理装置
（CPU）クロック（ICLKO）で動作するトリガ受信回路２
で受信して、該中央処理装置（CUP）クロックに同期し
た信号に変換して中央処理装置（CPU）に送出するトリ
ガ処理回路として、図示されていない主記憶装置（MS
U）からのデータ送出信号を受信して、これも図示され
ていない中央処理装置（CPU）側に送出する回路があ
る。
例えば、システムクロック（SCLKO）で動作するトリガ
発生回路１で発生したトリガ信号を、中央処理装置
（CPU）クロック（ICLKO）で動作するトリガ受信回路２
で受信して、該中央処理装置（CUP）クロックに同期し
た信号に変換して中央処理装置（CPU）に送出するトリ
ガ処理回路として、図示されていない主記憶装置（MS
U）からのデータ送出信号を受信して、これも図示され
ていない中央処理装置（CPU）側に送出する回路があ
る。
このトリガ処理回路｛（ａ）図参照｝において、通常
の動作時には、（b1）図に示したように、トリガ信号
（‘トリガ’で示す。以下、略）をトリガ受信回路２
内のバッファに一時格納して、該中央処理装置（CPU）
クロック（ICLKO）に同期した信号を生成し、中央処理
装置（CPU）に送出する。
の動作時には、（b1）図に示したように、トリガ信号
（‘トリガ’で示す。以下、略）をトリガ受信回路２
内のバッファに一時格納して、該中央処理装置（CPU）
クロック（ICLKO）に同期した信号を生成し、中央処理
装置（CPU）に送出する。
このようなトリガ処理回路系において、（b2）図に示
したように、該トリガ処理中にスキャンモード（SM）が
設定されると、該トリガ発生回路1,及び、トリガ受信回
路２の、それぞれのクロックが抑止（‘X'で示す）さ
れ、該トリガ発生回路１から、たまたま、トリガ信号
が発生されたタイミングにおいては、該トリガ受信回路
２でのトリガ処理が実行されず（縦線で示す）、該トリ
ガ処理は途中で止まってしまう。
したように、該トリガ処理中にスキャンモード（SM）が
設定されると、該トリガ発生回路1,及び、トリガ受信回
路２の、それぞれのクロックが抑止（‘X'で示す）さ
れ、該トリガ発生回路１から、たまたま、トリガ信号
が発生されたタイミングにおいては、該トリガ受信回路
２でのトリガ処理が実行されず（縦線で示す）、該トリ
ガ処理は途中で止まってしまう。
この状態で、該スキャン動作で、前の状態が変化する
ことが起こると、該スキャンモード（SM）の解除後、上
記途中で止まっていた処理が再開されず、結局は、該ト
リガ信号の中央処理装置（CPU）への伝達が漏れてし
まうという問題が発生する。
ことが起こると、該スキャンモード（SM）の解除後、上
記途中で止まっていた処理が再開されず、結局は、該ト
リガ信号の中央処理装置（CPU）への伝達が漏れてし
まうという問題が発生する。
即ち、従来方式においては、スキャンモード（SM）設
定時に、トリガ処理が途中で止まってしまうため、スキ
ャンモード（SM）を解除したとき、前の状態を完全に保
証しなければ、途中で止まっているトリガ処理が正常に
行えないという問題があった。又、スキャンモード（S
M）を解除したとき、トリガ受信回路２を、トリガ発生
回路１よりも早く動作させないと、該スキャンモード
（SM）を解除した直後に発生した上記トリガ信号が、
トリガ受信回路２に、正しく伝達されない場合があると
いう問題があった。
定時に、トリガ処理が途中で止まってしまうため、スキ
ャンモード（SM）を解除したとき、前の状態を完全に保
証しなければ、途中で止まっているトリガ処理が正常に
行えないという問題があった。又、スキャンモード（S
M）を解除したとき、トリガ受信回路２を、トリガ発生
回路１よりも早く動作させないと、該スキャンモード
（SM）を解除した直後に発生した上記トリガ信号が、
トリガ受信回路２に、正しく伝達されない場合があると
いう問題があった。
本発明は上記従来の欠点に鑑み、例えば、トリガ発生
回路と，該トリガ発生回路からのトリガ信号を受信し
て、特定の信号を送出するトリガ処理を行うトリガ受信
回路と，スキャン制御回路とを有し、該トリガ発生回路
と，トリガ受信回路はそれぞれ、スキャンモード時に
は、通常のクロックを抑止して、スキャンクロックで動
作する情報処理装置において、スキャンモード設定，解
除時での、トリガ発生回路からトリガ受信回路へのトリ
ガ信号の伝達漏れを防止することができるスキャン制
御方式を提供することを目的とするものである。
回路と，該トリガ発生回路からのトリガ信号を受信し
て、特定の信号を送出するトリガ処理を行うトリガ受信
回路と，スキャン制御回路とを有し、該トリガ発生回路
と，トリガ受信回路はそれぞれ、スキャンモード時に
は、通常のクロックを抑止して、スキャンクロックで動
作する情報処理装置において、スキャンモード設定，解
除時での、トリガ発生回路からトリガ受信回路へのトリ
ガ信号の伝達漏れを防止することができるスキャン制
御方式を提供することを目的とするものである。
上記の問題点は下記の如くに構成したスキャン制御方
式によって解決される。
式によって解決される。
動作モード（通常モードとスキャンモード）に応じて
異なるクロックで動作する第１の回路（トリガ発生回路
１）と、 動作モードに応じて異なるクロックで動作し、前記第
１の回路（トリガ発生回路１）からの指示信号を受信し
て、該指示信号に応じた処理を行う第２の回路（トリガ
受信回路２）と、 第２の動作モード（上記スキャンモード）の設定指示
により、第１の動作モード（通常モード）に応じて前記
第１の回路へ供給される第１のクロック｛通常のクロッ
ク（SCLK）｝を抑止する手段｛第１図（b1），（b2）に
示す回路｝と、 前記第２の動作モード（上記スキャンモード）の設定
指示により、前記第１の動作モード（通常モード）で動
作していた前記第１の回路（トリガ発生回路１）からの
指示信号に応じた処理を前記第２の回路（トリガ受信回
路２）が終了した後に前記第１の動作モード（通常モー
ド）に応じて前記第２の回路（トリガ受信回路２）へ供
給される第２のクロック｛通常のクロック（ICLK）｝を
抑止する手段｛第１図（b1），（b3）に示す回路｝と、 前記第２の動作モード（上記スキャンモード）の解除
指示により、前記第２のクロック｛通常のクロック（IC
LK）｝の抑止を解除する手段｛第１図（b1），（b3）に
示す回路｝と、 前記第２の動作モード（上記スキャンモード）の解除
指示により、前記第２のクロック｛通常のクロック（IC
LK）｝の抑止を解除した後に前記第１のクロック｛通常
のクロック（SCLK）｝の抑止を解除する手段｛第１図
（b1），（b2）に示す回路｝と、 を備えるように構成する。
異なるクロックで動作する第１の回路（トリガ発生回路
１）と、 動作モードに応じて異なるクロックで動作し、前記第
１の回路（トリガ発生回路１）からの指示信号を受信し
て、該指示信号に応じた処理を行う第２の回路（トリガ
受信回路２）と、 第２の動作モード（上記スキャンモード）の設定指示
により、第１の動作モード（通常モード）に応じて前記
第１の回路へ供給される第１のクロック｛通常のクロッ
ク（SCLK）｝を抑止する手段｛第１図（b1），（b2）に
示す回路｝と、 前記第２の動作モード（上記スキャンモード）の設定
指示により、前記第１の動作モード（通常モード）で動
作していた前記第１の回路（トリガ発生回路１）からの
指示信号に応じた処理を前記第２の回路（トリガ受信回
路２）が終了した後に前記第１の動作モード（通常モー
ド）に応じて前記第２の回路（トリガ受信回路２）へ供
給される第２のクロック｛通常のクロック（ICLK）｝を
抑止する手段｛第１図（b1），（b3）に示す回路｝と、 前記第２の動作モード（上記スキャンモード）の解除
指示により、前記第２のクロック｛通常のクロック（IC
LK）｝の抑止を解除する手段｛第１図（b1），（b3）に
示す回路｝と、 前記第２の動作モード（上記スキャンモード）の解除
指示により、前記第２のクロック｛通常のクロック（IC
LK）｝の抑止を解除した後に前記第１のクロック｛通常
のクロック（SCLK）｝の抑止を解除する手段｛第１図
（b1），（b2）に示す回路｝と、 を備えるように構成する。
即ち、本発明によれば、例えば、トリガ発生回路と，
該トリガ発生回路からのトリガ信号を受信して、特定
の信号を送出するトリガ処理を行うトリガ受信回路と，
スキャン制御回路とを有し、該トリガ発生回路と，トリ
ガ受信回路は、それぞれ、スキャンモード時には、通常
のクロックを抑止して、スキャンクロックで動作する情
報処理装置において、 該トリガ発生回路と，トリガ受信回路に送るクロック
の内、スキャンモード（SM）を設定するときには、トリ
ガ発生回路の通常のクロック｛例えば、システムクロッ
ク（SCLKO）｝を先に止め、残っているトリガ処理が完
全に終了した時点で、トリガ受信回路の通常のクロック
｛例えば、中央処理装置（CPU）クロック（ICLK）｝を
止め、又、逆に、該スキャン動作が終了してスキャンモ
ード（SM）を解除するときには、トリガ受信回路の通常
クロック（ICLK）を先に送出し、トリガ発生回路からの
トリガ信号を受けられる状態にしてから、トリガ発生
回路の通常のクロック（SCLK）を送出するようにしたも
のである。
該トリガ発生回路からのトリガ信号を受信して、特定
の信号を送出するトリガ処理を行うトリガ受信回路と，
スキャン制御回路とを有し、該トリガ発生回路と，トリ
ガ受信回路は、それぞれ、スキャンモード時には、通常
のクロックを抑止して、スキャンクロックで動作する情
報処理装置において、 該トリガ発生回路と，トリガ受信回路に送るクロック
の内、スキャンモード（SM）を設定するときには、トリ
ガ発生回路の通常のクロック｛例えば、システムクロッ
ク（SCLKO）｝を先に止め、残っているトリガ処理が完
全に終了した時点で、トリガ受信回路の通常のクロック
｛例えば、中央処理装置（CPU）クロック（ICLK）｝を
止め、又、逆に、該スキャン動作が終了してスキャンモ
ード（SM）を解除するときには、トリガ受信回路の通常
クロック（ICLK）を先に送出し、トリガ発生回路からの
トリガ信号を受けられる状態にしてから、トリガ発生
回路の通常のクロック（SCLK）を送出するようにしたも
のである。
従って、本発明においては、スキャンモード（SM）の
設定，解除時に、トリガ信号を伝達するトリガ処理が
途中で止まってしまうことがなくなり、結果として、該
トリガ信号の伝達の漏れを防ぐことができ、当該情報処
理装置の信頼度を向上させることができる効果がある。
設定，解除時に、トリガ信号を伝達するトリガ処理が
途中で止まってしまうことがなくなり、結果として、該
トリガ信号の伝達の漏れを防ぐことができ、当該情報処
理装置の信頼度を向上させることができる効果がある。
以下本発明の実施例を図面によって詳述する。
第１図は本発明の一実施例を示した図であり、（ａ）
はトリガ処理回路の構成例を示し、（b1），（b2），
（b3）は、スキャン制御回路からトリガ発生回路と，ト
リガ受信回路へ送出する通常のクロック（SCLK,ICLK）
を生成する回路の構成例を示し、（c1），（c2）は動作
タイムチヤートを示している。
はトリガ処理回路の構成例を示し、（b1），（b2），
（b3）は、スキャン制御回路からトリガ発生回路と，ト
リガ受信回路へ送出する通常のクロック（SCLK,ICLK）
を生成する回路の構成例を示し、（c1），（c2）は動作
タイムチヤートを示している。
本実施例において、スキャンモード（SM）設定時に
は、トリガ発生回路１に送る通常のクロック（SCLK）を
止めた後、残っているトリガ処理が完全に終わった後
に、トリガ受信回路２に送る通常のクロック（ICLK）を
止めて、スキャンモード（SM）状態とし、該スキャンモ
ード（SM）解除時は、トリガ受信回路２に送る上記通常
クロック（ICLK）を先に出し、トリガ発生回路１からの
新たなトリガ信号を受けられる状態にした後に、該ト
リガ発生回路１に送る上記通常のクロック（SCLK）を送
出する手段｛（b1）〜（b3）図｝が本発明を実施するの
に必要な手段である。尚、全図を通して同じ符号は同じ
対象物を示している。
は、トリガ発生回路１に送る通常のクロック（SCLK）を
止めた後、残っているトリガ処理が完全に終わった後
に、トリガ受信回路２に送る通常のクロック（ICLK）を
止めて、スキャンモード（SM）状態とし、該スキャンモ
ード（SM）解除時は、トリガ受信回路２に送る上記通常
クロック（ICLK）を先に出し、トリガ発生回路１からの
新たなトリガ信号を受けられる状態にした後に、該ト
リガ発生回路１に送る上記通常のクロック（SCLK）を送
出する手段｛（b1）〜（b3）図｝が本発明を実施するの
に必要な手段である。尚、全図を通して同じ符号は同じ
対象物を示している。
以下、第１図によって、本発明の情報処理装置を説明
する。本実施例においては、通常の動作を行う通常モー
ド（請求項での第１の動作モードに対応）と、スキャン
動作を行うスキャンモード（請求項での第２の動作モー
ドに対応）を対象にしているが、上記通常モードについ
ては、本発明の動作には関係しないので、特に、言及し
ないで、上記スキャンモードを動作を中心にして以下に
説明する。
する。本実施例においては、通常の動作を行う通常モー
ド（請求項での第１の動作モードに対応）と、スキャン
動作を行うスキャンモード（請求項での第２の動作モー
ドに対応）を対象にしているが、上記通常モードについ
ては、本発明の動作には関係しないので、特に、言及し
ないで、上記スキャンモードを動作を中心にして以下に
説明する。
本発明を実施しても、トリガ処理そのものは、従来方
式と特に変わることはないので省略し、ここでは、トリ
ガ発生回路１と，トリガ受信回路２に供給する通常のク
ロック（以下、単に、クロックという）（SCLK,ICLK）
を、スキャン制御回路３で制御する動作を中心にして、
本発明の情報処理装置を説明する。
式と特に変わることはないので省略し、ここでは、トリ
ガ発生回路１と，トリガ受信回路２に供給する通常のク
ロック（以下、単に、クロックという）（SCLK,ICLK）
を、スキャン制御回路３で制御する動作を中心にして、
本発明の情報処理装置を説明する。
本実施例においては、トリガ発生回路１と，トリガ受
信回路２とが、非同期のクロックで動作する場合を示し
ているが、同期クロックで動作する場合にも適用できる
ことはいう迄もないことである。又、トリガ処理に限定
されるものでないことも言うまでもないことである。
信回路２とが、非同期のクロックで動作する場合を示し
ているが、同期クロックで動作する場合にも適用できる
ことはいう迄もないことである。又、トリガ処理に限定
されるものでないことも言うまでもないことである。
上記非同期クロックとして、トリガ発生回路１のクロ
ック（請求項の第１のクロック、以下、省略）を「SCL
K」とし、トリガ受信回路２のクロック（請求項の第２
のクロック、以下、省略）を「ICLK」としており、該ク
ロック（SCLK）は、スキャンモード（SM）が設定された
状態でも動作するシステムクロック「SCLKO」を基に、
上記クロック（ICLK）は、同様の中央処理装置（CPU）
クロック「ICLKO」を基に、以下のようにして生成され
る。
ック（請求項の第１のクロック、以下、省略）を「SCL
K」とし、トリガ受信回路２のクロック（請求項の第２
のクロック、以下、省略）を「ICLK」としており、該ク
ロック（SCLK）は、スキャンモード（SM）が設定された
状態でも動作するシステムクロック「SCLKO」を基に、
上記クロック（ICLK）は、同様の中央処理装置（CPU）
クロック「ICLKO」を基に、以下のようにして生成され
る。
先ず、本発明を実施する場合、スキャン制御回路３内
において、（b1）〜（b3）図に示したクロック制御回路
が用意される。
において、（b1）〜（b3）図に示したクロック制御回路
が用意される。
（b1）図において、「SM」はスキャンモード信号を意
味し、その信号が、所謂、Ｄ−FF｛デレイ型フリップフ
ロップ（FF）｝31で構成されたシフト回路により、‘SM
D'‘SMD2'‘SMD3'‘SMD4'‘SMD5'と伝播され
る。｛（c1），（c2）図のタイムチヤート参照｝ この伝播時間は、上記トリガ信号をトリガ受信回路
２が受信してからトリガ処理が完全に終了するのに充分
な時間幅があればよく、本実施例では、例えば、図示さ
れている如くに、５クロック（SCLKO）分としている。
味し、その信号が、所謂、Ｄ−FF｛デレイ型フリップフ
ロップ（FF）｝31で構成されたシフト回路により、‘SM
D'‘SMD2'‘SMD3'‘SMD4'‘SMD5'と伝播され
る。｛（c1），（c2）図のタイムチヤート参照｝ この伝播時間は、上記トリガ信号をトリガ受信回路
２が受信してからトリガ処理が完全に終了するのに充分
な時間幅があればよく、本実施例では、例えば、図示さ
れている如くに、５クロック（SCLKO）分としている。
次の（b2）図は、トリガ発生回路１に供給するクロッ
ク（SCLK）を生成する回路の構成例を示している。
ク（SCLK）を生成する回路の構成例を示している。
この回路において、ラッチ（SPSCK）32は、上記（b
1）図で説明したスキャンモード（SM）信号を、Ｄ−FF3
1で伝播させるシフト回路からの信号により、‘SM'の立
ち上がりで‘オン’となり、‘SMD5'の立ち下がりで
‘オフ’となるように構成されており、該ラッチ（SPSC
K）32が‘オン’となる期間中、該トリガ発生回路１に
対するクロック（SCLK）が抑止される。
1）図で説明したスキャンモード（SM）信号を、Ｄ−FF3
1で伝播させるシフト回路からの信号により、‘SM'の立
ち上がりで‘オン’となり、‘SMD5'の立ち下がりで
‘オフ’となるように構成されており、該ラッチ（SPSC
K）32が‘オン’となる期間中、該トリガ発生回路１に
対するクロック（SCLK）が抑止される。
次の（b3）図は、トリガ受信回路２に供給するクロッ
ク（ICLK）を生成する回路の構成例を示している。
ク（ICLK）を生成する回路の構成例を示している。
この回路において、ラッチ（SPICK）33は、上記（b
1）図で説明したスキャンモード（SM）信号を、Ｄ−FF3
1で伝播させるシフト回路からの信号により、‘SMD4'の
立ち上がりで‘オン’となり、‘SM'の立ち上がりで
‘オフ’となるように構成されており、該ラッチ（SPIC
K）33の出力信号を、上記中央処理装置（CPU）クロック
（ICLKO）で同期化して信号（SMI）を生成し、該信号
（SMI）34が‘オン’となる期間中、該トリガ受信回路
２に対するクロック（ICLK）が抑止される。
1）図で説明したスキャンモード（SM）信号を、Ｄ−FF3
1で伝播させるシフト回路からの信号により、‘SMD4'の
立ち上がりで‘オン’となり、‘SM'の立ち上がりで
‘オフ’となるように構成されており、該ラッチ（SPIC
K）33の出力信号を、上記中央処理装置（CPU）クロック
（ICLKO）で同期化して信号（SMI）を生成し、該信号
（SMI）34が‘オン’となる期間中、該トリガ受信回路
２に対するクロック（ICLK）が抑止される。
このときのラッチ（SPSCK）32,ラッチ（SPICK）33の
動作と，トリガ発生回路１へ供給するクロック（SCL
K），トリガ受信回路２へ供給するクロック（ICLK）の
抑止状態を示したものが、（c1），（c2）図である。
動作と，トリガ発生回路１へ供給するクロック（SCL
K），トリガ受信回路２へ供給するクロック（ICLK）の
抑止状態を示したものが、（c1），（c2）図である。
本図（c1），（c2）から明らかな如く、トリガ発生回
路１に供給するクロック（SCLK）は、上記スキャンモー
ド（SM）信号の立ち上がりのタイミングで抑止され、該
スキャンモード（SM）信号をシフトした信号（SMD5）の
立ち下がりで、該抑止状態が解除されている。
路１に供給するクロック（SCLK）は、上記スキャンモー
ド（SM）信号の立ち上がりのタイミングで抑止され、該
スキャンモード（SM）信号をシフトした信号（SMD5）の
立ち下がりで、該抑止状態が解除されている。
一方、トリガ受信回路２に供給するクロック（ICLK）
は、該スキャンモード（SM）信号の立ち上がりのタイミ
ングから５システムクロック（SCLKO）分後れて立ち上
がるＤ−FF（SMD5）31の‘オン’タイミングで抑止さ
れ、該スキャンモード（SM）信号の立ち下がりのタイミ
ングで、該抑止状態が解除されている。
は、該スキャンモード（SM）信号の立ち上がりのタイミ
ングから５システムクロック（SCLKO）分後れて立ち上
がるＤ−FF（SMD5）31の‘オン’タイミングで抑止さ
れ、該スキャンモード（SM）信号の立ち下がりのタイミ
ングで、該抑止状態が解除されている。
従って、トリガ発生回路１に供給するクロック（SCL
K）が抑止されてから、トリガ受信回路２に供給するク
ロック（ICLK）が抑止される迄の期間は、スキャンモー
ド（SM）信号の立ち上がりのタイミングから５システム
クロック（SCLKO）分後れて立ち上がるＤ−FF（SMD5）3
1の‘オン’になる迄の期間となる。
K）が抑止されてから、トリガ受信回路２に供給するク
ロック（ICLK）が抑止される迄の期間は、スキャンモー
ド（SM）信号の立ち上がりのタイミングから５システム
クロック（SCLKO）分後れて立ち上がるＤ−FF（SMD5）3
1の‘オン’になる迄の期間となる。
前述のように、スキャンモード（SM）信号をシフトす
る回路｛（b1）図参照｝でのシフト期間は、上記トリガ
処理を行うのに充分な期間に設定されているので、例え
ば、該スキャンモード（SM）信号が‘オン’となる迄に
発生したトリガ信号は、トリガ受信回路２に供給され
るクロック（ICLK）が抑止される迄に、完全に、該トリ
ガ受信回路２で処理を完了することが保証される。
｛（c1）図参照｝ 同様にして、トリガ発生回路１に供給されるクロック
（SCLK）の抑止が解除されるのは、少なくとも、トリガ
受信回路２に供給されるクロック（ICLK）の抑止が解除
されてから後｛本実施例では、上記スキャンモード（S
M）信号の‘オフ’状態が５システムクロック（SCLKO）
分シフトされた後｝であるので、スキャンモード（SM）
の設定が解除（‘オフ’）された直後でも、トリガ発生
回路１で発生したトリガ信号がトリガ受信回路２に受
信され、処理されることが保証される。｛（c2）図参
照｝ 上記の動作をタイムチヤートで示したものが、第１図
（c1），（c2）図である。
る回路｛（b1）図参照｝でのシフト期間は、上記トリガ
処理を行うのに充分な期間に設定されているので、例え
ば、該スキャンモード（SM）信号が‘オン’となる迄に
発生したトリガ信号は、トリガ受信回路２に供給され
るクロック（ICLK）が抑止される迄に、完全に、該トリ
ガ受信回路２で処理を完了することが保証される。
｛（c1）図参照｝ 同様にして、トリガ発生回路１に供給されるクロック
（SCLK）の抑止が解除されるのは、少なくとも、トリガ
受信回路２に供給されるクロック（ICLK）の抑止が解除
されてから後｛本実施例では、上記スキャンモード（S
M）信号の‘オフ’状態が５システムクロック（SCLKO）
分シフトされた後｝であるので、スキャンモード（SM）
の設定が解除（‘オフ’）された直後でも、トリガ発生
回路１で発生したトリガ信号がトリガ受信回路２に受
信され、処理されることが保証される。｛（c2）図参
照｝ 上記の動作をタイムチヤートで示したものが、第１図
（c1），（c2）図である。
（c1）図は、スキャンモード（SM）設定時のタイムチ
ヤートを示している。スキャンモード（SM）が‘オン’
すると、上記のように動作し、トリガ発生回路１に供給
されているクロック（SCLK）が先に抑止され、一定期間
後、トリガ受信回路２に供給されているクロック（ICL
K）が抑止される為、該スキャンモード（SM）が設定さ
れる直前のトリガ信号は正常に処理されてから、該ト
リガ受信回路のクロック（ICLK）が抑止される。
ヤートを示している。スキャンモード（SM）が‘オン’
すると、上記のように動作し、トリガ発生回路１に供給
されているクロック（SCLK）が先に抑止され、一定期間
後、トリガ受信回路２に供給されているクロック（ICL
K）が抑止される為、該スキャンモード（SM）が設定さ
れる直前のトリガ信号は正常に処理されてから、該ト
リガ受信回路のクロック（ICLK）が抑止される。
（c2）図はスキャンモード（SM）解除時のタイムチヤ
ートを示している。スキャンモード（SM）が‘オフ’す
ると、上記のように動作し、トリガ受信回路２に供給さ
れるクロック（ICLK）の解除が先に行われてから、一定
期間後、トリガ発生回路１に供給されるクロック（SCL
K）の解除が行われる為、該スキャンモード（SM）が解
除された直後のトリガ信号も正常に処理される。
ートを示している。スキャンモード（SM）が‘オフ’す
ると、上記のように動作し、トリガ受信回路２に供給さ
れるクロック（ICLK）の解除が先に行われてから、一定
期間後、トリガ発生回路１に供給されるクロック（SCL
K）の解除が行われる為、該スキャンモード（SM）が解
除された直後のトリガ信号も正常に処理される。
このように、本発明は、スキャンモード（SM）設定時
には、トリガ発生回路１に送るクロック（SCLK）を先に
止め、残っているトリガ処理が完全に終わった後に、ト
リガ受信回路２に送るクロック（ICLK）を止めて、スキ
ャンモード（SM）状態とし、該スキャンモード（SM）解
除時は、トリガ受信回路２に送る上記クロック（ICLK）
を先に出し、トリガ発生回路１からの新たなトリガ信号
を受けられる状態にした後に、該トリガ発生回路１に
送る上記クロック（SCLK）を送出するようにした所に特
徴がある。
には、トリガ発生回路１に送るクロック（SCLK）を先に
止め、残っているトリガ処理が完全に終わった後に、ト
リガ受信回路２に送るクロック（ICLK）を止めて、スキ
ャンモード（SM）状態とし、該スキャンモード（SM）解
除時は、トリガ受信回路２に送る上記クロック（ICLK）
を先に出し、トリガ発生回路１からの新たなトリガ信号
を受けられる状態にした後に、該トリガ発生回路１に
送る上記クロック（SCLK）を送出するようにした所に特
徴がある。
以上、詳細に説明したように、本発明は、例えば、ト
リガ発生回路と，該トリガ発生回路からのトリガ信号
を受信して、特定の信号を出力するトリガ処理を行うト
リガ受信回路と，スキャン制御回路とを有し、該トリガ
発生回路と，トリガ受信回路は、それぞれ、スキャンモ
ード時には、通常のクロックを抑止して、スキャンクロ
ックで動作する情報処理装置において、スキャンモード
設定時には、上記トリガ発生回路に入力されている上記
通常のクロック（SCLK）を先に抑止し、上記トリガ処理
期間後に、上記トリガ受信回路に入力されている通常の
クロック（ICLK）を抑止し、該スキャンモード解除時に
は、上記トリガ受信回路に入力される通常のクロック
（ICLK）の上記抑止を先に解除してから、上記トリガ発
生回路に入力される通常クロック（SCLK）の抑止を解除
するようにしたものであるので、少ないハードウェアの
追加で、スキャンモード（SM）設定，解除時のトリガ信
号の伝達漏れを防ぐことができ、スキャン機構を使用
する情報処理装置の信頼度を著しく向上させる効果があ
る。
リガ発生回路と，該トリガ発生回路からのトリガ信号
を受信して、特定の信号を出力するトリガ処理を行うト
リガ受信回路と，スキャン制御回路とを有し、該トリガ
発生回路と，トリガ受信回路は、それぞれ、スキャンモ
ード時には、通常のクロックを抑止して、スキャンクロ
ックで動作する情報処理装置において、スキャンモード
設定時には、上記トリガ発生回路に入力されている上記
通常のクロック（SCLK）を先に抑止し、上記トリガ処理
期間後に、上記トリガ受信回路に入力されている通常の
クロック（ICLK）を抑止し、該スキャンモード解除時に
は、上記トリガ受信回路に入力される通常のクロック
（ICLK）の上記抑止を先に解除してから、上記トリガ発
生回路に入力される通常クロック（SCLK）の抑止を解除
するようにしたものであるので、少ないハードウェアの
追加で、スキャンモード（SM）設定，解除時のトリガ信
号の伝達漏れを防ぐことができ、スキャン機構を使用
する情報処理装置の信頼度を著しく向上させる効果があ
る。
第１図は本発明の一実施例を示した図， 第２図は従来のスキャン制御方式を説明する図， である。 図面において、 １はトリガ発生回路,2はトリガ受信回路， ３はスキャン制御回路， 31はデレイ型フリップフロップ（Ｄ−FF）， 32はラッチ（SPSCK）,33はラッチ（SPICK）， 34はラッチ（SMI）， はトリガ信号， SCLKOはシステムクロック， SCLKはトリガ発生回路に供給するクロック， ICLKOは中央処理装置（CPU）クロック， ICLKはトリガ受信回路に供給するクロック， をそれぞれ示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 星 健二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 金谷 英治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭61−216047（ＪＰ，Ａ) 特開 昭55−72264（ＪＰ，Ａ) 特開 昭62−55718（ＪＰ，Ａ)
Claims (1)
- 【請求項１】動作モードに応じて異なるクロックで動作
する第１の回路と、 動作モードに応じて異なるクロックで動作し、前記第１
の回路からの指示信号を受信して、該指示信号に応じた
処理を行う第２の回路と、 第２の動作モードの設定指示により、第１の動作モード
に応じて前記第１の回路へ供給される第１のクロックを
抑止する手段と、 前記第２の動作モードの設定指示により、前記第１の動
作モードで動作していた前記第１の回路からの指示信号
に応じた処理を前記第２の回路が終了した後に前記第１
の動作モードに応じて前記第２の回路へ供給される第２
のクロックを抑止する手段と、 前記第２の動作モードの解除指示により、前記第２のク
ロックの抑止を解除する手段と、 前記第２の動作モードの解除指示により、前記第２のク
ロックの抑止を解除した後に前記第１のクロックの抑止
を解除する手段と、 を備えたことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2168919A JP2564973B2 (ja) | 1990-06-26 | 1990-06-26 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2168919A JP2564973B2 (ja) | 1990-06-26 | 1990-06-26 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0457123A JPH0457123A (ja) | 1992-02-24 |
| JP2564973B2 true JP2564973B2 (ja) | 1996-12-18 |
Family
ID=15876990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2168919A Expired - Fee Related JP2564973B2 (ja) | 1990-06-26 | 1990-06-26 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2564973B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6598413B2 (en) | 1999-01-25 | 2003-07-29 | Mitsubishi Denki Kabushiki Kaisha | Ceiling embedded-type air conditioner |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS602699B2 (ja) * | 1978-11-27 | 1985-01-23 | 株式会社日立製作所 | 情報処理装置 |
| JPS61216047A (ja) * | 1985-03-22 | 1986-09-25 | Hitachi Ltd | スキヤン論理回路 |
-
1990
- 1990-06-26 JP JP2168919A patent/JP2564973B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0457123A (ja) | 1992-02-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |