JP2558735B2 - Digital frequency synthesizer - Google Patents
Digital frequency synthesizerInfo
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- JP2558735B2 JP2558735B2 JP62231916A JP23191687A JP2558735B2 JP 2558735 B2 JP2558735 B2 JP 2558735B2 JP 62231916 A JP62231916 A JP 62231916A JP 23191687 A JP23191687 A JP 23191687A JP 2558735 B2 JP2558735 B2 JP 2558735B2
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- clock
- accumulator
- digit
- lower digit
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ネットワーク・アナライザ等に利用する汎
用型デジタル周波数シンセサイザの改良に関する。The present invention relates to an improvement of a general-purpose digital frequency synthesizer used for a network analyzer or the like.
従来,この種のデジタル周波数シンセサイザは、第5
図に示すように各レジスタ11,12,…,1mに格納されてい
る周波数設定データをクロックCLKの入力ごとにアキュ
ムレータ21,22,…,2mで加算し、この加算値をアドレス
として読出し専用記憶回路3に導入する。この記憶回路
3は予めゼロから最大値までを例えば正弦波の1サイク
ルの各角度の正弦波値に対応したデジタル値エータを記
憶しており、前記アキュムレータ21,22,…,2mの加算値
であるアドレスの指定を受けて正弦波値のある特定のデ
ジタル値データを出力する。この記憶回路3からのデジ
タル値データはD/A変換回路4にてアナログデータに変
換され、低減フィルタ5を通して設定周波数信号として
出力する。なお、前記アキュムレータ2(21,22,…,
2m)は、第6図に示す如く加算器2aおよびレジスタ2b等
で構成され、加算器2aでレジスタ2bの内容と周波数設定
データを加算し、この加算値がクロックCLKごとにレジ
スタ2bに格納される。なお、第5図においてD/A変換回
路4はマスタースレーブレジスタを内蔵しているものと
する。Conventionally, this kind of digital frequency synthesizer has
As shown in the figure, the frequency setting data stored in each register 1 1 , 1 2 , ..., 1 m is added by accumulator 2 1 , 2 2 , ..., 2 m for each clock CLK input, and the added value Is introduced into the read-only memory circuit 3 as an address. The memory circuit 3 stores the digital value eta corresponding to the sine wave values of the respective angles of one cycle of the maximum value example sinusoidal advance from zero, the accumulator 2 1, 2 2, ..., a 2 m Upon reception of the designation of the address as the added value, specific digital value data having a sine wave value is output. The digital value data from the storage circuit 3 is converted into analog data by the D / A conversion circuit 4 and output as a set frequency signal through the reduction filter 5. The accumulator 2 (2 1 , 2 2 , ...,
2 m ) is composed of an adder 2a and a register 2b as shown in FIG. 6. The content of the register 2b and the frequency setting data are added by the adder 2a, and the added value is stored in the register 2b for each clock CLK. To be done. Note that, in FIG. 5, the D / A conversion circuit 4 has a master-slave register built therein.
ここで、m個のアキュムレータ21〜2mが第5図のよう
に継続接続され、かつ、個々のアキュムレータが第6図
のように構成されている場合、伝播時間は次のように定
義することができる。すなわち、t0:各加算器2a,…の下
位ビットc0からビットc4までの伝播時間、t1:アキュム
レータ21の下位ビットC0へのキャリア入力から加算器2a
出力Σiまでの伝播時間、t2:アキュムレータ2mだけの
データ入力Ai(あるいはBi)から上位ビットc4までの伝
播時間、t3:クロック入力後レジスタ2bから出力Qiが出
るまでの伝播時間,t4:レジスタ2bのセットアップタイム
(余裕時間)とすると、デジタル周波数シンセサイザが
最高周波数を得るためには次の条件が成立する。Here, m-number of accumulators 2 1 to 2 m are continuous connection as FIG. 5, and, if the individual accumulator is configured as FIG. 6, the propagation time is defined as follows be able to. That, t 0: the propagation time of the adders 2a, ... from the lower bits c 0 to the bit c 4, t 1: adder 2a from the carrier input to the lower bits C 0 of the accumulator 2 1
Propagation time to output Σi, t 2 : Propagation time from data input Ai (or Bi) of only accumulator 2 m to upper bit c 4 , t 3 : Propagation time from register 2b to output Qi after clock input, t 4: When the register 2b of the setup time (margin time), the following conditions are satisfied for the digital frequency synthesizer to obtain a maximum frequency.
t1+(m−2)t0+t2+t3+t4<(1/fc) ……(1) 但し、上式においてfcはクロック周波数、(m−2)
は全部のアキュムレータmから両側アキュムレータ21,2
mを除いた数値を意味する。ここで、一般的には、t0t
1t2であり、かつ、t3+t4=t reg(t reg≪1/fc)と
すると、 m<{(1/fc)−t reg}/t0 ……(2) で表わせる。従って、設定可能な桁数は(2)式で定ま
るmをもって(m・n)ビットとなる。nは第5図およ
び第6図に示すビットラインを示し、読出し専用記憶回
路3(ROM)にはL(=m・n)ビットラインを用いて
アドレスが与えられる。t 1 + (m-2) t 0 + t 2 + t 3 + t 4 <(1 / fc) (1) where fc is the clock frequency and (m-2)
Is all accumulators m to both side accumulators 2 1 , 2
Means the number excluding m . Where, in general, t 0 t
If 1 t 2 and t 3 + t 4 = t reg (t reg << 1 / fc), then m <{(1 / fc) −t reg} / t 0 (2) Therefore, the number of digits that can be set is (m · n) bits with m determined by the equation (2). Reference numeral n denotes the bit line shown in FIGS. 5 and 6, and an address is given to the read-only memory circuit 3 (ROM) by using an L (= m · n) bit line.
従って、以上のようナデジタル周波数シンセサイザ
は、前記(2)式に基づいて設定桁数が決定されのでそ
れ以上に決済を増やすことができない。桁数を増やすに
はクロック周波数を下げるしかない。しかし、クロック
周波数を下げれば、その周波数の下げた分だけ記憶回路
3へのアドレス設定時間が遅れ、かつ、当該記憶回路3
からのデジタル値データの出力が遅れるので、設定でき
る最高周波数が低くなってしまう。Therefore, in the digital frequency synthesizer as described above, the number of digits to be set is determined based on the equation (2), and therefore the settlement cannot be increased further. The only way to increase the number of digits is to lower the clock frequency. However, if the clock frequency is lowered, the address setting time to the memory circuit 3 is delayed by the amount of the lowered frequency, and the memory circuit 3 concerned is delayed.
Since the output of digital value data from is delayed, the maximum frequency that can be set becomes low.
本発明は上記実情に鑑みてなされたもので、設定可能
な最高周波数を一定に保持しつつ適宜桁数を増やし得る
デジタル周波数シンセサイザを提供することを目的とす
る。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a digital frequency synthesizer capable of appropriately increasing the number of digits while keeping a maximum settable frequency constant.
本発明によるデジタル周波数シンセサイザは、アキュ
ムレータを用いてクロックごとに周波数設定データを加
算し、この加算値のアドレスに基づいてデジタル値記憶
回路(3)からデジタル値データを読出してアナログデ
ータに変換し設定周波数信号として出力するデジタル周
波数シンセサイザにおいて、 前記第1のクロックを受けて、該第1のクロックの1
サイクル未満の所定時間遅らせた第2のクロック(CLK
2)を出力するクロック生成回路と、前記第1のクロッ
ク(CLK2)を受けてから前記所定時間内に、下位桁周波
数設定データを加算し、各アキュムレータの加算結果を
出力する複数のアキュムレータを継続接続してなる下位
桁アキュムレータ群と、前記下位桁アキュムレータ群の
キャリー出力を、前記第2のクロックごとに蓄積する下
位桁加算値記憶回路と、前記第2のクロックを受けてか
ら次の第2のクロックまでに、前記下位桁加算値記憶回
路に記憶された下位桁アキュムレーダ群のキャリー出力
と上位桁周波数設定データとを加算し、各アキュムレー
タの計算結果を出力する複数のアキュムレータを継続接
続してなる上位桁アキュムレータ群と、前記下位桁アキ
ュムレータ群の各アキュムレータに対応して設けられ前
記各アキュムレータの計算結果を、前記第2のクロック
ごとに記憶する下位桁記憶回路群とを備え、前記第2の
クロックごとに、前記各下位桁記憶回路に記憶された下
位桁アキュムレータ群の各アキュムレータの計算結果と
前記上位桁アキュムレータ群の各アキュムレータの計算
結果とを前記デジタル値記憶回路へアドレスとして与え
る構成である。A digital frequency synthesizer according to the present invention adds frequency setting data for each clock using an accumulator, reads digital value data from a digital value storage circuit (3) based on an address of the added value, converts the digital value data into analog data, and sets the analog data. A digital frequency synthesizer for outputting as a frequency signal, receiving the first clock, and outputting one of the first clocks.
The second clock (CLK
2) Outputting clock generator circuit and multiple accumulators that add lower digit frequency setting data and output the addition result of each accumulator within the given time after receiving the first clock (CLK2) A lower digit accumulator group connected to the lower digit accumulator group, a carry output of the lower digit accumulator group, and a lower digit addition value storage circuit for accumulating the carry output for each second clock; and a second digit after receiving the second clock. By the clock of, the carry output of the lower digit accumulator radar group stored in the lower digit addition value storage circuit and the upper digit frequency setting data are added, and a plurality of accumulators that output the calculation result of each accumulator are continuously connected. Upper digit accumulator group, and each accumulator provided corresponding to each lower digit accumulator group A lower digit storage circuit group for storing a calculation result for each second clock, and a calculation result of each accumulator of the lower digit accumulator group stored in each lower digit storage circuit for each second clock, And a calculation result of each accumulator of the upper digit accumulator group are given to the digital value storage circuit as an address.
従って、本発明は以上のような手段とすることによ
り、第1のクロックを下位桁アキュムレータ群に入力し
下位桁の周波数設定データの加算を行い、この第1のク
ロックより当該第1のクロックの1サイクル未満の所定
時間遅れる第2のクロックを用いて前記下位桁アキュム
レータの出力を下位桁加算値記憶回路に蓄積する。引き
続き、前記下位桁加算値記憶回路の下位桁加算値と上位
桁アキュムレータによる上位桁加算値とを加算し、この
加算値を次の周期の第2のクロックで上位桁と下位桁の
周波数設定データの加算値として読出し専用記憶回路の
アドレスに与えるものである。Therefore, according to the present invention, by adopting the above means, the first clock is input to the lower digit accumulator group, the frequency setting data of the lower digit is added, and the first clock of the first clock is added from the first clock. The output of the lower digit accumulator is stored in the lower digit addition value storage circuit using the second clock delayed by a predetermined time of less than one cycle. Subsequently, the lower digit added value of the lower digit added value storage circuit and the upper digit added value of the upper digit accumulator are added, and the added value is set by the second clock of the next cycle in the frequency setting data of the upper digit and the lower digit. Is added to the address of the read-only storage circuit.
以下、本発明の一実施例について第1図を参照して説
明する。同図において10はアキュムレータ101〜10kを継
続接続してなる下位桁アキュムレータ群であって、これ
らの入力側には下位桁の周波数設定データを記憶するn
ビットの入出力ラインを持つレジスタ111〜11kが設けら
れ、同様に出力側にもアキュムレータ101〜10kの加算値
データを記憶する下位桁記憶回路群12としてのレジスタ
121〜12kが設けられている。An embodiment of the present invention will be described below with reference to FIG. N is 10 in the drawing a low order accumulator group formed by continuous connection of the accumulator 10 1 to 10 k, to these input for storing the frequency setting data of the lower digit
Registers 11 1 to 11 k having bit input / output lines are provided, and similarly, registers as a lower digit storage circuit group 12 that stores added value data of accumulators 10 1 to 10 k on the output side as well.
12 1 to 12 k are provided.
13はアキュムレータ131〜13mを継続接続してなる上位
桁アキュムレータ群であって、これらの入力側には上位
桁の周波数設定データを記憶するnビットの入出力ライ
ンのレジスタ141〜14kが設けられている。15は下位桁ア
キュムレータ群10と上位桁アキュムレータ群13との間に
設けられ下位桁アキュムレータ群10の加算値を蓄積する
下位桁加算値記憶回路としてのレジスタである。16はク
ロックCLK1を所定時間Td(Td<1/fc)遅延する遅延回路
であって、ここで遅延されたクロックCLK2は前記レジス
タ121〜12k,レジスタ141〜14k、アキュムレータ131〜13
m,レジスタ15およびよびD/A変換回路4に入力される。1
7はタイミング回路であって、この回路17は下位桁側レ
ジスタ111〜11kと上位桁側レジスタ141〜14mにクロック
イネーブル信号を与えて周波数可変設定データを下位桁
側レジスタ111〜11kと上位桁側レジスタ141〜14mに順次
格納する機能を持っている。図中,3,4および5は従来と
同様な構成を持った読出し専用記憶回路,D/A変換回路お
よび低域フィルタである。なお、D/A変換回路4はここ
ではマスタースレーブレジスタを内蔵しているものとす
るが、レジスタが外部にあってもかまわない。Reference numeral 13 is an upper digit accumulator group formed by continuously connecting accumulators 13 1 to 13 m . These inputs have n-bit input / output line registers 14 1 to 14 k for storing the upper digit frequency setting data. Is provided. Reference numeral 15 is a register provided between the lower digit accumulator group 10 and the upper digit accumulator group 13 as a lower digit additional value storage circuit for accumulating the additional value of the lower digit accumulator group 10. 16 the clock CLK1 by a delay circuit for a predetermined time Td (Td <1 / fc) delayed clock CLK2 delayed here the register 12 1 to 12 k, the register 14 1 to 14 k, the accumulator 13 1 - 13
m , the register 15 and the D / A conversion circuit 4. 1
7 is a timing circuit, and this circuit 17 gives a clock enable signal to the lower digit side registers 11 1 to 11 k and the upper digit side registers 14 1 to 14 m to send the frequency variable setting data to the lower digit side registers 11 1 to 11. it has the function of sequentially stored in the 11 k and upper digit side register 14 1 to 14 m. In the figure, 3, 4, and 5 are a read-only memory circuit, a D / A conversion circuit, and a low-pass filter, which have the same structure as the conventional one. The D / A conversion circuit 4 has a master-slave register built in here, but the register may be external.
第2図は前記タイミング回路17の一具体例を示す構成
図である。すなわち、このタイミング回路17は、第3図
に示す如くデータ切換信号が第1のD形フリップ・フロ
ップ17aに入力されると、フリップフロップ17aのQ端子
がハイレベルとなり、この状態で第2のD形フリップフ
ロップ17bにクロックCLK1が入ると、その立上りより伝
播遅延時間分遅れてクロックイネーブル信号NCE1がロー
レベルとなりレジスタ111〜11kがイネーブル状態とな
る。次に、第2のクロックCLK2が第3のD形フリップフ
ロップ17cに入力されると、その立上りにより伝播遅延
時間分遅れてNCE2がローレベルとなりレジスタ141〜14m
がイネーブルとなる。この状態で第1のクロックCLK1が
eの如く立上ると、レジスタ111〜11kがデータの書換え
を行う。一方、第2のクロックCLK2がfの如く立上る
と、レジスタ141〜14mがデータの書換えを行う。また、
fの立上りで第4のD形フリップフロップ17dのQ端子
がローレベルとなり、これが第1のD形フリップフロッ
プのCL端子に入ってフリップフロップ17aのQ端子をロ
ーレベルとする。その結果、フリップフロップ17bのQ
端子,つまりクロックイネーブル端子NCE1がハイレベル
となる。さらに、フリップフロップ17cのQ端子つまり
クロックイネーブル端子NCE2がフリップフロップ17bの
Q端子がローレベルになるためにハイレベルとなる。さ
らに、フリップフロップ17cの端子がローレベルにな
るためにフリップフロップ17dのQ端子,つまりフリッ
プフロップ17aのCL端子がハイレベルとなって元の状態
に戻る。FIG. 2 is a block diagram showing a specific example of the timing circuit 17. That is, in the timing circuit 17, when the data switching signal is input to the first D-type flip-flop 17a as shown in FIG. 3, the Q terminal of the flip-flop 17a becomes high level, and in this state, the second When the clock CLK1 enters the D-type flip-flop 17b, the clock enable signal NCE1 becomes low level and the registers 11 1 to 11 k are enabled after a delay of the propagation delay time from the rise of the clock CLK1. Next, the second clock CLK2 is third is input to D-type flip-flop 17c, the register 14 1 to 14 m will by its rise propagation delay time delay NCE2 is a low level
Is enabled. In this state, when the first clock CLK1 rises as shown by e, the registers 11 1 to 11 k rewrite the data. On the other hand, when the second clock CLK2 is climb as elevation of f, register 14 1 to 14 m perform the rewriting of data. Also,
At the rising edge of f, the Q terminal of the fourth D-type flip-flop 17d becomes low level, and this enters the CL terminal of the first D-type flip-flop and makes the Q terminal of the flip-flop 17a low level. As a result, the Q of flip-flop 17b
The pin, that is, the clock enable pin NCE1 goes high. Further, the Q terminal of the flip-flop 17c, that is, the clock enable terminal NCE2 becomes high level because the Q terminal of the flip-flop 17b becomes low level. Further, since the terminal of the flip-flop 17c becomes low level, the Q terminal of the flip-flop 17d, that is, the CL terminal of the flip-flop 17a becomes high level and returns to the original state.
次に、以上のように構成されたシンセサイザの動作に
ついて第4図を参照しながら説明する。第4図(a)に
示すように第1のクロックCLK1が下位桁の各アキュムレ
ータ101〜10kに入力されると、各アキュムレータ101〜1
0kは同図(d)のようにクロックの立上りaでレジスタ
111〜11kからの周波数設定データを取込んで加算動作を
行う。この加算動作は第1のクロックCLK1を遅延回路16
で所定時間Td遅延して第2のクロックCLK2が得られるま
での間に完了する。そして、この下位桁アキュムレータ
群10で加算された加算結果は同図(c)に示すようにア
キュムレータ101からキャリーアウト(図示斜線部イ)
されて第2のクロックCLK2の立上りbでレジスタ15に蓄
積される。Next, the operation of the synthesizer configured as described above will be described with reference to FIG. When the first clock CLK1 is input to the accumulator 10 1 to 10 k of the lower digits, as shown in 4 (a), the accumulators 10 1 to 1
0 k is a register at the rising edge a of the clock as shown in FIG.
11 Add the frequency setting data from 1 to 11 k and add it. This addition operation uses the first clock CLK1 for delay circuit 16
It is completed by delaying a predetermined time Td until the second clock CLK2 is obtained. Then, the lower digit addition result of the addition in the accumulator group 10 carry out from the accumulator 10 1 as shown in FIG. (C) (shown shaded part b)
It is stored in the register 15 at the rising edge b of the second clock CLK2.
次に、第1のクロックCLK1の発生後所定時間Td遅れて
同図(b)のように第2のクロックCLK2が入力される
と、そのクロックCLK2の立上りbでレジスタ15に蓄積さ
れている下位桁加算値出力と上位桁アキュムレータ131
〜13mによる上位桁加算を行う(加算値は図示斜線部
(ニ))。この加算動作は次のクロックCLK2の立上りd
までに、即ち1/fcの時間内に行われる。引続き、第1の
クロックCLK1が入力されるとそのクロックCLK1の立上り
cで下位桁アキュムレータ101〜10kの加算値が出力され
(図示斜線部ロ)、第2のクロックCLK2の立上りdで記
憶回路群121〜12kに格納される。Next, when the second clock CLK2 is input as shown in (b) of the figure with a delay of a predetermined time Td after the generation of the first clock CLK1, the lower level stored in the register 15 at the rising edge b of the clock CLK2. Digit addition value output and upper digit accumulator 13 1
The upper digit is added by ~ 13 m (the added value is the shaded area (d) in the figure). This addition operation is performed by the rising edge d of the next clock CLK2.
By the time of 1 / fc. Subsequently, when the first clock CLK1 is input, the added value of the lower digit accumulators 10 1 to 10 k is output at the rising edge c of the clock CLK1 (the hatched portion B in the figure) and stored at the rising edge d of the second clock CLK2. It is stored in the circuit group 12 1 to 12 k .
引続き、第2のクロックCLK2が入力されると、そのク
ロックCLK2の立上りdで下位桁記憶回路群であるレジス
タ121〜12kに記憶されている下位桁加算結果(図示斜線
部(ハ)が出力され、また上位桁の各アキュムレータ13
1〜13mから下位桁と上位桁の加算結果(図示斜線部ホ)
が出力される。Subsequently, the second clock CLK2 is input, the lower digit addition result (shown hatched portion stored in the register 12 1 to 12 k is a low-order memory circuits at the rising edge d of the clock CLK2 (c) is It is output, and each accumulator in the upper digit 13
Result of addition of low-order digit and high-order digit from 1 to 13 m (shaded area in the figure)
Is output.
従って以上のような実施例の構成によれば、下位桁と
上位桁に分けて各アキュムレータ群10,13によりそれぞ
れ独立の演算時間で周波数設定データを加算演算するの
で、桁数を容易に増やすことができる。また、下位桁ア
キュムレータ群10と上位桁アキュムレータ群13の遅延時
間はTdbであるが、この場合には前記(1)式および
(2)式と同様に k<{(Td−t reg)/t0} ……(3) なる関係が成立するので、前記(3)式を満足するkを
もって、(k・n)ビット桁数を増やすことが可能とな
る。しかも、従来のようにクロック周波数を下げる必要
がないために、出力可能な最高設定周波数信号を下げる
よとなく桁数を増やすことができる。また、設定周波数
を変える場合、即ち周波数設定データを切換る場合、先
ず、下位桁設定データを切換え、このデータを以って下
位桁の加算を行い、次に上位桁設定データを切換え、こ
のデータと前記下位桁加算値とを加算するタイミングが
必要となる。このタイミングを作る回路がタイミング回
路17である。この動作について次に説明する。設定周波
数データを切換る時、タイミング回路17にデータ切換信
号が入力される。前述したタイミング回路17の動作によ
り、先ず、下位桁クロックイネーブル信号NCE1をローレ
ベルにし、第1のクロックCLK1の立上りを待つ。次に、
上位桁クロックイネーブル信号NCE2をローレベルにし、
第2のクロックCLK2の立上りを待つ。第3図に示す如く
第1のクロックCLK1の立上り(e)で、レジスタ111〜1
1kの出力データ,即ち下位桁データが切換り、このデー
タは下位桁アキュムレータ101〜10kで加算される。この
加算値は第2のクロックCLK2の立上り(f)でレジスタ
141〜14mの出力データ,即ち上位桁データが切換り、こ
のデータのレジスタ15に蓄積されている下位桁加算値出
力とを、上位桁アキュムレータ131〜13mにより上位桁加
算を行う。このようにして設定周波数はタイミング回路
17でもって連続的に切換えることが可能となる。そし
て、設定周波数の切換えを終えると、前述した如くタイ
ミング回路は元の状態に戻りデータ切換え信号を待つ。Therefore, according to the configuration of the above embodiment, since the frequency setting data is added and calculated by the accumulator groups 10 and 13 separately for the lower digit and the upper digit, the number of digits can be easily increased. You can The delay time of the lower digit accumulator group 10 and the upper digit accumulator group 13 is Tdb. In this case, k <{(Td-t reg) / t as in the equations (1) and (2). Since the relationship of 0 } (3) is established, it is possible to increase the number of (k · n) bit digits with k that satisfies the above expression (3). Moreover, since it is not necessary to lower the clock frequency as in the conventional case, the number of digits can be increased without lowering the maximum set frequency signal that can be output. When changing the set frequency, that is, when changing the frequency setting data, first switch the lower digit setting data, add the lower digit using this data, and then switch the upper digit setting data. It is necessary to add a timing to add the lower digit addition value. The circuit that creates this timing is the timing circuit 17. This operation will be described below. When switching the set frequency data, a data switching signal is input to the timing circuit 17. By the operation of the timing circuit 17 described above, first, the lower digit clock enable signal NCE1 is set to the low level, and the rising of the first clock CLK1 is waited for. next,
Set the upper digit clock enable signal NCE2 to low level,
Wait for the rising of the second clock CLK2. As shown in FIG. 3, at the rising edge (e) of the first clock CLK1, the registers 11 1 to 1 1
1 k of the output data, i.e. the lower digit data Setsu換Ri, this data is added in the low-order accumulator 10 1 to 10 k. This added value is registered at the rising edge (f) of the second clock CLK 2.
The output data of 14 1 to 14 m , that is, the upper digit data is switched, and the upper digit accumulator 13 1 to 13 m performs the upper digit addition on the lower digit addition value output accumulated in the register 15 of this data. In this way, the set frequency is set by the timing circuit.
With 17, it becomes possible to switch continuously. When the switching of the set frequency is completed, the timing circuit returns to the original state and waits for the data switching signal as described above.
なお、本発明は上記実施例に限定されるものではな
い。例えば下位桁アキュムレータ101〜10k自体にレジス
タ121〜12kの機能を持たせれば、図示する独立のレジス
タ121〜12kを備える必要がない。このときには記憶回路
群は下位桁アキュムレータ群10が持つことになる。その
他、本発明はその要旨を逸脱しない範囲で種々変形して
実施できる。The present invention is not limited to the above embodiment. For example, ask provided with the function of the low-order accumulator 10 1 to 10 k itself registers 12 1 to 12 k, it is not necessary to provide the register 12 1 to 12 k independent illustrated. At this time, the memory circuit group is included in the lower digit accumulator group 10. In addition, the present invention can be modified in various ways without departing from the scope of the invention.
以上詳記したように本発明によれば、下位桁アキュム
レータ群と上位桁アキュムレータ群でそれぞれ独立的に
周波数設定データを加算しながら下位桁と上位桁の加算
値データを出力する構成であるので、設定可能な最高周
波数を下げることなく桁数を増やすことができるデジタ
ル周波数シンセサイザを提供できる。As described in detail above, according to the present invention, since the lower digit accumulator group and the upper digit accumulator group are configured to output the additional digit data of the lower digit and the upper digit while independently adding the frequency setting data, It is possible to provide a digital frequency synthesizer capable of increasing the number of digits without lowering the maximum frequency that can be set.
第1図ないし第4図は本発明に係わるデジタル周波数シ
ンセサイザの一実施例を説明するために示したもので、
第1図は本発明の全体構成図、第2図は第1図のタイミ
ング回路の具体的構成図、第3図は第2図のタイミング
回路のタイミングチャート、第4図は第1図のデジタル
周波数シンセサイザの動作を説明するタイミングチャー
ト、第5図は従来のデジタル周波数シンセサイザの構成
図、第6図は第5図のアキュムレータの構成図である。 3……記憶回路(読出し専用記憶回路)、4……D/A変
換回路、10……下位桁アキュムレータ群、101〜10k……
アキュムレータ、12……下位桁記憶回路群、121〜12k…
…レジスタ、13……上位桁アキュムレータ群、131〜13m
……アキュムレータ、15……下位桁加算値記憶回路、16
……遅延回路、17……タイミング回路。1 to 4 are shown for explaining one embodiment of the digital frequency synthesizer according to the present invention.
1 is an overall configuration diagram of the present invention, FIG. 2 is a specific configuration diagram of the timing circuit of FIG. 1, FIG. 3 is a timing chart of the timing circuit of FIG. 2, and FIG. 4 is a digital diagram of FIG. 5 is a timing chart for explaining the operation of the frequency synthesizer, FIG. 5 is a block diagram of a conventional digital frequency synthesizer, and FIG. 6 is a block diagram of the accumulator of FIG. 3 ... Memory circuit (read-only memory circuit), 4 ... D / A conversion circuit, 10 ... Lower digit accumulator group, 10 1 to 10 k ......
Accumulator, 12 ... Lower digit memory circuit group, 12 1 to 12 k ...
… Register, 13 …… Higher digit accumulator group, 13 1 to 13 m
...... Accumulator, 15 ...... Lower digit added value storage circuit, 16
... delay circuit, 17 ... timing circuit.
Claims (1)
波数設定データを加算し、この加算値のアドレスに基づ
いてデジタル値記憶回路(3)からデジタル値データを
読出してアナログデータに変換し設定周波数信号として
出力するデジタル周波数シンセサイザにおいて、 第1のクロック(CLK1)を受けて、該第1のクロックの
1サイクル未満の所定時間遅らせた第2のクロック(CL
K2)を出力するクロック生成回路(16)と、 前記第1のクロックを受けてから前記所定時間内に、下
位桁周波数設定データを加算し、各アキュムレータの計
算結果を出力する複数のアキュムレータを継続接続して
なる下位桁アキュムレータ群(10)と、 前記下位桁アキュムレータ群のキャリー出力を、前記第
2のクロックごとに蓄積する下位桁加算値記憶回路(1
5)と、 前記第2のクロックを受けてから次の第2のクロックま
でに、前記下位桁加算値記憶回路に記憶された下位桁ア
キュムレータ群のキャリー出力と上位桁周波数設定デー
タとを加算し、各アキュムレータの計算結果を出力する
複数のアキュムレータを継続接続してなる上位桁アキュ
ムレータ群(13)と、 前記下位桁アキュムレータ群の各アキュムレータに対応
して設けられ前記各アキュムレータの計算結果を、前記
第2のクロックごとに記憶する下位桁記憶回路群(12)
とを備え、 前記第2のクロックごとに、前記各下位桁記憶回路に記
憶された下位桁アキュムレータ群の各アキュムレータの
計算結果と前記上位桁アキュムレータ群の各アキュムレ
ータの計算結果とを前記デジタル値記憶回路へアドレス
として与えることを特徴とするデジタル周波数シンセサ
イザ。1. An accumulator is used to add frequency setting data for each clock, and digital value data is read from a digital value storage circuit (3) based on the address of the added value and converted into analog data to obtain a set frequency signal. In the digital frequency synthesizer for outputting, the second clock (CL) delayed by a predetermined time less than one cycle of the first clock after receiving the first clock (CLK1).
A clock generation circuit (16) that outputs K2) and a plurality of accumulators that add the lower digit frequency setting data and output the calculation result of each accumulator within the predetermined time after receiving the first clock A lower digit accumulator group (10) connected to the lower digit accumulator group and a lower digit added value storage circuit (1) for accumulating the carry output of the lower digit accumulator group for each second clock.
5), and from the reception of the second clock until the next second clock, the carry output of the lower digit accumulator group stored in the lower digit addition value storage circuit and the upper digit frequency setting data are added. , A high-order digit accumulator group (13) that continuously connects a plurality of accumulators that output a calculation result of each accumulator, and a calculation result of each accumulator provided corresponding to each accumulator of the low-order digit accumulator group, Lower digit memory circuit group for storing every second clock (12)
For each second clock, the calculation result of each accumulator of the lower digit accumulator group and the calculation result of each accumulator of the upper digit accumulator group stored in each lower digit storage circuit are stored as the digital value. A digital frequency synthesizer characterized by being given as an address to a circuit.
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---|---|---|---|
JP62231916A JP2558735B2 (en) | 1987-09-16 | 1987-09-16 | Digital frequency synthesizer |
Applications Claiming Priority (1)
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---|---|---|---|
JP62231916A JP2558735B2 (en) | 1987-09-16 | 1987-09-16 | Digital frequency synthesizer |
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JPS6474809A JPS6474809A (en) | 1989-03-20 |
JP2558735B2 true JP2558735B2 (en) | 1996-11-27 |
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Family Applications (1)
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JPS55119742A (en) * | 1979-03-09 | 1980-09-13 | Fujitsu Ltd | Addition system |
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JPS60113505A (en) * | 1983-11-24 | 1985-06-20 | Sony Corp | Frequency synthesizer |
JPS6224365A (en) * | 1985-07-24 | 1987-02-02 | Oki Electric Ind Co Ltd | Product sum arithmetic unit |
-
1987
- 1987-09-16 JP JP62231916A patent/JP2558735B2/en not_active Expired - Fee Related
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JPS6474809A (en) | 1989-03-20 |
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