JP2557534C

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Publication number: JP2557534C
Authority: JP
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Publication date: 1998-09-03

Description

【発明の詳細な説明】〔概要〕半導体集積回路装置に関し、動作電源停止時にＩ／Ｏセルの出力端子に電圧が印加されている場合であって
も、Ｉ／Ｏセルの内部におけるリーク電流を防止することのできる半導体集積回
路装置を提供することを目的とし、ソースとＰウエルを出力端子に接続すると共にドレインと基板を高電位電源に
接続して使用する第１のＮチャネルＭＯＳトランジスタを有する半導体集積回路
装置において、前記ＮチャネルＭＯＳトランジスタのソースとＰウエルの間に、
ソースおよびドレインがそれぞれ前記第１のＮチャネルＭＯＳトランジスタのソ
ースおよび前記Ｐウエルに接続され、ゲートが前記高電位電源に接続される第２
のＮチャネルＭＯＳトランジスタが介挿されていることを特徴とする。〔産業上の利用分野〕本発明は、半導体集積回路装置に係り、詳しくは、出力端子に常に電圧がかか
っているようなインターフェースにおけるリーク電流の防止を図った半導体集積
回路装置に関する。一般に、ＣＭＯＳデバイスは、その構造上から各所にＰ−Ｎ接合からなるダイ
オードをもち、ゲート入力電極にキャパシタンスをもつ。さらに、各所に寄生バイポーラトランジスタをもつため、使用するうえで種々の注意が必要である。〔従来の技術〕半導体集積回路装置は大きく分けて論理演算を行うロジックセルとＩ／Ｏセル
とに区分されるが、そのうち従来のＣ−ＭＯＳデバイスのＩ／Ｏセルとしては、
例えば第３図に示すようなものがある。第３図（ａ）はＩ／Ｏセルに用いるＭＯＳトランジスタの断面図、同図（ｂ）
は回路図である。これらの図において、１はＮ形の基板、２はＰ形のウエル、３
はＮ⁺形のドレイン、４はＮ⁺形のソース、５はゲート酸化膜、６はゲート、７は
シリコン酸化膜であり、これらの領域によりＮチャネルのＭＯＳトランジスタ８
が構成されている。ゲート６には図示していないロジックセルからの２値レベル
の論理信号（“Ｈ”、“Ｌ”レベル）が供給され、ドレイン３には電源Ｖ_DD（例
えば、＋５Ｖ）が印加され、ソース４から出力が取り出される。なお、出力が取
り出されるライン（これを出力端子９という）はウエル２にも接続され、したが
って、出力端子９はＭＯＳトランジスタ８のバックゲートに接続される形となっ
ている。また、基板１はＶ_DDに保たれている。したがって、ＭＯＳトランジスタ
８はゲート６に加えられた入力信号によってオン／オフし、ソース４を“Ｈ”レ
ベルにプルアップしたり、プルアップを停止したりして外部のデバイスに信号を
出力する。〔発明が解決しようとする課題〕しかしながら、このような従来の半導体集積回路装置にあっては、Ｃ−ＭＯＳ
デバイスの構造上、ＭＯＳトランジスタ８の電源Ｖ_DDをオフしたときＩ／Ｏセル
の出力端子（ソース４に接続されるラインに相当）に電圧がかかっている場合、
例えば出力端子に複数のデバイスが接続され、該デバイスから“Ｈ”レベルの電
圧が印加されているような場合に、第３図（ａ）に示すようにウエル２と基板１
の間でＰＮ接合が形成されて図示矢印で示すような電流パスが生じてリーク電流
が流れるという問題点があった。このようなリーク電流は出力端子に接続される
信号線の電圧降下を引き起こし、信号線に接続された複数のデバイスの誤動作等
の悪影響があるので防止するのが望ましい。以上のＮチャネルのＭＯＳトランジ
スタ８の例であるが、第４図に示すようにＰチャネルのＭＯＳトランジスタ11のときもリーク電流が発生する。すなわち、第４図（ａ）はＭＯＳトランジスタ11
の断面図、同図（ｂ）は回路図であり、図中12はＮ形の基板、13はＰ⁺形のソー
ス、14はＰ⁺形のドレイン、15はゲート酸化膜、16はゲート、17はシリコン酸化
膜である。ソース13およびＮ形の基板12には電源Ｖ_DDが供給され、したがって、
バックゲートにはＶ_DDが印加される。電源Ｖ_DDの供給の停止したとき出力端子18
に正側の電圧ががかっていると、ドレイン14と基板12でＰＮ結合が形成され、図
中矢印で示すように、やはり同様にリーク電流が流れる。そこで本発明は、動作電源停止時にＩ／Ｏセルの出力端子に電圧が印加されて
いる場合であっても、Ｉ／Ｏセルの内部におけるリーク電流を防止することので
きる半導体集積回路装置を提供することを目的としている。〔課題を解決するための手段〕本発明による半導体集積回路装置は上記目的を達成するため、ソースとＰウエ
ルを出力端子に接続すると共にドレインと基板を高電位電源に接続して使用する
第１のＮチャネルＭＯＳトランジスタを有する半導体集積回路装置において、前
記ＮチャネルＭＯＳトランジスタのソースとＰウエルの間に、ソースおよびドレ
インがそれぞれ前記第１のＮチャネルＭＯＳトランジスタのソースおよび前記Ｐ
ウエルに接続され、ゲートが前記高電位電源に接続される第２のＮチャネルＭＯ
Ｓトランジスタが介挿されていることを特徴とする。〔作用］本発明では、第２のＮチャネルＭＯＳトランジスタがオフになると第１のＮチ
ャネルＭＯＳトランジスタのソースとＰウエルの間が非導通状態になるため、出
力端子にＨレベル相当の電位レベルを与えても上述のリーク電流は流れない。〔実施例〕以下、本発明を図面に基づいて説明する。第１、２図は本発明に係る半導体集積回路装置の一実施例を示す図である。第
１図はＩ／Ｏセルの主要部の断面図、第２図はその回路図であり、これらの図に
おいて、21はＮ形の基板、22はＰ⁺形のウエル、23はＮ⁺形のドレイン、24はＮ⁺
形のソース、25はゲート酸化膜、26はゲート、27はシリコン酸化膜、これらの各
領域により駆動用のＮチャネルＭＯＳトランジスタ（第１のＮチャネルＭＯＳトランジスタに相当）28が構成される。一方、29はＰ⁺形のウエル、30はＮ⁺形のドレイン、31はＮ⁺形のソース、32は
ゲート酸化膜、33はゲートで、これらの各領域によりリークカット用のＮチャネ
ルのＭＯＳトランジスタ（第２のＮチャネルＭＯＳトランジスタに相当）34が構
成される。 35は論理演算を行うロジックセルで、ロジックセル35の演算結果に対応する信
号はＭＯＳトランジスタ28のゲート26に供給される。また、ＭＯＳトランジスタ
28のドレイン23に正の電源Ｖ_DD（高電位電源に相当）が供給され、ソース24は出
力端子36に接続される。ＭＯＳトランジスタ28はゲート26に“Ｈ”レベルの信号
が加わると、オンして出力端子36を“Ｈ”レベルに引き上げ、ゲート26に“Ｌ”
レベルの信号が加わるとオフして出力端子36のプルアップを停止する。ＭＯＳトランジスタ34はＭＯＳトランジスタ28のソース24（すなわち、出力端
子36）とバックゲート間に介挿さており、そのゲート33には電源Ｖ_DDが印加され
、ウエル29（バックゲートに対応）は接地されている。ドレイン23およびゲート
33に印加されている電源Ｖ_DDは、ロジックセル35の動作電源が供給されている間
は継続して印加されており、ロジックセル35の動作電源が供給が停止されると同
一タイミングで印加が停止される。以上の構成において、上記動作電源の供給が停止されている場合に、出力端子
36に外部から（例えば、後段のデバイスから）正の電源が印加されてもＭＯＳト
ランジスタ34のゲート33に正の電源が加わっていないから該ＭＯＳトランジスタ
34がオフして出力端子36とＭＯＳトランジスタ28のバックゲート（ウエル22に相
当）間がカットオフ状態となって従来のようなリークの電流パスは生じない。し
たがって、リーク電流を防止することができ、リーク電流の発生に起因する誤動
作の悪影響を防止することができる。〔発明の効果〕本発明によれば、動作電源停止時にＩ／Ｏセルの出力端子に電圧が印加されて
いるような場合であっても、Ｉ／Ｏセルの内部におけるリーク電流の発生を防止
することができ、リーク電流の発生に起因する誤動作等の悪影響を防止すること
ができる。 DETAILED DESCRIPTION OF THE INVENTION [Summary] Regarding a semiconductor integrated circuit device, even if a voltage is applied to an output terminal of an I / O cell when an operation power supply is stopped, a leakage current inside the I / O cell is reduced. A first N-channel MOS transistor having a source and a P-well connected to an output terminal and a drain and a substrate connected to a high-potential power supply is provided. In a semiconductor integrated circuit device, between a source of the N-channel MOS transistor and a P-well,
A source and a drain are connected to the source and the P well of the first N-channel MOS transistor, respectively, and a gate is connected to the high potential power supply.
Is interposed between the N-channel MOS transistors. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly, to a semiconductor integrated circuit device for preventing a leak current at an interface where a voltage is constantly applied to an output terminal. In general, a CMOS device has diodes composed of PN junctions at various points in its structure, and has a capacitance at a gate input electrode. Furthermore, since there are parasitic bipolar transistors at various places, various precautions are required in use. 2. Description of the Related Art A semiconductor integrated circuit device is roughly divided into a logic cell for performing a logical operation and an I / O cell. Among them, a conventional C-MOS device has an I / O cell as follows.
For example, there is one as shown in FIG. FIG. 3A is a sectional view of a MOS transistor used for an I / O cell, and FIG.
Is a circuit diagram. In these figures, 1 is an N-type substrate, 2 is a P-type well, 3
Is an N ⁺ -type drain, 4 is an N ^{+ -type} source, 5 is a gate oxide film, 6 is a gate, and 7 is a silicon oxide film.
Is configured. A binary level logic signal (“H” or “L” level) from a logic cell (not shown) is supplied to the gate 6, a power supply V _DD (for example, +5 V) is applied to the drain 3, and a source 4 The output is taken from Note that a line from which an output is taken out (this is referred to as an output terminal 9) is also connected to the well 2, so that the output terminal 9 is connected to the back gate of the MOS transistor 8. Further, the substrate 1 is kept at V _DD . Therefore, the MOS transistor 8 is turned on / off by an input signal applied to the gate 6, pulls up the source 4 to the "H" level, stops the pull-up, and outputs a signal to an external device. [Problems to be Solved by the Invention] However, in such a conventional semiconductor integrated circuit device, a C-MOS
Due to the structure of the device, when a voltage is applied to the output terminal of the I / O cell (corresponding to the line connected to the source 4) when the power supply V _DD of the MOS transistor 8 is turned off,
For example, when a plurality of devices are connected to the output terminal and a voltage of “H” level is applied from the devices, as shown in FIG.
Between them, a PN junction is formed and a current path as shown by the arrow in the drawing occurs, causing a problem that a leak current flows. Such a leak current causes a voltage drop of a signal line connected to the output terminal, and has a bad effect such as a malfunction of a plurality of devices connected to the signal line. Although the above is an example of the N-channel MOS transistor 8, a leakage current also occurs in the case of the P-channel MOS transistor 11 as shown in FIG. That is, FIG. 4A shows the MOS transistor 11
FIG. 1 (b) is a circuit diagram, in which 12 is an N-type substrate, 13 is a P ^{+ -type} source, 14 is a P ⁺ -type drain, 15 is a gate oxide film, 16 is a gate, 17 is a silicon oxide film. The power source V _DD is supplied to the source 13 and the N-type substrate 12, and
V _DD is applied to the back gate. Output terminal 18 when supply of power _VDD is stopped
When a positive voltage is applied to the pn junction, a PN bond is formed between the drain 14 and the substrate 12, and a leak current similarly flows as indicated by an arrow in the figure. Therefore, the present invention provides a semiconductor integrated circuit device capable of preventing a leak current inside an I / O cell even when a voltage is applied to an output terminal of the I / O cell when an operation power supply is stopped. It is intended to be. [Means for Solving the Problems] In order to achieve the above object, a semiconductor integrated circuit device according to the present invention uses a first connection in which a source and a P well are connected to an output terminal and a drain and a substrate are connected to a high potential power supply. In the semiconductor integrated circuit device having the N-channel MOS transistor, the source and the drain are respectively connected between the source and the P-well of the first N-channel MOS transistor between the source and the P well of the N-channel MOS transistor.
A second N-channel MO connected to the well and having a gate connected to the high potential power supply.
It is characterized in that an S transistor is interposed. [Operation] In the present invention, when the second N-channel MOS transistor is turned off, the potential between the source of the first N-channel MOS transistor and the P-well becomes non-conductive. The above-mentioned leak current does not flow even if it is given. EXAMPLES Hereinafter, the present invention will be described with reference to the drawings. FIGS. 1 and 2 show an embodiment of a semiconductor integrated circuit device according to the present invention. FIG. 1 is a sectional view of a main part of an I / O cell, and FIG. 2 is a circuit diagram thereof. In these figures, 21 is an N-type substrate, 22 is a P ⁺ well, and 23 is an N ^{+ type.} Drain, 24 is N ⁺
A source, 25 is a gate oxide film, 26 is a gate, 27 is a silicon oxide film, and a driving N-channel MOS transistor (corresponding to a first N-channel MOS transistor) 28 is constituted by these regions. On the other hand, reference numeral 29 denotes a P ^{+ -type} well, 30 denotes an N ⁺ -type drain, 31 denotes an N ^{+ -type} source, 32 denotes a gate oxide film, and 33 denotes a gate. A transistor (corresponding to a second N-channel MOS transistor) 34 is configured. A logic cell 35 performs a logical operation. A signal corresponding to the operation result of the logic cell 35 is supplied to the gate 26 of the MOS transistor 28. MOS transistor
A positive power supply V _DD (corresponding to a high potential power supply) is supplied to the drain 23 of the drain 28, and the source 24 is connected to the output terminal 36. When an "H" level signal is applied to the gate 26, the MOS transistor 28 is turned on to raise the output terminal 36 to the "H" level, and the "H" level is applied to the gate 26.
When a level signal is applied, the output terminal 36 is turned off to stop pulling up the output terminal 36. The MOS transistor 34 is interposed between the source 24 (that is, the output terminal 36) of the MOS transistor 28 and the back gate, the power supply V _DD is applied to the gate 33, and the well 29 (corresponding to the back gate) is grounded. ing. Drain 23 and gate
The power supply V _DD applied to the logic cell 33 is continuously applied while the operation power of the logic cell 35 is supplied, and is applied at the same timing when the supply of the operation power of the logic cell 35 is stopped. Stopped. In the above configuration, when the supply of the operation power is stopped, the output terminal
Even if a positive power is applied to the gate 36 of the MOS transistor 34 from outside (for example, from a subsequent device), the positive power is not applied to the gate 33 of the MOS transistor 34.
The switch 34 is turned off, and the cutoff state is established between the output terminal 36 and the back gate (corresponding to the well 22) of the MOS transistor 28, so that a leak current path unlike the conventional case does not occur. Therefore, leakage current can be prevented, and adverse effects of malfunction due to generation of leakage current can be prevented. [Effects of the Invention] According to the present invention, even when a voltage is applied to the output terminal of an I / O cell when the operation power supply is stopped, generation of a leak current inside the I / O cell is prevented. Therefore, it is possible to prevent an adverse effect such as a malfunction due to the generation of the leak current.

【図面の簡単な説明】第１、２図は本発明に係る半導体集積回路装置の一実施例を示す図であり、第１図はそのI/O セルの主要部の断面図、第２図はそのI/O セルの主要部の回路図、第３図は従来のI/O セルの動作を説明する図、第４図は従来の他のI/O セルの動作を説明する図である。 11……ＭＯＳトランジスタ（ＰチャネルＭＯＳトランジスタ）、 21……基板、 22、29……ウエル、 23、30……ドレイン、 24、31……ソース、 25、32……ゲート酸化膜、 26、33……ゲート、 27……シリコン酸化膜、 28……ＭＯＳトランジスタ（第１のＮチャネルＭＯＳトランジスタ）、 34……ＭＯＳトランジスタ（第２のＮチャネルＭＯＳトランジスタ）、 35……ロジックセル、 36……出力端子。[Brief description of the drawings] 1 and 2 are views showing one embodiment of a semiconductor integrated circuit device according to the present invention, FIG. 1 is a sectional view of a main part of the I / O cell, Fig. 2 is a circuit diagram of the main part of the I / O cell, FIG. 3 is a diagram for explaining the operation of a conventional I / O cell, FIG. 4 is a diagram for explaining the operation of another conventional I / O cell. 11 ... MOS transistor (P-channel MOS transistor), 21 ... board, 22, 29 ... well, 23, 30 ... drain, 24, 31 ... source, 25, 32 ... gate oxide film, 26, 33 ... the gate, 27 ... Silicon oxide film, 28... MOS transistor (first N-channel MOS transistor), 34 ... MOS transistor (second N-channel MOS transistor), 35 …… Logic cell, 36 Output terminal.

Claims

Claims: 1. A semiconductor integrated circuit device having a first N-channel MOS transistor which uses a source and a P-well connected to an output terminal and a drain and a substrate connected to a high potential power supply. Between the source and the P-well, a source and a drain are respectively connected to the source and the P-well of the first N-channel MOS transistor, and a second N-channel MOS transistor whose gate is connected to the high potential power supply is provided. A semiconductor integrated circuit device interposed.