JPH098638A - Cmos input/output buffer circuit - Google Patents
Cmos input/output buffer circuitInfo
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- JPH098638A JPH098638A JP7154384A JP15438495A JPH098638A JP H098638 A JPH098638 A JP H098638A JP 7154384 A JP7154384 A JP 7154384A JP 15438495 A JP15438495 A JP 15438495A JP H098638 A JPH098638 A JP H098638A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体集積回路間に接
続され、異なる電源電圧で動作するCMOS入出力バッ
ファ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMOS input / output buffer circuit connected between semiconductor integrated circuits and operating with different power supply voltages.
【0002】[0002]
【従来の技術】従来の一般的なCMOS入出力バッファ
回路を図4に示す。図4のCMOS入出力バッファ回路
の入出力の論理は以下となる。EN端子が論埋“0”の
場合には、P型MOSトランジスタ1とN型MOSトラ
ンジスタ2とが共にOFFとなり、CMOS入出力バッ
ファ回路は入力状態となる。このとき、入出力端子8に
印加される他の半導体集積回路からの信号がI端子に現
れる。2. Description of the Related Art A conventional general CMOS input / output buffer circuit is shown in FIG. The input / output logic of the CMOS input / output buffer circuit of FIG. 4 is as follows. When the EN terminal is "0", the P-type MOS transistor 1 and the N-type MOS transistor 2 are both OFF, and the CMOS input / output buffer circuit is in the input state. At this time, a signal from another semiconductor integrated circuit applied to the input / output terminal 8 appears at the I terminal.
【0003】EN端子が論理“1”の場合には、CMO
S入出力バッファ回路は出力状態となり、D端子の信号
が入出力端子8に出力される。このとき、出力のHig
hレベル、つまり論理「1」の電位は電源電圧のVDD
1となる。また、Lowレベル、つまり論理「0」の電
位はGNDレベルとなる。以上の動作を下記表1の真理
値表に示す。尚、EN端子が論理「0」の場合のY端子
およびI端子の論理値「x」は、CMOS入出力バッフ
ァ回路の電源電圧VDD1と、他の半導体集積回路から
Y端子へ印加される電圧VYとの関係により定まる値で
ある。When the EN terminal is logic "1", the CMO
The S input / output buffer circuit enters the output state, and the signal at the D terminal is output to the input / output terminal 8. At this time, output High
The h level, that is, the potential of logic "1" is VDD of the power supply voltage.
It becomes 1. Further, the Low level, that is, the potential of the logic "0" becomes the GND level. The above operation is shown in the truth table of Table 1 below. The logical value "x" of the Y terminal and the I terminal when the EN terminal is logic "0" is the power supply voltage VDD1 of the CMOS input / output buffer circuit and the voltage VY applied to the Y terminal from another semiconductor integrated circuit. It is a value determined by the relationship with.
【0004】 (表1) EN D Y I 0 0 x x 0 1 x x 1 0 0 0 1 1 1 1(Table 1) EN D Y I 0 0 x x 0 1 1 x x 1 0 0 0 1 1 1 1 1
【0005】図5は、図4の出力トランジスタ部15の
部分の構造を説明する図である。P型の半導体基板の表
面にNウエル12、Pウエル13が形成され、その中に
P型MOSトランジスタ1、N型MOSトランジスタ2
が形成されている。Nウエルコンタクト16、Pウエル
コンタクト17は、それぞれNウエル、Pウエルに電位
を与えるためのものである。FIG. 5 is a diagram for explaining the structure of the output transistor section 15 of FIG. An N well 12 and a P well 13 are formed on the surface of a P type semiconductor substrate, and a P type MOS transistor 1 and an N type MOS transistor 2 are formed therein.
Are formed. The N well contact 16 and the P well contact 17 are for applying a potential to the N well and the P well, respectively.
【0006】本発明と技術分野の類似する従来例とし
て、イネーブル端子と出力回路部の入力信号により入力
回路部を制御して定常電流を低減する特開平5−373
43号、異電源で駆動される複数の集積回路のデータ転
送を電圧変換回路を用いることにより双方向で行う特開
昭63−209219号がある。As a conventional example similar to the present invention in the technical field, the steady state current is reduced by controlling the input circuit section by the input signal of the enable terminal and the output circuit section.
No. 43, Japanese Patent Laid-Open No. 63-209219, which bidirectionally transfers data of a plurality of integrated circuits driven by different power supplies by using a voltage conversion circuit.
【0007】[0007]
【発明が解決しようとする課題】しかしながら、上記従
来のCMOS入出力バッファ回路では、図3に示すよう
な電源電圧の異なる半導体集積回路と接続する場合、接
続する相手側の電源電圧が自分より高いと相手側の入出
力回路から図4、図5に示す過大な電流iが相手側から
流れ込む。このため直接接続できない欠点がある。この
現象を図5で説明すると以下となる。入出力端子2に電
源VDD1より高い電位を印加した場合、入出力端子2
からP型MOSトランジスタのドレイン10を通り、N
ウエル12からNウエルコンタクト16を経て電源電圧
VDD1の端子側へ電流iが流れる。However, in the above-mentioned conventional CMOS input / output buffer circuit, when connecting to a semiconductor integrated circuit having a different power supply voltage as shown in FIG. 3, the power supply voltage of the other party to be connected is higher than that of itself. Then, an excessive current i shown in FIGS. 4 and 5 flows from the partner input / output circuit from the partner side. For this reason, there is a drawback that direct connection is not possible. This phenomenon will be described below with reference to FIG. When a potential higher than the power supply VDD1 is applied to the input / output terminal 2, the input / output terminal 2
Through the drain 10 of the P-type MOS transistor to N
A current i flows from the well 12 through the N well contact 16 to the terminal side of the power supply voltage VDD1.
【0008】つまり、電源電圧VDD1とY端子への印
加電圧VYとの関係が、VDD1≧VYの場合には、電流
iは流れず真理値表の「x」は、x=VYである。ま
た、VDD1<VYの場合には、電流iが流れ真理値表
の「x」は、電源電圧VDD1、Y端子ヘの印加電圧V
Y、他の半導体集積回路の出力インピーダンス、P型M
OSトランジスタのドレイン10のインピーダンス等の
各値により定まる。一般的に、P型MOSトランジスタ
のドレイン10のインピーダンス値は低く、VDD1<
VYの場合における電流iの値は過大値となる。That is, when the relationship between the power supply voltage VDD1 and the voltage VY applied to the Y terminal is VDD1 ≧ VY, the current i does not flow and “x” in the truth table is x = VY. When VDD1 <VY, the current i flows and “x” in the truth table indicates the power supply voltage VDD1 and the applied voltage V to the Y terminal.
Y, output impedance of other semiconductor integrated circuit, P-type M
It is determined by each value such as the impedance of the drain 10 of the OS transistor. Generally, the impedance value of the drain 10 of the P-type MOS transistor is low, and VDD1 <
The value of the current i in the case of VY becomes an excessive value.
【0009】電流iが相手側からCMOS入出力バッフ
ァ回路へ流れ込むため、これを防止する補償回路が必要
となる。上記理由によりCMOS入出力バッファ回路同
士の直接接続ができず、装置の回路構成を複雑化し、低
価格化、小型化を妨げる要因となる問題を伴う。Since the current i flows into the CMOS input / output buffer circuit from the other side, a compensating circuit for preventing this is required. For the above reason, the CMOS input / output buffer circuits cannot be directly connected to each other, which complicates the circuit configuration of the device, and causes a problem of hindering cost reduction and size reduction.
【0010】本発明は、電源電圧の異なる半導体集積回
路同士の直接接続を可能とする、CMOS入出力バッフ
ァ回路を提供することを目的とする。It is an object of the present invention to provide a CMOS input / output buffer circuit which enables direct connection between semiconductor integrated circuits having different power supply voltages.
【0011】[0011]
【課題を解決するための手段】かかる目的を達成するた
め、本発明のCMOS入出力バッファ回路は、ダイオー
ドとP型MOSトランジスタとN型MOSトランジスタ
とを有し、ダイオードのカソードが電源とアノードがP
型MOSトランジスタのソースと接続され、P型MOS
トランジスタのドレインがN型MOSトランジスタのド
レインと接続され、N型MOSトランジスタのソースが
GNDと接続され、P型MOSトランジスタおよびN型
MOSトランジスタのそれぞれのゲートが論理信号の入
力端子とされ、かつ接続されたドレインが入出力端子と
されたことを特徴としている。In order to achieve the above object, a CMOS input / output buffer circuit of the present invention has a diode, a P-type MOS transistor and an N-type MOS transistor, and the cathode of the diode has a power source and an anode. P
P-type MOS connected to the source of the p-type MOS transistor
The drain of the transistor is connected to the drain of the N-type MOS transistor, the source of the N-type MOS transistor is connected to GND, and the gates of the P-type MOS transistor and the N-type MOS transistor are used as input terminals for the logic signal and connected. It is characterized in that the drain thus formed serves as an input / output terminal.
【0012】また、上記のP型MOSトランジスタを形
成するNウエル内にN型拡散層と、このN型拡散層に接
するP型拡散層とを有し、P型MOSトランジスタのソ
ースとN型拡散層とが電気的に接続され、かつP型拡散
層が電源に接続された構造とするとよい。The N-type diffusion layer and the P-type diffusion layer in contact with the N-type diffusion layer are provided in the N-well forming the P-type MOS transistor, and the source and the N-type diffusion layer of the P-type MOS transistor are provided. It is preferable to have a structure in which the layer is electrically connected and the P-type diffusion layer is connected to a power source.
【0013】[0013]
【作用】したがって、本発明のCMOS入出力バッファ
回路によれば、ダイオードのカソードが電源と、アノー
ドがP型MOSトランジスタのソースと接続され、P型
MOSトランジスタのドレインがN型MOSトランジス
タのドレインと接続され、N型MOSトランジスタのソ
ースがGNDと接続される。この接続構成において、P
型MOSトランジスタおよびN型MOSトランジスタの
それぞれのゲートが論理信号の入力端子とされ、かつ接
続されたドレインが入出力端子とされる。よって、入力
端子へ接続される相手側の電源電圧が自身の電源電圧よ
り高くても、ダイオードにより電流の流入が阻止され
る。Therefore, according to the CMOS input / output buffer circuit of the present invention, the cathode of the diode is connected to the power source, the anode is connected to the source of the P-type MOS transistor, and the drain of the P-type MOS transistor is connected to the drain of the N-type MOS transistor. The source of the N-type MOS transistor is connected to GND. In this connection configuration, P
The gates of the type MOS transistor and the N-type MOS transistor serve as input terminals for the logic signal, and the connected drains serve as input / output terminals. Therefore, even if the power supply voltage of the other side connected to the input terminal is higher than the power supply voltage of itself, the diode prevents the inflow of current.
【0014】[0014]
【実施例】次に添付図面を参照して本発明によるCMO
S入出力バッファ回路の実施例を詳細に説明する。図1
および図2を参照すると本発明のCMOS入出力バッフ
ァ回路の実施例が示されている。図1はCMOS入出力
バッファ回路の回路構成例であり、図2は図1の出力ト
ランジスタ部15の部分構造例を示す図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS A CMO according to the present invention will now be described with reference to the accompanying drawings.
An embodiment of the S input / output buffer circuit will be described in detail. FIG.
2 and FIG. 2, there is shown an embodiment of the CMOS input / output buffer circuit of the present invention. FIG. 1 is a circuit configuration example of a CMOS input / output buffer circuit, and FIG. 2 is a diagram showing a partial structure example of the output transistor section 15 of FIG.
【0015】図1のCMOS入出力バッファ回路は、出
力トランジスタ部15、入出力バッファ回路部とにより
構成される。The CMOS input / output buffer circuit of FIG. 1 comprises an output transistor section 15 and an input / output buffer circuit section.
【0016】出力トランジスタ部15は、GNDと電源
電圧VDD1間にダイオード3、P型MOSトランジス
タ1およびN型MOSトランジスタ2が直列に接続され
て構成される。The output transistor section 15 is constructed by connecting a diode 3, a P-type MOS transistor 1 and an N-type MOS transistor 2 in series between the GND and the power supply voltage VDD1.
【0017】入出力回路部は、P型MOSトランジスタ
1のゲートへ出力端子が接続されたNANDゲート5、
N型MOSトランジスタ2のゲートへ出力端子が接続さ
れたNORゲート6および3個のインバータ4a、4b、
4cとで構成される。The input / output circuit section includes a NAND gate 5 whose output terminal is connected to the gate of the P-type MOS transistor 1.
A NOR gate 6 having an output terminal connected to the gate of the N-type MOS transistor 2 and three inverters 4a, 4b,
4c and.
【0018】上記により構成される本実施例のCMOS
入出力バッファ回路のEN端子が論理“0”の場合に
は、P型MOSトランジスタ1とN型MOSトランジス
タ2とは、共にOFFとなる。よって、この状態のCM
OS入出力バッファ回路は入力状態となり、入出力端子
8に印加される他の半導体集積回路からの信号がI端子
に現れる。The CMOS of this embodiment constructed as described above
When the EN terminal of the input / output buffer circuit is logic "0", both the P-type MOS transistor 1 and the N-type MOS transistor 2 are turned off. Therefore, CM in this state
The OS input / output buffer circuit enters the input state, and a signal from another semiconductor integrated circuit applied to the input / output terminal 8 appears at the I terminal.
【0019】また、EN端子が論理“1”の場合には、
このCMOS入出力バッファ回路は出力状態となり、D
端子の信号が入出力端子8に出力される。このとき、出
力のHighレベルは電源電圧のVDD1からダイオー
ド3の順方向電圧を引いた電圧であり、Lowレベルは
GNDレベルとなる。When the EN terminal is logic "1",
This CMOS input / output buffer circuit is in the output state, and D
The terminal signal is output to the input / output terminal 8. At this time, the output High level is a voltage obtained by subtracting the forward voltage of the diode 3 from the power supply voltage VDD1, and the Low level is the GND level.
【0020】以上の論理的な動作は、図4に示す従来の
CMOS入出力バッファ回路と同じであり、真理値表も
表1に示す従来のCMOS入出力バッファ回路の真理値
表と基本的な動作は同じになる。但し、不定値「x」の
内容が相違する。The above logical operation is the same as that of the conventional CMOS input / output buffer circuit shown in FIG. 4, and the truth table is basically the same as the truth table of the conventional CMOS input / output buffer circuit shown in Table 1. The behavior will be the same. However, the contents of the indefinite value "x" are different.
【0021】図1のCMOS入出力バッファ回路は、例
えば図2の構造で構成される。図2において、P型の半
導体基板の表面にNウエル12、Pウエル13が形成さ
れ、その中にP型MOSトランジスタ1、N型MOSト
ランジスタ2が形成されている。Pウエルコンタクト1
7は、Pウエル13に電位を与えるためのものである。
Nウエルコンタクト16は、Nウエル12に電位を与え
ると同時に、p++拡散層18と共にダイオード3を形成
している。その他、P型およびN型MOSトランジスタ
のゲート9、9、ドレイン10、10、ソース11、1
1等が形成される。The CMOS input / output buffer circuit shown in FIG. 1 has, for example, the structure shown in FIG. In FIG. 2, an N well 12 and a P well 13 are formed on the surface of a P type semiconductor substrate, and a P type MOS transistor 1 and an N type MOS transistor 2 are formed therein. P-well contact 1
Reference numeral 7 is for applying a potential to the P well 13.
The N well contact 16 applies a potential to the N well 12, and at the same time forms the diode 3 together with the p ++ diffusion layer 18. In addition, gates 9 and 9, drains 10 and 10, sources 11 and 1 of P-type and N-type MOS transistors
1 etc. are formed.
【0022】上記により構成されるCMOS入出力バッ
ファ回路の特徴点は、出力トランジスタ部15のP型M
OSトランジスタ1と電源の間にダイオード3を有して
いることである。これによって、図3に示すような電源
電圧の異なる半準体集積回路7、7同士を接続した場
合、接続した相手側の電源電圧VDD2が自身の電源電
圧VDD1より高くても、ダイオード3が逆バイアスと
なる。このため相手側の入出力回路からの電流の流入が
阻止される。よって、VDD1<VYの場合にも過大な
電流iは流れない。The characteristic feature of the CMOS input / output buffer circuit configured as described above is that the P-type M of the output transistor section 15 is used.
That is, the diode 3 is provided between the OS transistor 1 and the power supply. As a result, when the semiconductor integrated circuits 7, 7 having different power supply voltages as shown in FIG. 3 are connected to each other, the diode 3 is reversed even if the connected power supply voltage VDD2 is higher than the power supply voltage VDD1 of itself. It becomes a bias. Therefore, the inflow of current from the input / output circuit on the other side is blocked. Therefore, the excessive current i does not flow even when VDD1 <VY.
【0023】上記の実施例のCMOS入出力バッファ回
路によれば、異なる電源電圧で動作する半導体集積回路
の直接接続を可能とし、回路の簡素化、装置の低価格化
および小型化を容易にする。According to the CMOS input / output buffer circuit of the above-mentioned embodiment, it is possible to directly connect the semiconductor integrated circuits which operate with different power supply voltages, which simplifies the circuit, lowers the cost of the device and downsizes it. .
【0024】尚、上述の実施例は本発明の好適な実施の
一例ではあるが本発明はこれに限定されるものではなく
本発明の要旨を逸脱しない範囲において種々変形実施可
能である。The above embodiment is a preferred embodiment of the present invention, but the present invention is not limited to this embodiment, and various modifications can be made without departing from the spirit of the present invention.
【0025】[0025]
【発明の効果】以上説明したように、本発明のCMOS
入出力バッファ回路は、ダイオードのカソードが電源
と、アノードがP型MOSトランジスタのソースと接続
され、P型MOSトランジスタのドレインがN型MOS
トランジスタのドレインと接続され、N型MOSトラン
ジスタのソースがGNDと接続される。この接続構成に
おいて、P型MOSトランジスタおよびN型MOSトラ
ンジスタのそれぞれのゲートが論理信号の入力端子とさ
れ、かつ接続されたドレインが入出力端子とされる。こ
の入力端子へ接続される相手側の電源電圧が自身の電源
電圧より高い場合でも、P型MOSトランジスタのソー
スを介して電源への電流の流入がダイオードにより阻止
される。故に、異なる電源電圧で動作する半導体集積回
路との直接接続を可能とし、装置の低価格化、小型化を
容易にする。As described above, the CMOS of the present invention
In the input / output buffer circuit, the cathode of the diode is connected to the power source, the anode is connected to the source of the P-type MOS transistor, and the drain of the P-type MOS transistor is N-type MOS.
It is connected to the drain of the transistor and the source of the N-type MOS transistor is connected to GND. In this connection configuration, the gates of the P-type MOS transistor and the N-type MOS transistor are used as input terminals for logic signals, and the connected drains are used as input / output terminals. Even if the power supply voltage of the other side connected to this input terminal is higher than the power supply voltage of itself, the diode prevents the current from flowing into the power supply through the source of the P-type MOS transistor. Therefore, direct connection with a semiconductor integrated circuit that operates with different power supply voltages is possible, and the cost and size of the device can be easily reduced.
【図1】本発明のCMOS入出力バッファ回路の一実施
例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a CMOS input / output buffer circuit of the present invention.
【図2】図1のCMOS入出力バッファ回路の構造を説
明するための図である。FIG. 2 is a diagram for explaining the structure of the CMOS input / output buffer circuit of FIG.
【図3】CMOS入出力バッファ回路の応用の形態を説
明するためのブロック図である。FIG. 3 is a block diagram for explaining an application form of a CMOS input / output buffer circuit.
【図4】従来のCMOS入出力バッファ回路の構成例を
示す回路図である。FIG. 4 is a circuit diagram showing a configuration example of a conventional CMOS input / output buffer circuit.
【図5】図4のCMOS入出力バッファ回路の構造を説
明するための図である。5 is a diagram for explaining the structure of the CMOS input / output buffer circuit of FIG.
1 P型MOSトランジスタ 2 N型MOSトランジスタ 3 ダイオード 4 インバータ 5 NANDゲート 6 NORゲート 7 半導体集積回路 8 入出力端子 9 MOSトランジスタのゲート 10 MOSトランジスタのドレイン 11 MOSトランジスタのソース 12 Nウエル 13 Pウエル 15 出力トランジスタ部 16 Nウエルコンタクト 17 Pウエルコンタクト 18 p++拡散層1 P-type MOS transistor 2 N-type MOS transistor 3 Diode 4 Inverter 5 NAND gate 6 NOR gate 7 Semiconductor integrated circuit 8 Input / output terminal 9 MOS transistor gate 10 MOS transistor drain 11 MOS transistor source 12 N well 13 P well 15 Output transistor 16 N well contact 17 P well contact 18 p ++ Diffusion layer
Claims (2)
N型MOSトランジスタとを有し、 前記ダイオードのカソードが電源と、アノードがP型M
OSトランジスタのソースと接続され、 該P型MOSトランジスタのドレインが前記N型MOS
トランジスタのドレインと接続され、 該N型MOSトランジスタのソースがGNDと接続さ
れ、 前記P型MOSトランジスタおよびN型MOSトランジ
スタのそれぞれのゲートが論理信号の入力端子とされ、
かつ前記接続されたドレインが入出力端子とされたこと
を特徴とするCMOS入出力バッファ回路。1. A diode, a P-type MOS transistor, and an N-type MOS transistor, wherein a cathode of the diode is a power source and an anode of the diode is a P-type M transistor.
It is connected to the source of the OS transistor, and the drain of the P-type MOS transistor is the N-type MOS.
A drain of the transistor, a source of the N-type MOS transistor connected to GND, and gates of the P-type MOS transistor and the N-type MOS transistor serving as input terminals of a logic signal,
And a CMOS input / output buffer circuit in which the connected drain serves as an input / output terminal.
Nウエル内にN型拡散層と、該N型拡散層に接するP型
拡散層とを有し、前記P型MOSトランジスタのソース
と前記N型拡散層とが電気的に接続され、かつ前記P型
拡散層が電源に接続された構造を特徴とする請求項1記
載のCMOS入出力バッファ回路。2. A source of the P-type MOS transistor and the N-type having an N-type diffusion layer and a P-type diffusion layer in contact with the N-type diffusion layer in an N-well forming the P-type MOS transistor. 2. The CMOS input / output buffer circuit according to claim 1, wherein the diffusion layer is electrically connected to the diffusion layer, and the P-type diffusion layer is connected to a power source.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7154384A JPH098638A (en) | 1995-06-21 | 1995-06-21 | Cmos input/output buffer circuit |
Applications Claiming Priority (1)
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JP7154384A JPH098638A (en) | 1995-06-21 | 1995-06-21 | Cmos input/output buffer circuit |
Publications (1)
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JPH098638A true JPH098638A (en) | 1997-01-10 |
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ID=15582964
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JP7154384A Pending JPH098638A (en) | 1995-06-21 | 1995-06-21 | Cmos input/output buffer circuit |
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JP (1) | JPH098638A (en) |
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- 1995-06-21 JP JP7154384A patent/JPH098638A/en active Pending
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971202 |