KR100253647B1 - Power reduction circuit - Google Patents

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KR100253647B1 KR1019970005455A KR19970005455A KR100253647B1 KR 100253647 B1 KR100253647 B1 KR 100253647B1 KR 1019970005455 A KR1019970005455 A KR 1019970005455A KR 19970005455 A KR19970005455 A KR 19970005455A KR 100253647 B1 KR100253647 B1 KR 100253647B1
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Abstract

PURPOSE: A circuit is provided to reduce power without adding a layer process performing for the second threshold voltage in a circuit having the first threshold voltage and the second threshold voltage of a level higher than the first threshold voltage. CONSTITUTION: The circuit includes a standby power reducing circuit(100) and a circuit(200) comprising a switching circuit. Predetermined first power voltage, second power voltage, first ground voltage and second ground voltage from the outside are applied to the standby power reducing circuit. The standby power reducing circuit outputs a predetermined N well voltage in response to a signal(SL) informing a slip mode. A power voltage and an N well voltage from the standby power reducing circuit are applied to the circuit(200). The circuit(200) is operated with one threshold voltage level of the first threshold voltage and the second threshold voltage having a threshold voltage the level of which is different from the first threshold voltage in response to the signal(SL). The standby power reducing circuit is composed of shift circuits and a switching circuit. The shift circuits receive the first and second power voltages and the first and second ground voltages and output at least one voltage of the voltages to the circuit(200). The switching circuit selects output paths of the voltages from the shift circuits in response to the signal(SL).

Description

전력 감소 회로(Power Reduction Circuit)Power Reduction Circuit

본 발명은 전력 감소 회로에 관한 것으로서, 구체적으로는 여러 개의 문턱 전압을 갖는 회로에 대기 전력 감소(Standby Power Reduction)회로를 연결한 전력 감소 회로에 관한 것이다.The present invention relates to a power reduction circuit, and more particularly, to a power reduction circuit in which a standby power reduction circuit is connected to a circuit having a plurality of threshold voltages.

빠른 속도와 전력 감소는 다중 매체 고밀도 집적회로(large scale integrated circuit)에 필요하다. 전지 작동이 휴대용으로 된 이후로 빠른 속도와 전력 감소는 다중 매체 회로의 중요한 요소가 되었으며, 초당 기가(giga) 동작이 진행되는 동안 디지털 비디오등을 사용하기 위해 전력이 소모되었다. 이하 대기 전력 감소 회로를 SPR 회로라 칭한다. SPR 회로에서 딜레이와 전력 소비는 전원 전압(VDD)과 MOS 트랜지스터의 문턱 전압(Threshold Voltage)에 의해 좌우된다. 그리고 상기 SPR 회로의 경우에는 액티브 모드시 전력 소비를 50% 이상 감소시킬 수 있다. 이러한, SPR 회로는 마이크로 컨트롤러(micro controller), DRAM, SRAM, NVM, ROM, 데이터 송.수신 장치 등과 같은 반도체 직접 회로에서 사용되며, 집적 회로의 내의 각 내부 기능 회로들이 동작되지 않는 슬립 모드(sleep mode)시 대응되는 내부 기능 회로의 전력 소모를 줄이는 역할을 한다.Fast speeds and power reduction are required for large medium scale integrated circuits. Since battery operation has become portable, fast speeds and reduced power have become an important component of multi-media circuitry, and power has been consumed for the use of digital video lights during giga operations per second. The standby power reduction circuit is hereinafter referred to as SPR circuit. Delay and power consumption in an SPR circuit are governed by the supply voltage (V DD ) and the threshold voltage of the MOS transistors. In the case of the SPR circuit, power consumption may be reduced by 50% or more in the active mode. Such SPR circuits are used in semiconductor integrated circuits such as microcontrollers, DRAMs, SRAMs, NVMs, ROMs, data transmission / reception devices, etc., and sleep modes in which respective internal functional circuits in the integrated circuits are not operated. mode) reduces power consumption of the corresponding internal function circuit.

전력 소비의 감소를 얻기 위한 장치에는 다중 문턱 전압 회로와 SPR 회로가 있다.Devices for achieving reduced power consumption include multiple threshold voltage circuits and SPR circuits.

상기 다중 문턱 전압 회로는 하나의 제 1 문턱 전압만을 갖는 회로와는 달리 제 1 문턱 전압과 상기 제 1 문턱 전압보다 높은 레벨의 제 2 문턱 전압을 갖고 동작하게 된다. 그로 인해 전원 전압에서 그라운드로 흐르는 누설 전류의 양이 줄어 그에 따른 전력의 소모를 줄일 수 있다.Unlike the circuit having only one first threshold voltage, the multiple threshold voltage circuit operates with a first threshold voltage and a second threshold voltage at a level higher than the first threshold voltage. This reduces the amount of leakage current flowing from the supply voltage to ground, thereby reducing power consumption.

상기 SPR 회로는 기판과 웰(well)에 인가되는 벌크 바이어스(bulk bias)가 외부로부터 인가되는 소정 신호에 따라 액티브 모드(active mode)와 슬립 모드(sleep mode)로 동작하게 됨에 따라 전력의 소모가 줄어들게 된다. 도 1에는 다중 문턱 전압 회로가 개략적으로 도시되어 있다.The SPR circuit consumes power as the bulk bias applied to the substrate and the well operates in the active mode and the sleep mode according to a predetermined signal applied from the outside. Will be reduced. 1 schematically shows a multiple threshold voltage circuit.

도 1에 도시된 바와 같이, 다중 문턱 전압 회로는 제 1 문턱 전압을 갖는 CMOS 인버터(10)와, 외부로부터 인가되는 소정 신호(SL)에 응답하여 온-오프됨에 따라 상기 제 1 문턱 전압보다 높은 레벨의 제 2 문턱 전압을 갖는 스위칭 회로(20)로 구성되어 있다. 상기 CMOS 인버터(10)는 제 4 PMOS 트랜지스터(MP4)와 제 3 NMOS 트랜지스터(MN3)를 포함한다. 그리고 상기 스위칭 회로(20)는 제 1 PMOS 트랜지스터(MP1)를 포함한다.As shown in FIG. 1, the multi-threshold voltage circuit is higher than the first threshold voltage as it is turned on in response to a CMOS inverter 10 having a first threshold voltage and a predetermined signal SL applied from the outside. It consists of a switching circuit 20 having a second threshold voltage of the level. The CMOS inverter 10 includes a fourth PMOS transistor MP4 and a third NMOS transistor MN3. The switching circuit 20 includes a first PMOS transistor MP1.

도시되지 않았지만 상기 제 2 문턱 전압을 갖는 스위칭 회로(20)의 제 1 PMOS 트랜지스터(MP1)는 웰 영역에 전원 전압(VDD)이 인가되며, 제 1 문턱 전압을 갖는 제 4 PMOS 트랜지스터(MP3)와 제 3 NMOS 트랜지스터(MN3)의 웰 영역이 소오스(source)에 연결된다. 상기 스위칭 회로(20)의 제 1 PMOS 트랜지스터(MP1) 게이트(gate)에 하이레벨의 신호(

Figure kpo00001
)가 인가되면, 상기 제 1 PMOS 트랜지스터(MP1)는 턴-오프되어 제 1 노드는 상기 제 1 PMOS 트랜지스터(MP1)를 통해 전달되는 전하들이 차단되어 플로팅 된다. 이대, 지연 시간은 있지만, 상기 제 1 PMOS 트랜지스터(MP1)가 턴-오프됨에 따라 그라운드로 향하는 누설 전류(leakage current)의 양은 줄어들게 된다.Although not shown, the first PMOS transistor MP1 of the switching circuit 20 having the second threshold voltage is supplied with a power supply voltage V DD in a well region and the fourth PMOS transistor MP3 having the first threshold voltage. And a well region of the third NMOS transistor MN3 are connected to a source. A high level signal is applied to the gate of the first PMOS transistor MP1 of the switching circuit 20.
Figure kpo00001
) Is applied, the first PMOS transistor MP1 is turned off and the first node is floated by blocking the charges transferred through the first PMOS transistor MP1. There is a delay time, however, as the first PMOS transistor MP1 is turned off, the amount of leakage current directed to ground decreases.

그리고 상기 제 1 PMOS 트랜지스터(MP1)의 게이트에 로우레벨의 신호(SL)가 인가되면, 액티브 모드로서 상기 제 1 PMOS 트랜지스터(MP1)는 턴-온 되어 상기 제 1 노드는 상기 제 1 PMOS 트랜지스터(MP1)를 통해 전달되는 전하들에 의해 전원 전압(VDD) 레벨로 챠지된다. 이때, 제 1 문턱 전압보다 높은 레벨의 제 2 문턱 전압을 갖게 된다. 그로 인해 동작하는 시간이 빨라 지연 시간이 줄어들게 된다. 이와 같이, 상기 다중 문턱 전압 회로는 액티브 모드 및 슬립 모드 동안에 CMOS 인버터(10)로 제공되는 전하들의 양을 조절함으로써, CMOS 인버터(10)를 통해 누설되는 전력을 줄일 수 있다.When the low level signal SL is applied to the gate of the first PMOS transistor MP1, the first PMOS transistor MP1 is turned on as an active mode so that the first node is connected to the first PMOS transistor MP1. It is charged to the power supply voltage VDD level by the charges transferred through MP1). At this time, the second threshold voltage has a higher level than the first threshold voltage. The result is faster operating times, which reduces latency. As such, the multi-threshold voltage circuit may reduce power leakage through the CMOS inverter 10 by adjusting the amount of charges provided to the CMOS inverter 10 during the active mode and the sleep mode.

그러나, 상기 다중 문턱 전압 회로는, 제 1 문턱 전압과 상기 제 1 문턱 전압보다 높은 레벨의 제 2 문턱 전압을 동시에 갖고 있기 때문에 제 1 문턱 전압만을 위해 수행하던 레이어 공정 말고도 상기 제 1 문턱 전압보다 높은 제 2 문턱 전압을 위한 추가의 레이어 공정을 수행해야 한다.However, since the multi-threshold voltage circuit simultaneously has a first threshold voltage and a second threshold voltage at a level higher than the first threshold voltage, the multiple threshold voltage circuit is higher than the first threshold voltage in addition to the layer process performed only for the first threshold voltage. An additional layer process for the second threshold voltage must be performed.

도 2A에는 SPR 회로의 상세한 회로도가 도시되어 있다.2A shows a detailed circuit diagram of the SPR circuit.

도 2B에는 종래 실시예에 따른 SPR 회로의 개략적인 구성이 도시되어 있고, 도 2C에는 도 2B의 단면도가 도시되어 있다.2B shows a schematic configuration of an SPR circuit according to a conventional embodiment, and FIG. 2C shows a cross-sectional view of FIG. 2B.

도 2A에 도시된 바와 같이, SPR 회로는 스위칭 회로(30), 제 1 쉬프트 회로(40), 그리고 제 2 쉬프트 회로(50)를 포함하며 두쌍의 제 1 전원 전압(VDD1), 제 2 전원 전압(VDD2), 제 1 접지 전압(VSS1), 그리고 제 2 접지 전압(VSS2)을 갖는다.As shown in FIG. 2A, the SPR circuit includes a switching circuit 30, a first shift circuit 40, and a second shift circuit 50 and includes two pairs of first power supply voltages V DD1 , a second power supply. Voltage V DD2 , first ground voltage V SS1 , and second ground voltage V SS2 .

상기 스위칭 회로(30)는 제 5 PMOS 트랜지스터(MP5), 제 6 PMOS 트랜지스터(MP6), 제 6 NMOS 트랜지스터(MN6), 그리고 제 7 NMOS 트랜지스터(MN7)를 포함한다. 상기 제 1 쉬프트 회로(40)는 제 7 PMOS 트랜지스터(MP7), 제 8 PMOS 트랜지스터(MP8), 제 9 PMOS 트랜지스터(MP9), 제 4 NMOS 트랜지스터(MN4), 제 5 NMOS 트랜지스터(MN5), 제 1 커패시터(CW1), 제 1 다이오드(D1), 그리고 제 2 다이오드(D2)를 포함한다. 상기 제 2 쉬프트 회로(50)는 제 8 NMOS 트랜지스터(MN8), 제 9 NMOS 트랜지스터(MN9), 제 10 NMOS 트랜지스터(MN10), 제 10 PMOS 트랜지스터(MP10), 제 11 PMOS 트랜지스터(MP11), 제 2 커패시터(CW2), 제 3 다이오드(D3), 그리고 제 4 다이오드(D4)를 포함한다.The switching circuit 30 includes a fifth PMOS transistor MP5, a sixth PMOS transistor MP6, a sixth NMOS transistor MN6, and a seventh NMOS transistor MN7. The first shift circuit 40 includes a seventh PMOS transistor MP7, an eighth PMOS transistor MP8, a ninth PMOS transistor MP9, a fourth NMOS transistor MN4, a fifth NMOS transistor MN5, and a fifth PMOS transistor MP7. And a first capacitor C W1 , a first diode D1, and a second diode D2. The second shift circuit 50 may include an eighth NMOS transistor MN8, a ninth NMOS transistor MN9, a tenth NMOS transistor MN10, a tenth PMOS transistor MP10, an eleventh PMOS transistor MP11, and an eighth NMOS transistor MN8. And a second capacitor C W2 , a third diode D3, and a fourth diode D4.

상기 SPR 회로는 외부로부터 제 1 입력 신호(

Figure kpo00002
), 제 2 입력 신호(
Figure kpo00003
), 제 1 전원 전압(VDD1), 제 2 전원 전압(VDD2), 제 1 접지 전압(VSS1), 그리고 제 2 접지 전압(VSS2)을 인가 받으면 상기 제 1 전원 전압(VDD1), 제 2 전원 전압(VDD2), 제 1 접지 전압(VSS1), 제 2 접지 전압(VSS2)이 소정 신호에 따라 제 1 쉬프트 회로(40)와 제 2 쉬프트 회로(50)를 통과하여 N 웰 전압(VNWELL)과 P 웰 전압(VPWELL)들을 출력한다.The SPR circuit has a first input signal (externally)
Figure kpo00002
), The second input signal (
Figure kpo00003
), When the first power supply voltage V DD1 , the second power supply voltage V DD2 , the first ground voltage V SS1 , and the second ground voltage V SS2 are applied, the first power supply voltage V DD1 . The second power voltage V DD2 , the first ground voltage V SS1 , and the second ground voltage V SS2 pass through the first shift circuit 40 and the second shift circuit 50 according to a predetermined signal. N well voltages V NWELL and P well voltages V PWELL are output.

먼저 상기 스위칭 회로(30)의 제 1 입력 단에 하이레벨의 제 1 입력 신호(

Figure kpo00004
)를 인가하고, 제 2 입력 단에 로우레벨의 제 2 입력 신호(
Figure kpo00005
)를 인가한다. 그리고 4V의 제 1 전원 전압(VDD1)과 2V의 제 2 전원 전압(VDD2)을 인가하고, OV의 제 1 접지전압(VSS1)과 -2V의 제 2 접지 전압(VSS2)을 인가한다. 그로 인해 4V의 제 1 전원 전압(VDD1)이 제 1 쉬프트 회로(40)를 통과하여 4V의 N 웰 영역 전압(VNWELL)이 출력되고, -2V의 제 1 접지 전압(VSS1)이 제 2 쉬프트 회로(50)를 통과하여 -2V의 P 웰 영역 전압(VPWELL)이 출력된다.First, a first input signal of a high level at the first input terminal of the switching circuit 30 (
Figure kpo00004
) Is applied to the second input terminal, and the low level second input signal (
Figure kpo00005
) Is applied. Then, the first power supply voltage V DD1 of 4V and the second power supply voltage V DD2 of 2V are applied, and the first ground voltage V SS1 of OV and the second ground voltage V SS2 of -2V are applied. do. As a result, a 4 V first power supply voltage V DD1 passes through the first shift circuit 40 to output an N well region voltage V NWELL of 4 V, and a first ground voltage V SS1 of −2 V to 0. The P well region voltage V PWELL of −2 V is output through the two shift circuits 50.

상기 하이레벨의 제 1 입력 신호(

Figure kpo00006
)와 로우레벨의 제 2 입력 신호(
Figure kpo00007
)가 인가될 때는 상기 스위칭 회로(30)의 제 5 PMOS 트랜지스터 및 제 6 NMOS 트랜지스터들(MP5, MN6)이 제 1 접지 전압(VSS1) 및 제 2 전압(VDD2)의 제어에 의해 턴-온되고 그리고 제 5 PMOS 트랜지스터 및 제 7 NMOS 트랜지스터들(MP6, MN7)이 상기 신호들의 제어에 의해 턴-오프된다. 또한.상기 제 1 쉬프트 회로(40)의 제 7 PMOS 트랜지스터(MP7), 제 4 MMOS 트랜지스터(MN4) 및 제 9 PMOS 트랜시즈터(MP9)가 턴-온되고 그리고 제 8 PMOS 트랜지스터(MP8), 및 제 5 NMOS 트랜지스터(MN5)가 턴-오프되어 상기 제 1 전원 전압(VDD1) 즉, 4V의 전압이 N 웰 영역 전압(VNWELL)으로서 출력된다.The high level first input signal (
Figure kpo00006
) And the low level second input signal (
Figure kpo00007
Is applied, the fifth PMOS transistor and the sixth NMOS transistors MP5 and MN6 of the switching circuit 30 are turned on under the control of the first ground voltage V SS1 and the second voltage V DD2 . On and the fifth PMOS transistor and the seventh NMOS transistors MP6 and MN7 are turned off by the control of the signals. In addition, the seventh PMOS transistor MP7, the fourth MMOS transistor MN4, and the ninth PMOS transistor MP9 of the first shift circuit 40 are turned on and the eighth PMOS transistor MP8, And the fifth NMOS transistor MN5 is turned off to output the first power voltage V DD1 , that is, a voltage of 4V as the N well region voltage V NWELL .

그리고, 상기 제 2 쉬프트 회로(50)으; 제 8 NMOS 트랜지스터(MN8), 제 10 PMOS 트랜지스터(MP10) 및 제 10 NMOS 트랜지스터(MN10)가 턴-온되고 그리고 제 9 NMOS 트랜지스터(MN9) 및 제 11 PMOS 트랜지스터(MP11)가 턴-오프되어 상기 제 2 접지 전압(VSS2) 즉, -2V의 전압 P 웰 영역 전압(VPWELL)으로서 출력된다. 그러나, 4V의 N 웰 영역(VNWELL)과, -2V의 P 웰 영역 전압(VPWELL)으로 인해 즉, 상기 P 웰과 N 웰 사이에 큰 역바이어스 전압이 발생되고, 이로인해 접합 항복(junction breakdown)이 일어난다. 그러므로 상기 항복을 막기 위한 추가의 웰 공정을 해야 한다. 도. 2B에는 CMOS에 SPR 회로를 연결한 회로가 도시되어 있고 도 2C에는 상기 도 2B에 대한 단면도가 도시되어 있다. 이로써 역 바이어스를 위해 SPR 회로에 추가 웰 공정하는 것을 알 수 있다.And, the second shift circuit (50); The eighth NMOS transistor MN8, the tenth PMOS transistor MP10, and the tenth NMOS transistor MN10 are turned on, and the ninth NMOS transistor MN9 and the eleventh PMOS transistor MP11 are turned off to thereby It is output as the second ground voltage V SS2 , that is, the voltage P well region voltage V PWELL of −2V. However, due to 4V N well region V NWELL and -2V P well region voltage V PWELL , that is, a large reverse bias voltage is generated between the P well and the N well, thereby resulting in junction breakdown. breakdown). Therefore, additional well processing must be done to prevent the yield. Degree. 2B shows a circuit connecting an SPR circuit to a CMOS and FIG. 2C shows a cross-sectional view of FIG. 2B. This shows that additional well processing into the SPR circuit for reverse biasing.

계속해서 제 1 전원 전압(VDD1), 제 2 전원 전압(VDD2), 제 1 접지 전압(VSS1), 제 2 접지 전압(VSS2)은 상기와 동일하게 인가되고, 상기 스위칭 회로(30)의 제 1 입력 단에 로우레벨의 제 1 입력 신호(

Figure kpo00008
)를 인가하고 제 2 입력 단에 하이레벨의 제 2 입력 신호(
Figure kpo00009
)를 인가한다. 그러면 상기 스위칭 회로(30)의 제 5 및 제 6 PMOS 트랜지스터들(MP5, MP6) 그리고 제 6 및 제 7 PMOS 트랜지스터들(MN6, MN7)이 턴-온된다. 또한, 상기 제 1 쉬프트 회로(40)의 제 7 PMOS 트랜지스터(MP7) 및 상기 제 2 쉬프트 회로(50)의 제 8 NMOS 트랜지스터(MN8)가 턴-온된다.Subsequently, a first power supply voltage V DD1 , a second power supply voltage V DD2 , a first ground voltage V SS1 , and a second ground voltage V SS2 are applied in the same manner to the above, and the switching circuit 30 To the first input terminal of the low level first input signal (
Figure kpo00008
) Is applied to the second input terminal,
Figure kpo00009
) Is applied. Then, the fifth and sixth PMOS transistors MP5 and MP6 and the sixth and seventh PMOS transistors MN6 and MN7 of the switching circuit 30 are turned on. In addition, the seventh PMOS transistor MP7 of the first shift circuit 40 and the eighth NMOS transistor MN8 of the second shift circuit 50 are turned on.

그러나, 상기 MOS 트랜지스터들(MP7, NM8)의 채널 크기들이 MOS 트랜지스터들(MP5, MP6, NM6, NM7)의 채널 크기들보다 작은 이유로 인해 상기 제 7 MOS 트랜지스터(NM7)의 드레인에는 제 1 접지 전압(VSS1)이 인가되고 그리고 제 8 MOS 트랜지스터(NM8)의 드레인에는 제 2 전압 전원 전압(VDD2)이 인가된다. 이로인해, 상기 제 1 쉬프트 회로(40)의 제 4 MMOS 트랜지스터(MN4) 및 제 8 PMOS 트랜지스터(MP9)가 턴-오프되고 그리고 제 8 PMOS 트랜지스터(MP8) 및 제 5 NMOS 트랜지스터(MN5)가 턴-오프되어 상기 제 2 전원 전압(VDD2) 즉, 2V의 전압이 N 웰 영역 전압(VNWELL)으로서 출력된다.However, the first ground voltage is applied to the drain of the seventh MOS transistor NM7 because the channel sizes of the MOS transistors MP7 and NM8 are smaller than those of the MOS transistors MP5, MP6, NM6 and NM7. (V SS1 ) is applied and the second voltage power supply voltage V DD2 is applied to the drain of the eighth MOS transistor NM8. As a result, the fourth MMOS transistor MN4 and the eighth PMOS transistor MP9 of the first shift circuit 40 are turned off and the eighth PMOS transistor MP8 and the fifth NMOS transistor MN5 are turned off. -Off to output the second power supply voltage V DD2 , that is, the voltage of 2V as the N well region voltage V NWELL .

그리고, 상기 제 2 쉬프트 회로(50)의 제 8 NMOS 트랜지스터(MN8), 제 10 PMOS 트랜지스터(MP10) 및 제 10 NMOS 트랜지스터(MN10)가 턴-오프되고 그리고 제 9 NMOS 트랜지스터(MN9) 및 제 11 PMOS 트랜지스터(MP11)가 턴-온되어 상기 제 1 접지 전압(VSS1)즉, OV의 전압이 P 웰 영역 전압(VPWELL)으로서 출력된다.The eighth NMOS transistor MN8, the tenth PMOS transistor MP10, and the tenth NMOS transistor MN10 of the second shift circuit 50 are turned off and the ninth NMOS transistor MN9 and the eleventh The PMOS transistor MP11 is turned on to output the first ground voltage V SS1 , that is, the voltage of OV as the P well region voltage V PWELL .

그러나 상술한 바와 같은 전력 감소 회로는, 제 1 문턱 전압과 제 2 문턱 전압을 갖는 다중 문턱 전압 회로에서 상기 제 2 문턱 전압을 위한 추가의 공정이 필요하게 되는 문제점이 생기게 된다.However, the power reduction circuit as described above has a problem that an additional process for the second threshold voltage is required in a multiple threshold voltage circuit having a first threshold voltage and a second threshold voltage.

따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 제 1 문턱 전압과 상기 제 1 문턱 전압보다 높은 레벨의 제 2 문턱 전압을 갖는 회로에서 상기 제 2 문턱 전압을 갖는 MOS 트랜지스터의 웰 영역에 SPR 회로를 연결시킴으로써 상기 제 2 문턱 전압을 위해 수행해야 했던 추가의 레이어 공정을 하지 않고도 전력을 감소시킬 수 있는 전력 감소 회로를 제공하는데 있다.Accordingly, an object of the present invention is to solve the above-mentioned problems, and in the circuit having a first threshold voltage and a second threshold voltage at a level higher than the first threshold voltage, the MOS transistor having the second threshold voltage is By connecting the SPR circuit to the well region, a power reduction circuit capable of reducing power without the additional layer process that has to be performed for the second threshold voltage is provided.

도 1은 다중 문턱 전압 회로를 개략적으로 보여주는 회로도.1 is a circuit diagram schematically showing a multiple threshold voltage circuit.

도 2A는 대기 전력 감소 회로를 상세히 보여주는 회로도.2A is a circuit diagram showing in detail a standby power reduction circuit.

도 2B는 종래 실시예에 따른 대기 전력 감소 회로를 개략적으로 보여주는 회로도.2B is a circuit diagram schematically showing a standby power reduction circuit according to a conventional embodiment.

도 2C는 도 2B의 단면도.2C is a cross-sectional view of FIG. 2B.

도 3은 본 발명의 바람직한 실시예에 따른 전력 감소 회로.3 is a power reduction circuit according to a preferred embodiment of the present invention.

*도면의 주요부분에 대한 부호 설명* Explanation of symbols on main parts of the drawings

100 : 대기 전력 감소 회로 200 : 다중 문턱 전압 회로100: standby power reduction circuit 200: multiple threshold voltage circuit

(구성)(Configuration)

외부로부터 소정의 제 1 전원 전압, 제 2 전원 전압, 제 1 접지 전압, 그리고 제 2 접지 전압을 인가 받고, 슬립 모드를 알리는 신호에 응답해서 소정 N 웰 전압을 출력하는 대기 전력 감소 수단과; 전원 전압과 상기 대기 전력 감소 수단으로부터 출력되는 N 웰 전압을 인가 받고, 상기 신호에 응답해서 제 1 문턱 전압 및 상기 제 1 문턱 전압과 다른 레벨의 문턱 전압을 갖는 제 2 문턱 전압 중 어느 하나의 문턱 전압 레벨로 동작하는 수단을 포함하, 상기 대기 전력 감소 수단은 상기 제 1 및 제 2 전원 전압들과 싱기 제 1 및 제 2 접지 전압들을 받아들여서 이들 중 적어도 하나의 전압을 상기 수단으로 출력하는 쉬프트 회로 및 상기 신호에 응답해서 쉬프트 회로로부터 출력되는 상기 전압들의 출력 경로들을 선택하는 스위칭 회로를 포함한다.Standby power reduction means for receiving a predetermined first power supply voltage, a second power supply voltage, a first ground voltage, and a second ground voltage from the outside, and outputting a predetermined N well voltage in response to a signal indicating a sleep mode; A threshold of any one of a second threshold voltage having a threshold voltage different from the first threshold voltage and the first threshold voltage in response to the signal by receiving a power supply voltage and an N well voltage output from the standby power reduction means; Means for operating at a voltage level, wherein the standby power reduction means is adapted to receive the first and second supply voltages and the first and second ground voltages and to output at least one of them to the means; A circuit and a switching circuit for selecting output paths of the voltages output from the shift circuit in response to the signal.

이 회로의 바람직한 실시예에 있어서, 상기 대기 전력 감소 수단은 2V 내지 4V의 N 웰 영역 전압을 출력하는 것을 특징으로 한다.In a preferred embodiment of this circuit, the standby power reducing means outputs an N well region voltage of 2V to 4V.

이 회로의 바람직한 실시예에 있어서, 소오스가 제 1 노드에 연결된 제 4 PMOS 트랜지스터와 상기 제 4 PMOS 트랜지스터의 드레인에 연결되고 게이트가 상기 제 4 PMOS 트랜지스터의 게이트에 연결되고 소오스가 접지된 제 3 NMOS 트랜지스터를 포함하는 CMOS 인버터와, 소오스에 전원 전압이 인가되고, 게이트에 소정 신호가 인가되고 드레인이 제 1 노드에 연결되고 웰영역에 상기 대기 전력 감소 수단의 N 웰 영역의 전압이 인가되는 제 1 PMOS 트랜지스터를 구비한 스위칭 수단을 포함하는 전력 감소 회로In a preferred embodiment of this circuit, a third NMOS having a source connected to a drain of the fourth PMOS transistor and a fourth PMOS transistor connected to a first node and a gate connected to a gate of the fourth PMOS transistor and a source grounded A CMOS inverter comprising a transistor, a first voltage source is applied to a source, a predetermined signal is applied to a gate, a drain is connected to a first node, and a voltage of an N well region of the standby power reduction means is applied to a well region. Power reduction circuit comprising switching means with a PMOS transistor

(작용)(Action)

제 1 문턱 전압과 상기 제 1 문턱 전압보다 높은 레벨의 제 2 문턱 전압을 갖고 동작하는 회로에서 상기 제 2 문턱 전압을 위해 수행해야 했던 추가의 레이어 공정을 하는 대신 상기 다중 문턱 전압 회로에 대기 전력 감소 회로를 연결함으로써 제 2 문턱 전압을 위한 레이어 공정을 줄일 수 있다.In a circuit operating with a first threshold voltage and a second threshold voltage at a level higher than the first threshold voltage, standby power is reduced in the multi-threshold voltage circuit instead of performing an additional layer process that had to be performed for the second threshold voltage. By connecting the circuits, the layer process for the second threshold voltage can be reduced.

(실시예)(Example)

이하 본 발명의 바람직한 실시예에 따른 참조 도면 도 3에 의거하여 상세히 설명한다.Hereinafter, reference will be made in detail with reference to FIG. 3 according to a preferred embodiment of the present invention.

도 3에는 본 발명의 전력 감소 회로가 상세하게 도시되어 있다.3 shows the power reduction circuit of the present invention in detail.

도 3을 참고하면, 전력 감소 회로는 외부로부터 소정 신호(

Figure kpo00012
)가 동시에 인가되는 대기 전력 감소 회로(100)와, 다중 문턱 전압 회로(200)를 포함한다. 상기 대기 전력 감소 회로(100)는 외부로부터 소정 신호(
Figure kpo00013
)를 인가 받고, 제 1 전원 전압(VDD1), 제 2 전원 전압(VDD2), 제 1 접지 전압(VSS1), 제 2 접지 전압(VSS2)을 인가 받아 2V내지 4V의 N 웰 영역의 전압(VNWELL)을 출력한다. 상기 대기 전력 감소 회로(100)는 도 2에 도시된 회로와 동일한 구성을 갖고 있다.Referring to FIG. 3, the power reduction circuit has a predetermined signal (externally)
Figure kpo00012
) Is a standby power reduction circuit 100 and a multiple threshold voltage circuit 200 is applied simultaneously. The standby power reduction circuit 100 receives a predetermined signal (externally)
Figure kpo00013
N well region of 2V to 4V with the first power supply voltage V DD1 , the second power supply voltage V DD2 , the first ground voltage V SS1 , and the second ground voltage V SS2 . Outputs the voltage V NWELL . The standby power reduction circuit 100 has the same configuration as the circuit shown in FIG.

상기 다중 문턱 전압 회로(200)는 CMOS 인버터(10)와 외부로부터 인가되는 소정 신호(

Figure kpo00014
)에 응답하여 온오프되는 스위칭 회로(20)로 구성되어 있다.The multi-threshold voltage circuit 200 may be a predetermined signal applied from the CMOS inverter 10 and externally.
Figure kpo00014
It is composed of a switching circuit 20 that is turned on and off in response to.

상기 CMOS 인버터(10)는 제 1 문턱 전압을 갖고, 제 3 PMOS 트랜지스터(MP3)와 제 4 NMOS 트랜지스터(MN4)를 포함한다. 상기 스위칭 회로(20)는 게이트에 외부로부터 소정 신호(

Figure kpo00015
)가 인가되고 소오스에 전원 전압(VDD)이 인가되고 웰 영역에 상기 대기 전력 감소 회로(100)의 N 웰 전압(VNWELL)이 인가되는 제 1 PMOS 트랜지스터(MP1)이다. 상기 스위칭 회로(20)는 CMOS 인버터(10)가 갖는 제 1 문턱 전압보다 높은 레벨의 제 2 문턱 전압을 갖는다.The CMOS inverter 10 has a first threshold voltage and includes a third PMOS transistor MP3 and a fourth NMOS transistor MN4. The switching circuit 20 has a predetermined signal (externally connected to a gate)
Figure kpo00015
) Is the first PMOS transistor MP1 to which the source voltage V DD is applied to the source and the N well voltage V NWELL of the standby power reduction circuit 100 is applied to the well region. The switching circuit 20 has a second threshold voltage higher than the first threshold voltage of the CMOS inverter 10.

상기 제 1 문턱 전압을 갖는 CMOS 인버터(10)에 포함되는 제 4 PMOS 트랜지스터(MP4)와 제 3 NMOS 트랜지스터(MN3)의 웰 영역이 상기 대기 전력 감소 회로(100)와 연결되어 있지 않기 때문에 N 웰과 P 웰 사이에 접합 항복이 없고, 그로 인해 상기 웰 사이에 일어나는 항복을 막기 위한 추가의 웰 공정이 필요 없게 된다. 상기 제 1 문턱 전압보다 높은 레벨의 제 2 문턱 전압을 갖는 제 1 PMOS 트랜지스터(MP1)의 웰 영역에만 상기 대기 전력 감소 회로(100)의 N 웰 전압(VNWELL)이 인가되므로 상기 대기 전력 감소 회로(100)의 N 웰과 P 웰 사이에 항복이 일어날 염려는 없다.N well because the well regions of the fourth PMOS transistor MP4 and the third NMOS transistor MN3 included in the CMOS inverter 10 having the first threshold voltage are not connected to the standby power reduction circuit 100. There is no junction breakdown between the and P wells, thereby eliminating the need for an additional well process to prevent the breakdown that occurs between the wells. Since the N well voltage V NWELL of the standby power reduction circuit 100 is applied only to the well region of the first PMOS transistor MP1 having a second threshold voltage higher than the first threshold voltage, the standby power reduction circuit There is no fear of a breakdown between the N well and the P well of (100).

만일, 로우레벨의 신호(

Figure kpo00016
)가 다중 문턱 전압 회로(200)에 인가되면 상기 제 1 PMOS 트랜지스터(PM1)는 턴-온 되어 제 2 문턱 전압을 갖게 된다. 상기 제 2 문턱 전압으로 인해 동작하는데 지연 시간은 늘어난다. 반면에 상기 제 1 PMOS 트랜지스터(MP1)의 웰 영역에 대기 전력 감소 회로(100)가 연결됨으로써, 상기 다중 문턱 전압 회로(200)와 동시에 로우레벨의 신호를 인가 받은 대기 전력 감소 회로(100)는 제 2 문턱 전압보다 낮은 문턱 전압을 갖게 되어 상기 제 2 문턱 전압으로 인한 지연 시간을 줄일 수 있다. 그리고 하이레벨의 신호
Figure kpo00017
가 제 1 PMOS 트랜지스터(MP1)에 인가되면 상기 제 1 PMOS 트랜지스터(MP1)는 턴-오프되지만 상기 대기 전력 감소 회로(100)로 인해 여전히 제 1 문턱 전압보다 높은 레벨의 문턱 전압을 갖게 되어 전원 전압에서 접지로 흐르는 누설 전류의 양을 줄일 수 있다.If the low level signal (
Figure kpo00016
) Is applied to the multi-threshold voltage circuit 200, the first PMOS transistor PM1 is turned on to have a second threshold voltage. The delay time is increased while operating due to the second threshold voltage. On the other hand, since the standby power reduction circuit 100 is connected to the well region of the first PMOS transistor MP1, the standby power reduction circuit 100 receiving a low level signal simultaneously with the multi-threshold voltage circuit 200 is Since the threshold voltage is lower than the second threshold voltage, a delay time caused by the second threshold voltage may be reduced. And high level signals
Figure kpo00017
Is applied to the first PMOS transistor MP1, the first PMOS transistor MP1 is turned off, but due to the standby power reduction circuit 100 still has a threshold voltage of a level higher than the first threshold voltage, the power supply voltage The amount of leakage current flowing from ground to ground can be reduced.

상기한 바와 같이, 상기 전력 감소 회로는 제 1 문턱 전압과 상기 제 1 문턱 전압보다 높은 레벨의 제 2 문턱 전압을 갖고 동작하는 다중 문턱 전압 수단에서 상기 제 2 문턱 전압을 위해 수행해야 했던 추가의 레이어 공정을 하는 대신 상기 수단에 대기 전력 감소 수단이 연결됨으로써 상기 레이어 공정을 줄일 수 있는 효과가 있다.As noted above, the power reduction circuit has an additional layer that had to be performed for the second threshold voltage in multiple threshold voltage means operating with a first threshold voltage and a second threshold voltage at a level higher than the first threshold voltage. Instead of performing the process, a standby power reduction means is connected to the means, thereby reducing the layer process.

Claims (3)

외부로부터 소정의 제 1 전원 전압(VDD1), 제 2 전원 전압(VDD2), 제 1 접지 전압(VSS1), 그리고 제 2 접지 전압(VSS2)을 인가 받고, 슬립 모드를 알리는 신호(SL) 에 응답해서 소정 N 웰전압(VNWELL)을 출력하는 대기 전력 감소 수단(100)과; 전원 전압(VDD)과 상기 대기 전력 감소 수단(100)으로부터 출력되는 N 웰 전압(VNWELL)을 인가 받고, 상기 시놓(SL)에 응답해서 제 문턱 전압 및 상기 제 1 문턱 전압과 다른 레벨의 문턱 전압을 갖는 제 2 문턱 전압 중 어느 하나의 문턱 전압 레벨로 동작하는 수단(200)을 포함하고, 상기 대기 전력 감소 수단(100)은, 상기 제 1 및 제 2 전원 전압들(VDD1, VDD2)과 상기 제 1 및 제 2 접지 전앙ㅂ들(VSS1, VSS2)을 받아들여서 이들 중 적어도 하나의 전압을 상기 수단(200)으로 출력하는 쉬프트 회로(40, 500 및, 상기 신호(SL)에 응답해서 상기 쉬프트 회로(40, 50)로부터 출력되는 상기 전압들(VDD1, VDD2, VSS1, VSS2)의 출력 경로들을 선택하는 스위칭 회로(30)를 포함하는 전력 감소 회로.A signal indicating a sleep mode by receiving a predetermined first power supply voltage V DD1 , a second power supply voltage V DD2 , a first ground voltage V SS1 , and a second ground voltage V SS2 from the outside ( Standby power reduction means (100) for outputting a predetermined N well voltage (V NWELL ) in response to SL); In response to the power supply voltage V DD and the N well voltage V NWELL output from the standby power reduction means 100, a level different from the first threshold voltage and the first threshold voltage in response to the shira SL is applied. Means 200 for operating at a threshold voltage level of any of the second threshold voltages having a threshold voltage, wherein the standby power reduction means 100 comprises: the first and second power supply voltages V DD1 , V DD2 ) and the shift circuits 40, 500 and the signal SL for receiving the first and second ground pulses V SS1 and V SS2 and outputting at least one of them to the means 200. A switching circuit (30) for selecting the output paths of the voltages (V DD1 , V DD2 , V SS1 , V SS2 ) output from the shift circuit (40, 50) in response to. 제 1 항에 있어서, 상기 대기 전력 감소 수단(100)은, 2V 내지 4V의 N 웰 영역 전압(VNWELL)을 출력하는 전력 감소 회로.The power reduction circuit according to claim 1, wherein the standby power reduction means (100) outputs an N well region voltage (V NWELL ) of 2V to 4V. 제 1 항에 있어서, 상기 다중 문턱 전압 수단(200)은, 소오스가 제 1 노드에 연결된 제 4 PMOS 트랜지스터(MP4)와 드레인이 상기 제 4 PMOS 트랜지스터(MP4)의 드레인에 연결되고 게이트가 상기 제 4 PMOS 트랜지스터(MP4)의 게이트에 연결되고 소오스가 접지 된 제 3 NMOS 트랜지스터(MN3)를 포함하는 CMOS 인버터(10)와; 소오스에 전원 전압(VDD)이 인가되고, 게이트에 소정 신호(
Figure kpo00021
)가 인가되고 드레인이 제 1 노드에 연결되고 웰영역에 상기 대기 전력 감소 수단(100)의 N 웰 영역 전압(VNWELL)이 인가되는 제 1 PMOS 트랜지스터(MP1)를 구비한 스위칭 수단(20)을 포함하는 전력 감소 회로.2. The multithreshold voltage means (200) according to claim 1, wherein the multithreshold voltage means (200) comprises: a fourth PMOS transistor (MP4) whose source is connected to the first node and a drain thereof is connected to the drain of the fourth PMOS transistor (MP4) A CMOS inverter (10) comprising a third NMOS transistor (MN3) connected to the gate of the 4 PMOS transistor (MP4) and whose source is grounded; A power supply voltage V DD is applied to the source and a predetermined signal is applied to the gate.
Figure kpo00021
Switching means (20) having a first PMOS transistor (MP1) to which is applied, a drain is connected to a first node, and an N well region voltage (V NWELL ) of the standby power reduction means (100) is applied to a well region. Power reduction circuit comprising a.
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