JP2554339B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereofInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高耐圧素子と低耐圧素子とが単一の半導
体基板上に形成された半導体装置における素子パターン
の微細化技術に関する。Description: TECHNICAL FIELD The present invention relates to a technique for miniaturizing an element pattern in a semiconductor device in which a high breakdown voltage element and a low breakdown voltage element are formed on a single semiconductor substrate.
近年、論理演算などに用いられる半導体回路と、外部
機器を駆動するために用いられる高圧半導体回路とを含
むことによって外部機器の制御／駆動ユニットとして機
能する半導体装置が開発されている。このような半導体
装置では、論理演算などのための低耐圧素子と、外部機
器の駆動のための高耐圧素子とを単一の半導体基板上に
形成しなければならない。In recent years, a semiconductor device has been developed that functions as a control / drive unit for an external device by including a semiconductor circuit used for logical operation and the like and a high voltage semiconductor circuit used for driving the external device. In such a semiconductor device, a low breakdown voltage element for logical operation and a high breakdown voltage element for driving an external device must be formed on a single semiconductor substrate.
第３図は、このような半導体装置の従来例を説明する
ための断面図である。第３図において、半導体基板１の
一主面上には、高耐圧素子領域２と低耐圧素子領域３と
が形成されている。これらの高耐圧素子領域２と低耐圧
素子領域３との上面には、リンガラスなどからなるパッ
シベーション膜４がデポジットされている。パッシベー
ション膜４にはコンタクトホール5,6が形成され、この
コンタクトホール5,6を通して、パッシベーション膜４
の上の金属配線（図示せず）が、高耐圧素子領域２およ
び低耐圧素子領域３に、電気的に接続される。FIG. 3 is a sectional view for explaining a conventional example of such a semiconductor device. In FIG. 3, a high breakdown voltage element region 2 and a low breakdown voltage element region 3 are formed on one main surface of a semiconductor substrate 1. A passivation film 4 made of phosphor glass or the like is deposited on the upper surfaces of the high breakdown voltage element region 2 and the low breakdown voltage element region 3. Contact holes 5 and 6 are formed in the passivation film 4, and the passivation film 4 is formed through the contact holes 5 and 6.
A metal wiring (not shown) on the above is electrically connected to the high breakdown voltage element region 2 and the low breakdown voltage element region 3.
ところで、高耐圧素子領域２には、たとえば数百ボル
トの高電圧が印加されるため、このような半導体装置で
は絶縁性の確保が重要になる。このため、パッシベーシ
ョン膜４の厚さｄは、たとえば１〜数μｍとされてい
る。すると、コンタクトホール5,6も深く形成しなけれ
ばならないことに起因して、素子形成における微細化に
問題が生ずる。By the way, since a high voltage of, for example, several hundreds of volts is applied to the high breakdown voltage element region 2, it is important to ensure the insulation in such a semiconductor device. Therefore, the thickness d of the passivation film 4 is set to, for example, 1 to several μm. Then, the contact holes 5 and 6 must be deeply formed, which causes a problem in miniaturization in device formation.
低耐圧素子領域３へのコンタクトホール６を例にとっ
てこの問題をより詳しく説明すると次のようになる。周
知のように、コンタクトホール６の形成には、通常、選
択的エッチング法が使用される。そこではまず、第４図
に示すように、パッシベーション膜４の形成後、このパ
ッシベーション膜４の上にレジストパターン７が形成さ
れる。そして、レジストパターン７の上から所定のエッ
チャントが付与され、それによってパッシベーション膜
４が選択的にエッチングされる。このとき、エッチング
によって形成されるべきコンタクトホール６の深さが深
いと、エッチング時間も長くなる。すると、サイドエッ
チも大きくなって、コンタクトホール６の径（特に開口
部の径）が増大してしまう。その結果、素子パターンを
細かくしておくと、隣接する複数のコンタクトホール間
のクリアランスが減少し、コンタクトホール間の有効な
分離が妨げられるのである。This problem will be described in more detail by taking the contact hole 6 to the low breakdown voltage element region 3 as an example. As is well known, a selective etching method is usually used to form the contact hole 6. First, as shown in FIG. 4, after forming the passivation film 4, a resist pattern 7 is formed on the passivation film 4. Then, a predetermined etchant is applied from above the resist pattern 7, whereby the passivation film 4 is selectively etched. At this time, if the depth of the contact hole 6 to be formed by etching is large, the etching time also becomes long. Then, the side etch also becomes large, and the diameter of the contact hole 6 (particularly the diameter of the opening) increases. As a result, if the element pattern is made fine, the clearance between a plurality of adjacent contact holes is reduced and the effective separation between the contact holes is hindered.
このため、このような半導体装置では、コンタクトホ
ール5,6の配置間隔や径を大きくしなければならないこ
とになる。このうち、高耐圧素子領域２へのコンタクト
ホール５の配置間隔や径の増大は、高耐圧素子領域２自
身における高耐圧確保の目的でパッシベーション膜４を
厚くしているのであるから必然的なものである。ところ
が、低耐圧素子領域３は例えば５ボルトの電源電圧で動
作する領域であるから、本来は厚いパッシベーション膜
を必要としておらず、上記のような事情がなければ、か
なり小さなサイズとすることも可能である。Therefore, in such a semiconductor device, the arrangement interval and the diameter of the contact holes 5 and 6 must be increased. Of these, an increase in the arrangement interval and diameter of the contact holes 5 in the high breakdown voltage element region 2 is inevitable because the passivation film 4 is thickened in order to secure a high breakdown voltage in the high breakdown voltage element region 2 itself. Is. However, since the low breakdown voltage element region 3 is a region that operates at a power supply voltage of 5 V, for example, originally, a thick passivation film is not required, and if the above circumstances do not occur, it is possible to make it a considerably small size. Is.
このため、低耐圧素子領域３は、それ自身の微細化は
可能であるにもかかわらず、コンタクトホール６の配置
間隔を小さくとれないために、実際上は微細化を行なう
ことが困難であるという問題があった。For this reason, although the low breakdown voltage element region 3 can be miniaturized by itself, it is difficult in practice to miniaturize it because the arrangement interval of the contact holes 6 cannot be made small. There was a problem.
また、コンタクトホール5,6の形成にあたって、上記
のようなウエットエッチング法ではなく、ドライエッチ
ング法を利用することもある。この場合にはサイドエッ
チはあまり問題とならないが、コンタクトホール６の径
を小さくすると、このコンタクトホール６が深いため
に、金属配線材料を有効にコンタクトホール６の中に入
れることができない。このため、ドライエッチング法を
用いた場合にも、やはり素子形成における微細化が妨げ
られることになる。Further, in forming the contact holes 5 and 6, a dry etching method may be used instead of the above wet etching method. In this case, side etching is not a serious problem, but if the diameter of the contact hole 6 is reduced, the metal wiring material cannot be effectively inserted into the contact hole 6 because the contact hole 6 is deep. Therefore, even when the dry etching method is used, miniaturization in element formation is still hindered.
この発明は従来技術における上述の問題の克服を意図
しており、高耐圧素子の絶縁性を確保しつつ、低耐圧素
子の素子パターンの微細化が可能な半導体装置とその製
造方法を提供することを目的とする。The present invention is intended to overcome the above-mentioned problems in the prior art, and provides a semiconductor device capable of miniaturizing the element pattern of a low breakdown voltage element while ensuring the insulation of the high breakdown voltage element, and a manufacturing method thereof. With the goal.
上述の目的を達成するため、この発明では、高耐圧素
子領域と低耐圧素子領域とが一主面上に形成された半導
体基板と、前記高耐圧素子領域と前記低耐圧素子領域と
の上面を覆いかつ前記高耐圧素子領域の上では厚く前記
低耐圧素子領域では薄いパッシベーション膜と、前記パ
ッシベーション膜の上に設けられかつ前記パッシベーシ
ョン膜に形成されたコンタクトホールを通じて前記高耐
圧素子領域と前記低耐圧素子領域とに電気的に接続した
配線層とを備えている。In order to achieve the above object, the present invention provides a semiconductor substrate having a high breakdown voltage element region and a low breakdown voltage element region formed on one main surface, and an upper surface of the high breakdown voltage element region and the low breakdown voltage element region. The high breakdown voltage element region and the low breakdown voltage are covered through a passivation film which is thick on the high breakdown voltage element region and is thin on the low breakdown voltage element region, and a contact hole formed on the passivation film and formed in the passivation film. And a wiring layer electrically connected to the element region.
そして、前記パッシベーション膜は、前記半導体基板
の上に実質的に均一な厚さで形成された第１のパッシベ
ーション膜と、所定のエッチング法に対して前記第１の
パッシベーション膜のエッチングレートよりも大きなエ
ッチングレートを有し前記第１のパッシベーション膜の
上面のうち前記高耐圧素子領域の上の部分のみに実質的
に均一な厚さで形成された第２のパッシベーション膜と
を含む。The passivation film has a first passivation film formed on the semiconductor substrate with a substantially uniform thickness, and has a larger etching rate than the first passivation film with respect to a predetermined etching method. A second passivation film having an etching rate and formed with a substantially uniform thickness only on a portion of the upper surface of the first passivation film above the high breakdown voltage element region.
また、この出願の別の発明では、高耐圧素子と低耐圧
素子とが単一の半導体基板上に形成された半導体装置を
製造する方法として、（ａ）半導体基板を準備するステ
ップと、（ｂ）前記半導体基板の一主面上に高耐圧素子
領域と低耐圧素子領域とを形成するステップと、（ｃ）
前記高耐圧素子領域と前記低耐圧素子領域との上面を覆
い、かつ前記高耐圧素子領域の上では厚く、前記低耐圧
素子領域の上では薄い不均一厚さのパッシベーション膜
を形成するステップと、（ｄ）前記不均一厚さのパッシ
ベーション膜にコンタクトホールを形成するステップ
と、（ｅ）前記不均一厚さのパッシベーション膜の上
に、前記コンタクトホールを通して前記高耐圧素子領域
と前記低耐圧素子領域とに電気的に接続する配線層を形
成するステップとを備える。In another invention of this application, as a method for manufacturing a semiconductor device in which a high breakdown voltage element and a low breakdown voltage element are formed on a single semiconductor substrate, (a) a step of preparing a semiconductor substrate, and (b) ) Forming a high breakdown voltage element region and a low breakdown voltage element region on one main surface of the semiconductor substrate, (c)
Forming a passivation film that covers the upper surfaces of the high breakdown voltage element region and the low breakdown voltage element region, and that is thick on the high breakdown voltage element region and thin on the low breakdown voltage element region; (D) forming a contact hole in the non-uniform thickness passivation film, and (e) forming the high breakdown voltage element region and the low breakdown voltage element region through the contact hole on the non-uniform thickness passivation film. And forming a wiring layer electrically connected to.
そして、前記（ｃ）のステップは、（ｃ−１）前記高
耐圧素子領域と前記低耐圧素子領域との上に実質的に均
一な厚さのパッシベーション材料層を形成するプロセス
と、（ｃ−２）前記パッシベーション材料層を選択的に
エッチングして、前記パッシベーション材料層のうち前
記低耐圧素子領域の上に存在する部分の厚さを減少さ
せ、それによって前記不均一厚さのパッシベーション膜
を形成するプロセスとを有している。The step (c) includes: (c-1) a process of forming a passivation material layer having a substantially uniform thickness on the high breakdown voltage element region and the low breakdown voltage element region; 2) Selectively etching the passivation material layer to reduce a thickness of a portion of the passivation material layer existing above the low breakdown voltage element region, thereby forming a passivation film having the nonuniform thickness. And the process of doing.
ここで、前記（ｃ−１）のプロセスは、（ｃ−11）前
記高耐圧素子領域と前記低耐圧素子領域との上面に、均
一な厚さの第１のパッシベーション膜を形成するプロセ
スと、（ｃ−12）前記第１のパッシベーション膜の上
に、所定のエッチング法に対して前記第１のパッシベー
ション膜のエッチングレートよりも大きなエッチングレ
ートを有する均一な厚さの第２のパッシベーション膜を
形成するプロセスとを含んでいる。Here, the process (c-1) is (c-11) a process of forming a first passivation film having a uniform thickness on the upper surfaces of the high breakdown voltage element region and the low breakdown voltage element region, (C-12) Forming a second passivation film of uniform thickness on the first passivation film, the second passivation film having an etching rate higher than that of the first passivation film for a predetermined etching method. And the process of doing.
また、前記（ｃ−２）のプロセスは、（ｃ−21）前記
第２のパッシベーション膜のうち、前記低耐圧素子領域
の上に存在する部分をエッチングによって取除くプロセ
スを含み、前記不均一厚さのパッシベーション膜が、前
記第２のパッシベーション膜のうち前記エッチングによ
って取除かれなかった部分と、前記第１のパッシベーシ
ョン膜とによって形成される。The process (c-2) includes (c-21) a process of removing a portion of the second passivation film existing on the low breakdown voltage element region by etching, and And a part of the second passivation film that has not been removed by the etching and the first passivation film.
この発明では、パッシベーション膜のうち、高耐圧素
子領域の上に存在する部分の厚さは厚いため、高耐圧素
子の絶縁性が確保される。また、低耐圧素子領域の上に
存在する部分は薄いために、低耐圧素子領域へのコンタ
クトホールの長さも短い。このため、低耐圧素子パター
ンの微細化が可能となる。In the present invention, since the thickness of the portion of the passivation film existing above the high breakdown voltage element region is large, the insulating property of the high breakdown voltage element is ensured. Further, since the portion existing on the low breakdown voltage element region is thin, the length of the contact hole to the low breakdown voltage element region is also short. Therefore, the low breakdown voltage element pattern can be miniaturized.
また、この発明の製造方法に従えば、パッシベーショ
ン膜の形成プロセスに改良を加えるだけで上記の特性を
持った半導体装置を得ることができる。Further, according to the manufacturing method of the present invention, it is possible to obtain the semiconductor device having the above-mentioned characteristics only by improving the formation process of the passivation film.
第1A図から第1J図は、この発明の一実施例である半導
体装置の製造工程を示す断面図である。以下、これらの
図を参照して製造工程の説明を行ない、その後に、それ
によって得られる半導体装置の特徴について述べる。1A to 1J are cross-sectional views showing a manufacturing process of a semiconductor device according to an embodiment of the present invention. Hereinafter, the manufacturing process will be described with reference to these drawings, and then the characteristics of the semiconductor device obtained thereby will be described.
まず、所定の大きさを持ったＰ型のシリコン基板10
（第1A図）が準備される。次に、このシリコン基板10の
一主面上にエピタキシャル層の成長が行なわれ、その中
に、第1B図に示す高耐圧素子領域11と低耐圧素子領域12
とが形成される。高耐圧素子領域11は、埋込み層14がそ
の底部に設けられたＮ型のウエル13中に形成されてい
る。高耐圧素子領域11に形成される高耐圧素子はNPN型
バイポーララテラルトランジスタである。このNPN型バ
イポーララテラルトランジスタは、ウエル13中に形成さ
れたＰ型のベース領域15を有している。ベース領域15の
中には、N+型のエミッタ領域16が形成されている。ま
た、ウエル13の中にはN+型のコレクタ領域17も形成され
ている。このようなトランジスタの製造および製造プロ
セスは周知である。First, a P-type silicon substrate 10 having a predetermined size
(Fig. 1A) is prepared. Next, an epitaxial layer is grown on one main surface of the silicon substrate 10, in which a high breakdown voltage element region 11 and a low breakdown voltage element region 12 shown in FIG. 1B are grown.
And are formed. The high breakdown voltage element region 11 is formed in an N-type well 13 provided with a buried layer 14 at the bottom thereof. The high breakdown voltage element formed in the high breakdown voltage element region 11 is an NPN bipolar lateral transistor. This NPN-type bipolar lateral transistor has a P-type base region 15 formed in a well 13. An N + type emitter region 16 is formed in the base region 15. An N + type collector region 17 is also formed in the well 13. The manufacture and manufacturing processes of such transistors are well known.
一方、低耐圧素子領域12は、埋込み層18がその底部に
設けられたＮ型のウエル19の中に形成されている。高耐
圧素子領域11と同様にこの低耐圧素子領域12は、N+型の
エミッタ領域21およびコレクタ領域22と、Ｐ型のベース
領域20を有している。つまり、低耐圧素子領域12内に形
成される低耐圧素子領域もまた、NPN型バイポーララテ
ラルトランジスタである。このトランジスタ自身の製造
方法もまた周知である。On the other hand, the low breakdown voltage element region 12 is formed in an N-type well 19 provided with a buried layer 18 at the bottom thereof. Like the high breakdown voltage element region 11, this low breakdown voltage element region 12 has an N + type emitter region 21 and a collector region 22, and a P type base region 20. That is, the low breakdown voltage element region formed in the low breakdown voltage element region 12 is also an NPN bipolar lateral transistor. The manufacturing method of the transistor itself is also well known.
高耐圧素子領域11は、高電圧（たとえば数百ボルト）
に耐え得るように、低耐圧素子領域12のサイズと比較し
て大きなサイズとされている。低耐圧素子領域12は、た
とえば５ボルト程度で駆動されるため、そのサイズは比
較的小さい。なお、この発明にとっては、高耐圧素子領
域11と低耐圧素子領域12とのそれぞれに形成される素子
の種類は任意である。このため、PNP型バイポーラトラ
ンジスタやバーティカルトランジスタ、それにFETなど
が素子として利用されていてもよい。The high breakdown voltage element region 11 has a high voltage (for example, several hundreds of volts).
In order to withstand the above, the size is made larger than the size of the low breakdown voltage element region 12. Since the low breakdown voltage element region 12 is driven by, for example, about 5 volts, its size is relatively small. For the present invention, the types of elements formed in each of the high breakdown voltage element region 11 and the low breakdown voltage element region 12 are arbitrary. Therefore, a PNP bipolar transistor, a vertical transistor, a FET, or the like may be used as an element.
次に、第1C図に示すように、シリコン基板10の上面の
全面を覆うシリコン酸化膜25が、熱酸化法によって形成
される。このシリコン酸化膜25は、その上に形成される
べきパッシベーション膜の、シリコン基板10に対する付
着性を向上するために与えられる。シリコン酸化膜25の
厚さD1は、たとえば500Åである。Next, as shown in FIG. 1C, a silicon oxide film 25 covering the entire upper surface of the silicon substrate 10 is formed by a thermal oxidation method. The silicon oxide film 25 is provided to improve the adhesion of the passivation film to be formed thereon to the silicon substrate 10. The thickness D 1 of the silicon oxide film 25 is, for example, 500Å.
第1D図に示すように、シリコン酸化膜25の上面には、
実質的に均一な厚さD2を有する第１のパッシベーション
膜26が、減圧化学的気相成長法（LPCVD法）によってデ
ポジットされる。この実施例では、第１のパッシベーシ
ョン膜26は、リンがドープされたシリコン酸化膜、すな
わちリンガラス（PSG）である。厚さD2は、たとえば500
Åである。As shown in FIG. 1D, on the upper surface of the silicon oxide film 25,
A first passivation film 26 having a substantially uniform thickness D 2 is deposited by low pressure chemical vapor deposition (LPCVD). In this embodiment, the first passivation film 26 is a phosphorus-doped silicon oxide film, that is, phosphorus glass (PSG). The thickness D 2 is, for example, 500
It is Å.
第１のパッシベーション膜26のデポジットが行なわれ
た後、この第１のパッシベーション膜26のシンターが行
なわれる。このプロセスは、第1D図の状態のシリコン基
板10を炉の中に導入し、約900℃で約20分の熱処理を行
なうことによって達成される。望ましくは、ウエット雰
囲気中での約900℃,15分の熱処理と、その後のドライ雰
囲気（たとえばN2ガス）中での約900℃,5分の熱処理と
を組合わせて、上記20分のシンターが行なわれる。After depositing the first passivation film 26, sintering of the first passivation film 26 is performed. This process is achieved by introducing the silicon substrate 10 in the state shown in FIG. 1D into a furnace and performing heat treatment at about 900 ° C. for about 20 minutes. Desirably, the heat treatment in a wet atmosphere at about 900 ° C for 15 minutes and the subsequent heat treatment in a dry atmosphere (for example, N 2 gas) at about 900 ° C for 5 minutes are combined, and the sintering for 20 minutes described above is performed. Is performed.
周知のように、シンターを行なうことによって、LPCV
D法で形成されたリンガラスは、エッチング耐性が向上
する。上記の例では、シンターによって、第１のパッシ
ベーション膜26のエッチングレートがシンター前のエッ
チングレートの４分の１以下に減少する。As is well known, by performing sintering, LPCV
The phosphorus glass formed by the D method has improved etching resistance. In the above example, the sintering reduces the etching rate of the first passivation film 26 to one fourth or less of the etching rate before sintering.
次に、第1E図に示すように、第１のパッシベーション
膜26の上面の全面に、実質的に均一な厚さD3を持った第
２のパッシベーション膜27が、LPCVD法によってデポジ
ットされる。第１のパッシベーション膜26と同様に、こ
の第２のパッシベーション膜27もまた、リンがドープさ
れたシリコン酸化膜すなわちリンガラスである。厚さD3
は、たとえば15000Åである。Next, as shown in FIG. 1E, a second passivation film 27 having a substantially uniform thickness D 3 is deposited on the entire upper surface of the first passivation film 26 by LPCVD. Like the first passivation film 26, the second passivation film 27 is also a phosphorus-doped silicon oxide film, that is, phosphorus glass. Thickness D 3
Is, for example, 15000Å.
この第２のパッシベーション膜27に対しては、この時
点においてシンターは行なわない。このため、第２のパ
ッシベーション膜27のエッチング耐性は比較的小さい。
たとえば、第２のパッシベーション膜27のエッチングレ
ートは、第１のパッシベーション膜26のエッチングレー
トの４倍以上である。Sintering is not performed on the second passivation film 27 at this point. Therefore, the etching resistance of the second passivation film 27 is relatively small.
For example, the etching rate of the second passivation film 27 is four times or more the etching rate of the first passivation film 26.
ここまでのプロセスによって、高耐圧素子領域11と低
耐圧素子領域12との上面には、実質的に均一な厚さ（D2
＋D3）を持ったパッシベーション材料層50が形成される
ことになる。By the processes up to this point, the upper surfaces of the high breakdown voltage element region 11 and the low breakdown voltage element region 12 have a substantially uniform thickness (D 2
A passivation material layer 50 having + D 3 ) will be formed.
第２のパッシベーション膜27の上面のうち、高耐圧素
子領域11の上に存在する部分には、第1F図のレジストパ
ターン28が形成される。このレジストパターン28は、周
知のフォトリソグラフィー技術で使用されるように、レ
ジスト材料のパターン露光と現像の組合せによって形成
されている。The resist pattern 28 of FIG. 1F is formed on the upper surface of the second passivation film 27 on the portion existing above the high breakdown voltage element region 11. The resist pattern 28 is formed by a combination of pattern exposure and development of a resist material, as used in the well-known photolithography technique.
このレジストパターン28を用いて、次に選択的エッチ
ング（エッチバック）が行なわれる。このエッチングを
ウエットエッチングで行なう場合には、例えば10:1バッ
ファートフッ酸がエッチャントとして使用される。この
発明の発明者による実験によれば、第２のパッシベーシ
ョン膜27を形成しているリンガラスに対しては、エッチ
ング時間Ｔと、エッチングによって取除かれる膜厚Ｄと
の関係は、第１表のようになる。エッチングレートＲ
は、対応するエッチング時間Ｔのうちの最後の60秒間に
行なわれたエッチングの速度を示している。Then, using this resist pattern 28, selective etching (etchback) is performed. When this etching is performed by wet etching, for example, 10: 1 buffered hydrofluoric acid is used as an etchant. According to an experiment conducted by the inventor of the present invention, the relationship between the etching time T and the film thickness D removed by the etching is shown in Table 1 for phosphorus glass on which the second passivation film 27 is formed. become that way. Etching rate R
Indicates the rate of etching performed during the last 60 seconds of the corresponding etching time T.
第１表からわかるように、約120秒のエッチングを行
なえば、1.55μｍ（15500Å）のパッシベーション材料
が取り除かれる。そこで、第1F図におけるエッチングは
約120秒行なわれる。すると、第２のパッシベーション
膜27のうち、低耐圧素子領域12の上に存在する部分（厚
さD3＝15000Å）が完全に取除かれる。第２のパッシベ
ーション膜27が取除かれるこによって第１のパッシベー
ション膜26がエッチャントにさらされても、第１のパッ
シベーション膜26のエッチングレートは小さいために、
第１のパッシベーション膜26はほとんどエッチングされ
ない。 As can be seen from Table 1, approximately 120 seconds of etching removes 1.55 μm (15500 Å) of passivation material. Therefore, the etching in FIG. 1F is performed for about 120 seconds. Then, the portion (thickness D 3 = 15000Å) existing on the low breakdown voltage element region 12 of the second passivation film 27 is completely removed. Even if the first passivation film 26 is exposed to the etchant by removing the second passivation film 27, the etching rate of the first passivation film 26 is small,
The first passivation film 26 is hardly etched.
このようなエッチングが完了すると、第1G図の状態が
得られる。すなわち、高耐圧素子領域11の上では厚く、
低耐圧素子領域12の上では薄い、不均一厚さのパッシベ
ーション膜51が、第１と第２のパッシベーション膜26,2
7の結合として実現される。この不均一厚さのパッシベ
ーション膜51は、各部分が実質的に同一の材料（リンガ
ラス）によって形成されており、高耐圧素子領域11と低
耐圧素子領域12との上面を覆っている。When such etching is completed, the state shown in FIG. 1G is obtained. That is, it is thick on the high breakdown voltage element region 11,
On the low breakdown voltage element region 12, the thin passivation film 51 of non-uniform thickness is formed on the first and second passivation films 26, 2.
It is realized as a combination of 7. Each portion of the passivation film 51 having the nonuniform thickness is formed of substantially the same material (phosphorus glass), and covers the upper surfaces of the high breakdown voltage element region 11 and the low breakdown voltage element region 12.
第1G図の状態が得られると、レジストパターン28は取
り除かれる。そして、第１の第２のパッシベーション膜
26,27のシンターを行なう。ただし、この段階における
シンターは、第１と第２のパッシベーション膜26,27の
全体を固くするために行なわれるものであり、第１の第
２のパッシベーション膜26,27の間にエッチングレート
に差をつけるための上記プロセスとは別の意味を有す
る。When the state shown in FIG. 1G is obtained, the resist pattern 28 is removed. Then, the first and second passivation films
Perform 26, 27 sinter. However, the sintering at this stage is performed to harden the entire first and second passivation films 26 and 27, and a difference in etching rate is caused between the first and second passivation films 26 and 27. It has a different meaning from the above process for turning on.
その後、コンタクトホールをエッチングによって作成
するためのレジストパターン29（第1H図）が、パッシベ
ーション膜51の上面に付与される。このレジストパター
ン29をマスクとして使用しつつウエットエッチング（ま
たはドライエッチング）を行なうことにより、第1I図の
コンタクトホール31,32がパッシベーション膜51内に得
られる。ただし、第1I図においては、既にレジストパタ
ーン29は取除かれている。Then, a resist pattern 29 (FIG. 1H) for forming a contact hole by etching is provided on the upper surface of the passivation film 51. By performing wet etching (or dry etching) while using this resist pattern 29 as a mask, the contact holes 31 and 32 shown in FIG. 1I are obtained in the passivation film 51. However, in FIG. 1I, the resist pattern 29 has already been removed.
既述したように、低耐圧素子領域12の上には第２のパ
ッシベーション膜27は存在していない。このため、低耐
圧素子領域12へのコンタクトホール32の長さ（深さ）は
十分に小さい。この実施例では、この長さは、（D1＋
D2）＝5500Åである。このため、コンタクトホール32の
形成にあたってのサイドエッチも小さく、コンタクトホ
ール31の径や配置間隔は十分に小さくすることができ
る。換言すれば、低耐圧素子領域12に関係する構造の微
細化が達成される。As described above, the second passivation film 27 does not exist on the low breakdown voltage element region 12. Therefore, the length (depth) of the contact hole 32 to the low breakdown voltage element region 12 is sufficiently small. In this example, this length is (D 1 +
D 2 ) = 5500Å. For this reason, side etching in forming the contact holes 32 is also small, and the diameter and arrangement interval of the contact holes 31 can be made sufficiently small. In other words, the miniaturization of the structure related to the low breakdown voltage element region 12 is achieved.
第1I図の状態から得られた後、パッシベーション膜51
の上には、コンタクトホール31,32を通じて高耐圧素子
領域11と低耐圧素子領域12とに電気的に接続するアルミ
配線層33（第1J図）が、アルミニウム膜の付与とそのリ
ソグラフィとによって形成される。このプロセスにおい
て、コンタクトホール32の深さが浅いため、アルミニウ
ムは十分にコンタクトホール32の中に入り込む。なお、
高耐圧素子領域11へのコンタクトホール31は、比較的大
きな径を有している。それは、高耐圧素子領域11の耐圧
性を確保するためには、パッシベーション膜51のうち高
耐圧素子領域11の上に存在する部分の厚さを薄くするこ
とはできないためである。After being obtained from the state of FIG. 1I, the passivation film 51
An aluminum wiring layer 33 (FIG. 1J), which is electrically connected to the high breakdown voltage element region 11 and the low breakdown voltage element region 12 through the contact holes 31 and 32, is formed on the upper surface by applying an aluminum film and the lithography thereof. To be done. In this process, since the contact hole 32 has a shallow depth, aluminum sufficiently enters into the contact hole 32. In addition,
The contact hole 31 to the high breakdown voltage element region 11 has a relatively large diameter. This is because the thickness of the portion of the passivation film 51 existing on the high breakdown voltage element region 11 cannot be reduced in order to secure the breakdown voltage of the high breakdown voltage element region 11.
第1J図の状態が得られた後、図示しない保護膜の形成
やボンディング、それにパッケージングが周知の方法で
行なわれて、所望の半導体装置が得られる。After obtaining the state of FIG. 1J, formation of a protective film (not shown), bonding, and packaging are performed by known methods to obtain a desired semiconductor device.
このようにして製造された半導体装置では、パッシベ
ーション膜51のうち低耐圧素子領域12の上に存在する部
分が薄いために、上述したような微細化が実現される。
また、高耐圧素子領域11の上のパッシベーション膜51は
厚く、高耐圧素子領域11における絶縁性が確保される。
したがって、上述のような製造方法ではなく、他の製造
方法によって不均一厚さのパッシベーション膜51を得る
ことができれば、同様の効果が得られる。In the semiconductor device manufactured in this manner, since the portion of the passivation film 51 existing on the low breakdown voltage element region 12 is thin, the above-described miniaturization is realized.
Further, the passivation film 51 on the high breakdown voltage element region 11 is thick, and the insulating property in the high breakdown voltage element region 11 is secured.
Therefore, if the passivation film 51 having a nonuniform thickness can be obtained by another manufacturing method instead of the above manufacturing method, the same effect can be obtained.
そのような他の製造方法の例を以下に列挙する。 Examples of such other manufacturing methods are listed below.
（ａ）第１のパッシベーション膜26は、高温減圧化学的
気相成長法（HLPCVD法）で形成し、第２のパッシベーシ
ョン膜はLPCVD法で形成してもよい。つまり、第２のパ
ッシベーション膜27の形成温度よりも、第１のパッシベ
ーション膜26の形成温度を高くする。この場合には、第
１のパッシベーション膜26に対するシンターを行なわな
くても、第１のパッシベーション膜26のエッチングレー
トは十分に小さい。(A) The first passivation film 26 may be formed by a high temperature low pressure chemical vapor deposition method (HLPCVD method), and the second passivation film may be formed by an LPCVD method. That is, the formation temperature of the first passivation film 26 is set higher than the formation temperature of the second passivation film 27. In this case, the etching rate of the first passivation film 26 is sufficiently small without sintering the first passivation film 26.
また、第１のパッシベーション膜26のリン濃度を、第
２のパッシベーション膜27のリン濃度よりも低くすれ
ば、第１のパッシベーション膜26のエッチングレート
が、第２のパッシベーション膜27のエッチングレートよ
り小さくなる。Further, if the phosphorus concentration of the first passivation film 26 is made lower than that of the second passivation film 27, the etching rate of the first passivation film 26 becomes smaller than that of the second passivation film 27. Become.
（ｂ）第１と第２のパッシベーション膜26,27を、互い
に異なる絶縁性材料でそれぞれ形成してもよい。そのよ
うな絶縁性材料としては、酸化シリコン系材料（リンガ
ラス，ホロンガラス）、窒化シリコン系材料およびポリ
イミド樹脂などがある。このときには、第２のパッシベ
ーション膜27のみをエッチングするエッチャントを用い
て、不均一厚さのパッシベーション膜51を作成する。た
とえば第１のパッシベーション膜26が酸化シリコン系材
料を用いて形成され、第２のパッシベーション膜27が窒
化シリコン系材料を用いて形成されているときには、エ
ッチャントとしてリン酸が使用される。このときには、
エッチングレートに差をつけるためのシンターは行なわ
なくてもよい。(B) The first and second passivation films 26 and 27 may be formed of different insulating materials. Such insulating materials include silicon oxide based materials (phosphorus glass, holon glass), silicon nitride based materials, and polyimide resins. At this time, the passivation film 51 having a nonuniform thickness is formed by using an etchant that etches only the second passivation film 27. For example, when the first passivation film 26 is formed using a silicon oxide based material and the second passivation film 27 is formed using a silicon nitride based material, phosphoric acid is used as an etchant. At this time,
Sintering for making a difference in etching rate may not be performed.
（ｃ）エッチング時間の制御が精密に行なわれるなら
ば、パッシベーション材料層50を第１と第２のパッシベ
ーション膜26,27の組合せによって形成せず、単一のリ
ンガラス層として形成してもよい。この場合には、たと
えば、レジストパターン28を用いて約120秒のエッチン
グを行なえば、パッシベーション材料層50のうち、低耐
圧素子領域12の上に存在する部分を薄くした不均一厚さ
のパッシベーション膜51が得られる。ただし、上記実施
例のような方法を採用すれば、エッチング時間の制御の
精度が若干低下しても問題はないという利点がある。(C) If the etching time is precisely controlled, the passivation material layer 50 may be formed as a single phosphorous glass layer instead of being formed by the combination of the first and second passivation films 26 and 27. . In this case, for example, when the resist pattern 28 is used to perform etching for about 120 seconds, the passivation material layer 50 has a nonuniform thickness of the passivation film in which the portion existing above the low breakdown voltage element region 12 is thinned. 51 is obtained. However, if the method of the above-mentioned embodiment is adopted, there is an advantage that there is no problem even if the accuracy of control of the etching time is slightly lowered.
（ｄ）不均一厚さのパッシベーション膜51は、リフトオ
フ法によっても作成可能である。たとえば、第2A図に示
すように、第１のパッシベーション膜40の上面のうち、
低耐圧素子領域12の上に存在する部分にレジストパター
ン41を設ける。そして、その後に第２のパッシベーショ
ン膜42が第１のパッシベーション膜40とレジストパター
ン41との露出部の全面に形成される。これら第１と第２
のパッシベーション膜40,42は、たとえば上記実施例の
ようにリンガラスによって形成されている。(D) The passivation film 51 having a nonuniform thickness can also be formed by the lift-off method. For example, as shown in FIG. 2A, of the upper surface of the first passivation film 40,
A resist pattern 41 is provided on a portion existing on the low breakdown voltage element region 12. Then, after that, the second passivation film 42 is formed on the entire surface of the exposed portion of the first passivation film 40 and the resist pattern 41. These first and second
The passivation films 40 and 42 are formed of phosphor glass as in the above-mentioned embodiment.
第2A図の状態が得られた後、第２のパッシベーション
膜42の上から、レジストパターン41を溶解させる溶解液
（たとえば硫酸やアルコール）が付与される。するとこ
の溶解液は、図中に矢印で示すようにパッシベーション
膜42の中にしみ込み、レジストパターン41に達する。こ
れによってレジストパターン41は溶解し、それに伴っ
て、第２のパッシベーション膜４のうち低耐圧素子領域
12の上に存在する部分がはがれ落ちる。その結果、第2B
図に示すような不均一厚さのパッシベーション膜40,42
が得られる。After the state of FIG. 2A is obtained, a dissolving liquid (for example, sulfuric acid or alcohol) that dissolves the resist pattern 41 is applied onto the second passivation film 42. Then, this solution penetrates into the passivation film 42 and reaches the resist pattern 41, as indicated by an arrow in the figure. As a result, the resist pattern 41 is dissolved, and accordingly, the low breakdown voltage element region of the second passivation film 4 is formed.
The part above 12 is peeled off. As a result, 2B
Non-uniform thickness passivation film 40,42 as shown
Is obtained.
このように、この発明にかかる半導体装置は種々の方
法で製造可能である。シリコン基板だけでなく、ガリウ
ムひ素基板などを用いた半導体装置にも適用される。As described above, the semiconductor device according to the present invention can be manufactured by various methods. It is applied not only to silicon substrates but also to semiconductor devices using gallium arsenide substrates and the like.
以上説明したように、この発明によれば、高耐圧素子
領域の上ではパッシベーション膜が厚く、低耐圧素子領
域の上ではパッシベーション膜が薄いため、高耐圧素子
の絶縁性を確保しつつ、低耐圧素子の素子パターンの微
細化が可能となる。As described above, according to the present invention, since the passivation film is thick on the high breakdown voltage element region and the passivation film is thin on the low breakdown voltage element region, the low breakdown voltage is ensured while ensuring the insulation of the high breakdown voltage element. The element pattern of the element can be miniaturized.
また、第１のパッシベーション膜のエッチングレート
を第２のパッシベーション膜より小さく設定しているの
で、低耐圧素子領域のパッシベーション膜をエッチング
にて薄膜化する際に、第２のパッシベーション膜が取除
かれることによって第１のパッシベーション膜がエッチ
ャントにさらされても、第１のパッシベーション膜がエ
ッチングされるのを防止できる。したがって、エッチン
グ時間の制御の精度が若干低下しても、低耐圧素子領域
のパッシベーション膜の膜厚精度を維持できる。Further, since the etching rate of the first passivation film is set to be smaller than that of the second passivation film, the second passivation film is removed when the passivation film in the low breakdown voltage element region is thinned by etching. As a result, even if the first passivation film is exposed to the etchant, the first passivation film can be prevented from being etched. Therefore, the film thickness accuracy of the passivation film in the low breakdown voltage element region can be maintained even if the control accuracy of the etching time is slightly lowered.
第1A図から第1J図はこの発明の一実施例の製造工程を示
す断面図、第2A図および第2B図はこの発明の変形例を示
す図、第３図および第４図は従来の半導体装置の説明図
である。 図において、10はシリコン基板、11は高耐圧素子領域、
12は低耐圧素子領域、26は第１のパッシベーション膜、
27は第２のパッシベーション膜、50はパッシベーション
材料層、51は不均一厚さのパッシベーション膜、31,32
はコンタクトホール、33は配線層である。 なお、各図中同一符号は同一または相当部分を示す。1A to 1J are sectional views showing a manufacturing process of an embodiment of the present invention, FIGS. 2A and 2B are views showing a modification of the present invention, and FIGS. 3 and 4 are conventional semiconductors. It is an explanatory view of a device. In the figure, 10 is a silicon substrate, 11 is a high breakdown voltage element region,
12 is the low breakdown voltage element region, 26 is the first passivation film,
27 is a second passivation film, 50 is a passivation material layer, 51 is a passivation film having a non-uniform thickness, 31, 32
Is a contact hole and 33 is a wiring layer. In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (4)
面上に形成された半導体基板と、 前記高耐圧素子領域と前記低耐圧素子領域との上面を覆
い、かつ前記高耐圧素子領域の上では厚く、前記低耐圧
素子領域では薄いパッシベーション膜と、 前記パッシベーション膜の上に設けられ、かつ前記パッ
シベーション膜に形成されたコンタクトホールを通じて
前記高耐圧素子領域と前記低耐圧素子領域とに電気的に
接続した配線層とを備え、 前記パッシベーション膜は、 前記半導体基板の上に実質的に均一な厚さで形成された
第１のパッシベーション膜と、 所定のエッチング法に対して前記第１のパッシベーショ
ン膜のエッチングレートよりも大きなエッチングレート
を有し、前記第１のパッシベーション膜の上面のうち前
記高耐圧素子領域の上の部分のみに実質的に均一な厚さ
で形成された第２のパッシベーション膜とを含む半導体
装置。1. A semiconductor substrate having a high breakdown voltage element region and a low breakdown voltage element region formed on one main surface, and a high breakdown voltage element which covers the upper surfaces of the high breakdown voltage element region and the low breakdown voltage element region. A passivation film that is thick above the region and thin in the low breakdown voltage element region, and the high breakdown voltage device region and the low breakdown voltage device region through the contact hole formed on the passivation film and formed in the passivation film. An electrically connected wiring layer, the passivation film is a first passivation film formed on the semiconductor substrate with a substantially uniform thickness, and the first passivation film is formed by a predetermined etching method. Has a higher etching rate than the passivation film of the first passivation film, and the high breakdown voltage element region of the upper surface of the first passivation film. A semiconductor device and a second passivation film formed at a substantially uniform thickness only in the portion of the upper.
基板上に形成された半導体装置を製造する方法であっ
て、 （ａ）半導体基板を準備するステップと、 （ｂ）前記半導体基板の一主面上に高耐圧素子領域と低
耐圧素子領域とを形成するステップと、 （ｃ）前記高耐圧素子領域と前記低耐圧素子領域との上
面を覆い、かつ前記高耐圧素子領域の上では厚く、前記
低耐圧素子領域の上では薄い不均一厚さのパッシベーシ
ョン膜を形成するステップと、 （ｄ）前記不均一厚さのパッシベーション膜にコンタク
トホールを形成するステップと、 （ｅ）前記不均一厚さのパッシベーション膜の上に、前
記コンタクトホールを通して前記高耐圧素子領域と前記
低耐圧素子領域とに電気的に接続する配線層を形成する
ステップとを備え、 前記（ｃ）のステップが、 （ｃ−１）前記高耐圧素子領域と前記低耐圧素子領域と
の上に実質的に均一な厚さのパッシベーション材料層を
形成するプロセスと、 （ｃ−２）前記パッシベーション材料層を選択的にエッ
チングして、前記パッシベーション材料層のうち前記低
耐圧素子領域の上に存在する部分の厚さを減少させ、そ
れによって前記不均一厚さのパッシベーション膜を形成
するプロセスとを有し、 前記（ｃ−１）のプロセスが、 （ｃ−11）前記高耐圧素子領域と前記低耐圧素子領域と
の上面に、均一な厚さの第１のパッシベーション膜を形
成するプロセスと、 （ｃ−12）前記第１のパッシベーション膜の上に、所定
のエッチング法に対して前記第１のパッシベーション膜
のテッチングレートよりも大きなエッチングレートを有
する均一な厚さの第２のパッシベーション膜を形成する
プロセスとを含み、 前記（ｃ−２）のプロセスが、 （ｃ−21）前記第２のパッシベーション膜のうち、前記
低耐圧素子領域の上に存在する部分をエッチングによっ
て取除くプロセスを含み、 前記不均一厚さのパッシベーション膜が、前記第２のパ
ッシベーション膜のうち前記エッチングによって取除か
れなかった部分と、前記第１のパッシベーション膜とに
よって形成されることを特徴とする半導体装置の製造方
法。2. A method of manufacturing a semiconductor device in which a high breakdown voltage element and a low breakdown voltage element are formed on a single semiconductor substrate, comprising: (a) preparing a semiconductor substrate; and (b) the semiconductor. A step of forming a high breakdown voltage element region and a low breakdown voltage element region on one main surface of the substrate; (c) covering the upper surfaces of the high breakdown voltage element region and the low breakdown voltage element region, and Forming a passivation film having a nonuniform thickness that is thick above and low on the low breakdown voltage element region; (d) forming a contact hole in the passivation film having a nonuniform thickness; Forming a wiring layer electrically connected to the high breakdown voltage element region and the low breakdown voltage element region through the contact hole on the passivation film having a non-uniform thickness, (c) And (c-1) a step of forming a passivation material layer having a substantially uniform thickness on the high breakdown voltage element region and the low breakdown voltage element region, and (c-2) forming the passivation material layer. Selectively etching to reduce the thickness of the portion of the passivation material layer present on the low breakdown voltage element region, thereby forming a passivation film of the non-uniform thickness, The process (c-1) includes: (c-11) a process of forming a first passivation film having a uniform thickness on the upper surfaces of the high breakdown voltage element region and the low breakdown voltage element region; 12) A uniform thickness on the first passivation film having an etching rate higher than the teaching rate of the first passivation film for a predetermined etching method. The process of (c-2) includes the step of forming a second passivation film of (c-21), wherein the part of the second passivation film existing on the low breakdown voltage element region is A step of removing by etching, wherein the passivation film having a non-uniform thickness is formed by a portion of the second passivation film that is not removed by the etching and the first passivation film. A method for manufacturing a characteristic semiconductor device.
質的に同一の絶縁材料を含み、前記（ｃ−11）のプロセ
スは、 前記高耐圧素子領域と前記低耐圧素子領域との上面に前
記絶縁材料をデポジットするプロセスと、 前記絶縁材料をシンターするプロセスとを含むことを特
徴とする、特許請求の範囲第２項記載の半導体装置の製
造方法。3. The first and second passivation films include substantially the same insulating material, and the step (c-11) is performed on the upper surfaces of the high breakdown voltage element region and the low breakdown voltage element region. 3. The method of manufacturing a semiconductor device according to claim 2, further comprising a process of depositing the insulating material and a process of sintering the insulating material.
化学的気相成長法によって形成され、 前記第１のパッシベーション膜は、前記第２のパッシベ
ーション膜の形成温度よりも高い温度での減圧化学的気
相成長法によって形成されることを特徴とする、特許請
求の範囲第２項記載の半導体装置の製造方法。4. The first passivation film is formed by a high temperature reduced pressure chemical vapor deposition method, and the first passivation film is formed by a reduced pressure chemical treatment at a temperature higher than a formation temperature of the second passivation film. The method of manufacturing a semiconductor device according to claim 2, wherein the method is formed by a vapor phase growth method.
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