JP2553702B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

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JP2553702B2 JP1124673A JP12467389A JP2553702B2 JP 2553702 B2 JP2553702 B2 JP 2553702B2 JP 1124673 A JP1124673 A JP 1124673A JP 12467389 A JP12467389 A JP 12467389A JP 2553702 B2 JP2553702 B2 JP 2553702B2
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【発明の詳細な説明】 《産業上の利用分野》 この発明は、SOI型半導体装置に使用される半導体装置およびその製造方法に関する。 BACKGROUND OF THE INVENTION "relates" This invention relates to a semiconductor device and a manufacturing method thereof, used in the SOI semiconductor device.

《従来の技術》 従来の半導体装置としては、例えば第8図に示すようなものが知られている。 The "prior art" conventional semiconductor device, for example, those shown in FIG. 8 is known. これは、1988年Extended Abstr This is, 1988 Extended Abstr
acts of 5th International Warkshop on Future Elec acts of 5th International Warkshop on Future Elec
tion Device P155からの引用であり、シリコン(Si)基板中にSiO 2を埋め込むことによりSOI基板を実現している。 a quote from tion Device P155, realizes an SOI substrate by embedding an SiO 2 on a silicon (Si) in the substrate. 以下、その製造工程を図a〜図dについて説明する。 Hereinafter will be described a manufacturing process diagram a~ diagram d for.

図aでは、シリコン基板1を熱酸化し、第1のSi 3 N 4 In Figure a, the silicon substrate 1 is thermally oxidized, the first Si 3 N 4
および第1のHTO酸化膜をデポジットした後、所望の形状にフォットエッチングしてエッチングマスク2を形成する。 And after the first HTO oxide film is deposited to form an etching mask 2 and fogging preparative etched into a desired shape. その後、リアクティブイオンエッチャ(RIE)により、シリコン基板1のトレンチエッチングをおこなう。 Then, by reactive ion etcher (RIE), performing trench etching of the silicon substrate 1.

次に、図bでは熱酸化処理をおこない、トレンチの側壁および底面にSiO 2膜を形成した後、第2のSiN膜、第2のHTO酸化膜をデポジットし、その後さらにRIEを用いて、トレンチ底面、およびHTO酸化膜/SiN膜/SiO 2膜からなるエッチングマスク3を異方性エッチングし、トレンチ底面のシリコン基板1を露出させる。 Next, the thermal oxidation process in FIG b, after forming the SiO 2 film on the side walls and bottom of the trench, the second SiN film, a second HTO oxide film is deposited, followed further by using RIE, the trench bottom, and an etching mask 3 composed of a HTO oxide film / SiN film / SiO 2 film is anisotropically etched to expose the silicon substrate 1 of the trench floor. その結果、トレンチ側壁には、エッチングマスク3が残る。 As a result, the trench sidewall, leaving the etching mask 3.

次に、図cではエッチングマスク2,3にマスクされたシリコン基板1を等方性エッチング処理して、等方性エッチング孔4を形成する。 Then treated isotropically etching the silicon substrate 1 that is masked as an etching mask 2 in FIG. C, to form an isotropic etch hole 4.

次いで、図dでは再度シリコン基板1を熱酸化して、 Then, the silicon substrate 1 again in Figure d is thermally oxidized,
エッチングマスク2,3におおわれていないエッチング孔4に熱酸化膜5を形成し、シリコン基板1と誘電体分離されたシリコン島6を形成する。 A thermal oxide film 5 is formed on the etching hole 4 which is not covered with an etching mask 2, forming a silicon substrate 1 and the silicon island 6 is dielectric isolation.

最後に、図eでは、エッチングマスク2,3を除去してから、埋込み酸化膜7をデポジットすると、SOI型の半導体基板が形成される。 Finally, in FIG. E, after removing the etching mask 2 and 3, when depositing a buried oxide film 7, SOI-type semiconductor substrate is formed.

《発明が解決しようとする問題点》 しかしながら、このような構成にしたSOI型半導体には、次のような問題があった。 "INVENTION Problems to be Solved point" However, the SOI-type semiconductor to which such a structure, has the following problems.

(1)等方性エッチングおよびトレンチ底面の熱酸化をする際に、トレンチ側壁に3層構造のエッチングマスクを設けなければならず、そのため工程が複雑になり歩留りが低下し、単位コストが上昇する。 When the thermal oxidation of (1) isotropic etching and trench floor, it is necessary to provide an etching mask having a three-layer structure in the trench side wall, therefore step reduces the yield becomes complicated, the unit cost increases .

(2)同様に、等方性のエッチング処理であるため、ウェハ内、ロット内、ロット間において、エッチング量のバラツキが大きくなる。 (2) Similarly, since an etching process isotropic, the wafer, the lot, the lot-to-lot variation in etching amount increases. そのため、エッチング過剰を避けようとするとエッチング処理時間を短く抑えなければならず、設計上シリコン島の幅寸法に上限が生じ、面積の大きいシリコン島を形成することができない。 Therefore, when trying to avoid etching excess must suppress short etching time, the upper limit to the width of the design on the silicon island is caused, it is impossible to form a large silicon island area.

《発明の目的》 この発明は、このような従来の問題点を解消するためになされたもので、その目的とするところは、歩留まりを向上させて単位コストを引下げ、しかも面積の大きい半導体島を形成可能にした半導体装置およびその製造方法を提供することにある。 "The purpose of the invention" The present invention has been made to solve such conventional problems, and an object, lowered the unit cost by improving the yield, yet the large semiconductor island area to provide a semiconductor device and a manufacturing method thereof enabling formation.

《問題点を解決するための手段》 上記目的を達成するために、この発明は、 単結晶半導体基板上に誘電体層を介することにより該半導体基板に対して電気的に接続された半導体島を有する半導体装置において、 表面が{110}面であるシリコン基板の〈110〉方向に形成された素子形成領域と、該{110}面と三角柱を形成する2つの{111}面とから半導体島を形成したことを特徴とする。 To achieve the above object "means for solving the problem", this invention relates to a semiconductor island which is electrically connected to said semiconductor substrate by interposing a dielectric layer on a single crystal semiconductor substrate a semiconductor device including an element forming region formed in the <110> direction of the silicon substrate is surface {110} plane, the semiconductor islands and two {111} planes forming the {110} plane and triangular prism characterized in that the formed.

またこの発明は、 半導体基板上に誘電体層を介することにより該半導体基板に対して電気的に絶縁された半導体島を有する半導体装置の製造方法において、 表面が{110}面であるシリコン基板の〈110〉方向を長手方向とする所定幅のマスクパターンを形成する工程と、 前記所定幅のマスクパターンで規定され、基板表面から所定深さの{100}面の壁が残るように前記シリコン基板をエッチングする工程と、 {111}面よりも{100}面のエッチング速度が大きいエッチング液を用いて前記マスク部分の両壁異方性エッチングする工程と、 該異方性エッチングした両壁面を所定の厚さまで熱酸化させ誘電体層を形成する工程と、 からなることを特徴とする。 Also this invention provides a method of manufacturing a semiconductor device having an electrically insulated semiconductor island to said semiconductor substrate by interposing a dielectric layer on a semiconductor substrate, the surface of the silicon substrate is a {110} plane <110> forming a mask pattern having a predetermined width direction and longitudinal direction, said defined by the mask pattern having a predetermined width, the silicon substrate as the walls of the {100} plane of a predetermined depth from the substrate surface is left predetermined etching the a step of walls anisotropic etching of said mask portion with an etching solution etching rate is large {100} surface than {111} plane, the two walls that the anisotropic etching forming a dielectric layer was thermally oxidized to a thickness of, characterized in that it consists.

《作 用》 この発明は、シリコンからなる半導体基板上面を{11 "Operation for" This invention, the upper surface of the semiconductor substrate made of silicon {11
0}面とし、{111}面よりも{100}面のエッチング速度が大きいエッチング液を用いて異方性エッチングするので、主なる3面{110}、{111}、{111)からなる概ね3角柱の形状をした半導体島が形成可能になるとともに、形成工程において半導体島下部のサイドエッチング量を正確にコントロールすることができる。 0} plane and then, since the anisotropic etching using an etching solution etching rate is large {100} surface than {111} plane, Lord three planes {110}, {111}, generally consisting of {111) with third semiconductor island where the prismatic shape is capable of forming, it is possible to accurately control the amount of side etching of the lower semiconductor island in the formation process.

《実施例》 以下、この発明の実施例を図面に基づいて説明する。 "Example" will be described below with reference to embodiments of the invention with reference to the accompanying drawings.

第1図から第4図までは、この発明の第1の実施例に係る半導体装置を示し、第1図は実施例に係る半導体基板の一部分の平面図を示し、第2図は第1図のVI−VI線断面図である。 From Figure 1 to Figure 4, it shows a semiconductor device according to a first embodiment of the present invention, FIG. 1 shows a plan view of a portion of a semiconductor substrate according to the embodiment, FIG. 2 FIG. 1 it is a sectional view taken along line VI-VI of.

この半導体基板は第1、2図に示すように、シリコン基板34の表面に〈110〉方向を長手方向とした断面三角形状のシリコン島31が形成されている。 The semiconductor substrate as shown in the first and second figure, a triangular cross section of the silicon island 31 which has a longitudinal direction <110> direction on the surface of the silicon substrate 34 is formed. このシリコン島 The silicon island
31の側底面にシリコン酸化膜33を介して分離領域32が形成されたことにより、シリコン島31はシリコン基板に対して電気的に絶縁されている。 By isolation region 32 through the silicon oxide film 33 is formed on the 31 side bottom surface of the silicon island 31 is electrically insulated from the silicon substrate.

なお、シリコン島31の表面はシリコン結晶における{110}面であり、シリコン島31の底部は{111}面に形成されている。 The surface of the silicon island 31 is {110} plane of the silicon crystal, the bottom of the silicon island 31 is formed on the {111} plane. これは製造工程において、シリコン島31 This in a manufacturing process, silicon islands 31
の底部をアルカリ系異方性エッチング液でエッチング処理され、{111}面が露出したところでエッチングが停止する工程を経て形成されたことを示している。 The bottom of the etched by alkali-based anisotropic etchant, indicating that the etching where the exposed {111} plane formed through the step of stopping.

次に上記半導体基板の製造方法を、第3図により説明する。 Then the manufacturing method of the semiconductor substrate will be described with Figure 3.

図aでは、最初にシリコン基板34を熱酸化してパッド酸化膜35を形成し、その上面に酸化防止用のSi 3 N 4膜3 In Figure a, the first silicon substrate 34 is thermally oxidized to form a pad oxide film 35, Si 3 N 4 film 3 for preventing oxidation on the upper surface
6、リアクティブイオンエッチングマスク用のマスク酸化膜37をデポジットする。 6, depositing a mask oxide film 37 for reactive ion etching mask. その後、マスク酸化膜37、Si Thereafter, the mask oxide film 37, Si
3 N 4膜36、パッド酸化膜35をフォトエッチングして、シリコン島が形成される領域の上部のみにマスク酸化膜3 3 N 4 film 36, the pad oxide film 35 by photo-etching, the mask oxide film 3 only on the area where the silicon island is formed
7、Si 3 N 4膜36、パッド酸化膜35を残す。 7, Si 3 N 4 film 36, leaving the pad oxide layer 35. なお、ここでシリコン基板34の表面におけるシリコン結晶の{110}面に、マスク酸化膜37、Si 3 N 4膜36、パッド酸化膜35のバターンがそれぞれ〈110〉方向を長手方向として形成されている。 Note that the {110} plane of the silicon crystal in the surface of the silicon substrate 34, the mask oxide film 37, Si 3 N 4 film 36, Bataan pad oxide film 35 is formed respectively a <110> direction as a longitudinal direction there.

次に図bに示すように、例えばリアクティブイオンエッチャ(RIE)を用いて、シリコン基板34のトレンチエッチングをおこない、シリコン溝38を形成する。 Next, as shown in FIG b, for example, using a reactive ion etcher (RIE), perform trench etching of the silicon substrate 34 to form a silicon groove 38. このときトレンチの長手方向側面は{100}面が露出する。 In this case longitudinal side of the trench is exposed {100} plane.

次いで、図cでは、アルカリ系異方性エッチング液、 Then, in FIG. C, alkali anisotropic etchant,
例えば水酸化カリウム(KOH)溶液を用いて、シリコン溝38をエッチングする。 For example using potassium hydroxide (KOH) solution, to etch the silicon groove 38. その結果、{111}面41で囲まれた異方性エッチング孔41を形成する。 As a result, to form an anisotropic etching hole 41 surrounded by {111} plane 41.

さらに図dに示すように、シリコン島31がシリコン基板34と完全に誘電分離されるように熱酸化をおこない、 As further shown in FIG. D, thermal oxidation is performed so that the silicon island 31 is completely dielectric separated from the silicon substrate 34,
酸化膜40を形成し、シリコン基板34と分離されたシリコン島31を形成する。 To form an oxide film 40, a silicon island 31 which is separated from the silicon substrate 34.

最後に図eでは、異方性エッチング孔39にポリシリコンや酸化膜等を埋め込んで分離領域32を形成し、さらに表面を平坦化して半導体基板を完成する。 Finally, in FIG. E, by embedding polysilicon or oxide film or the like in the anisotropic etching hole 39 to form a separation region 32, further to complete a semiconductor substrate and planarizing the surface.

第4図は、シリコン島下部のサイドエッチングを詳しく説明する図である。 4 is a diagram for explaining in detail the side etching of the lower silicon island.

同図に示されるようにトレンチ側壁の露出したシリコン面{110}を、アルカリ系エッチング液でエッチング処理すると、{100}面は{111}面に比較し、エッチングレートが大きいため、{111}面が露出したところでエッチングが終了する。 The exposed silicon surface of the trench sidewall {110} as shown in the drawing, when the etching treatment with an alkaline etchant, {100} plane relative to the {111} plane, the etching rate is large, {111} the etching is terminated when the surface is exposed. そのため、ウェハ内、ロット内、ロット間においてエッチングのバラツキが存在しても{111}面でエッチングがストップするため、バラツキが解消されることになり、サイドエッチング量は常に設計値と高精度で一致させることが可能になる。 Therefore, the wafer, the lot, the etching at even {111} plane exist variations in the etching is stopped in between lots, will be variation is eliminated, the side etching amount is always designed value and precision it is possible to match. つまり、この方法を用いれば加工後の寸法バラツキがほとんどないシリコン島31を形成することができる。 In other words, it is possible to form a silicon island 31 with little dimensional variation after processing by using this method.

なお、シリコン基板表面の面方位が{110}面から少々オフアングルしていても、この発明の構造を形成するためには全く問題ない。 Even if the plane orientation of the silicon substrate surface are slightly off-angle from {110} plane, no problem is to form the structure of the present invention.

以下具体的な設計例について説明する。 It will be described specific design example below. 図中に示すように、トレンチ深さの2分の1をD、シリコン島31下部のサイドエッチ量をd、酸化膜40の誘電体分離されている部分の長さs、シリコン島31の幅をWとし、酸化膜厚さをTox、酸化時のシリコン消費率をαとすると、 W=2・d+s d=D・tanθ(θ=54.7゜) s=2・α・Tox(α‖0.45) となり、上式よりW、D、Toxの関係は W=2・D・tanθ+2・α・Tox となる。 As shown in the figure, one-half of the trench depth D, and side etching of the silicon island 31 the lower d, the length s of the portion that is dielectric isolation oxide film 40, the width of the silicon island 31 was a W, Tox oxide film thickness, when the silicon consumption rate of the oxidation α, W = 2 · d + s d = D · tanθ (θ = 54.7 °) s = 2 · α · Tox (α‖0.45) next, W from the above equation, D, relationship Tox becomes W = 2 · D · tanθ + 2 · α · Tox.

ここで例えば、Tox=200nm、D=5μmと設定して処理加工すると、W=14.3μmのシリコン島31が得られることになる。 Here, for example, Tox = 200 nm, and treated processed by setting the D = 5 [mu] m, so that the silicon island 31 of W = 14.3μm are obtained.

また、逆にシリコン島31の幅を14.3μmに形成したい場合は、14.3μmの間隔をおいて、深さ10μmのトレンチエッチングをおこなった後、異方性のサイドエッチングをおこない、さらに200nmの熱酸化をすれば良いことになる。 Also, if you want the width of the silicon island 31 formed on 14.3Myuemu Conversely, at intervals of 14.3Myuemu, After performing the trench etch depth 10 [mu] m, to place a side anisotropic etching, further 200nm heat it is sufficient to oxidation.

なお、比較のため第8図に示した従来例において、同様に7μm幅のシリコン島を形成する場合を考えてみると、図cの工程で6.8μmの等方性エッチングをおこなった後、約400nmの熱酸化をしなければならない。 Note that in the conventional example shown in FIG. 8 for comparison, consider the case of forming a silicon island Similarly 7μm width, After performing the isotropic etching of 6.8μm in the step of FIG. C, about It must be a thermal oxidation of 400nm. しかも等方性エッチングでは通常±10%のバラツキがあるため、処理後の寸法にして約±0.7μmのバラツキを生じてしまう。 Moreover, since the isotropic etching is usually ± 10% variation, occurs approximately ± 0.7 [mu] m of the variation in the dimension after the treatment.

このように従来の方法で幅広のシリコン島を製造しようとしても、寸法誤差の大きいシリコン島が形成されてしまい到底実用に耐えられるものではない。 If you try to produce a wide silicon island Thus the conventional method, not bear hardly practically causes are formed a large silicon islands dimensional errors.

なお、本実施例のように、半導体基板上面を{110} Incidentally, as in this embodiment, the semiconductor substrate upper surface {110}
面とし、{111}面よりも{100}面のエッチング速度が大きいエッチング液を用いて異方性エッチングする場合と、半導体基板上面を{100}面とし、{111}面よりも{110}面のエッチング速度が大きいエッチング液を用いて異方性エッチングする場合とを比較してみると、本実施例では同一の深さのトレンチに対して2倍の幅のシリコン島を形成することができる。 And a surface, {111} plane to the case of anisotropic etching also using an etching solution etching rate is large {100} plane than, the upper surface of the semiconductor substrate and {100} plane, {111} surface than {110} comparing the case of anisotropic etching using an etching speed is high etchant surface, in the present embodiment is possible to form a silicon island 2 times the width for the same depth of the trench it can. すなわち、本実施例では、後者の場合と同じ幅のシリコン島を形成しようとする場合、2分の1の深さのトレンチエッチングですむため大幅にコストダウンすることができる。 That is, in this embodiment, when attempting to form a silicon island of the same width as the latter case, it is possible to reduce costs significantly for requires only the trench etching of the first depth of 2 minutes.

第5図から第7図までは、この発明の第2の実施例に係る半導体装置を示し、第5図は実施例に係る半導体基板の一部分の平面図を示し、第6図は第5図のX−X線断面図を、第7図は第5図のXI−XI線断面図をそれぞれ示す。 From FIG. 5 to FIG. 7 shows a semiconductor device according to a second embodiment of the present invention, FIG. 5 shows a plan view of a portion of a semiconductor substrate according to the embodiment, FIG. 6 is Figure 5 the line X-X sectional view of FIG. 7 shows a sectional view taken along line XI-XI of FIG. 5, respectively.

この半導体基板は図に示すように、シリコン島51の形成領域両端に、シリコン島51の底部まで届く程度の深さをしたトレンチ状分離領域61を形成し、トレンチ状分離領域61と、同じく両側に形成した分離領域52とで、シリコン島51を基板54から絶縁している。 As the semiconductor substrate is shown in FIG., The formation region both ends of the silicon island 51, a trench-like isolation regions 61 in which the degree of depth that reaches to the bottom of the silicon island 51 formed, a trench-like isolation regions 61, also on both sides in the formed with the isolation region 52 insulates the silicon island 51 from the substrate 54.

以下この実施例の製造方法を簡単に説明する。 Hereinafter will be described a manufacturing method of this embodiment briefly.

先ず、シリコン基板54上のシリコン島形成領域両端を First, the silicon island formation region ends on the silicon substrate 54
RIE等によりトレンチエッチングする。 Trench etched by RIE or the like. その後、熱酸化またはCVD(化学的気相成長方)等により、絶縁膜を薄く形成し、さらにポリシリコン等をCVD等により形成して、トレンチを完全に埋め込む。 Thereafter, by thermal oxidation or CVD (chemical vapor deposition rectangular) or the like, an insulating film is thinner, further polysilicon or the like formed by CVD or the like, completely fill the trench. 次いで通常のエッチバック等の手法により、平坦化をおこなう。 Then by a method such as conventional etch back planarization is performed. 以上のプロセスによりトレンチ状分離領域61が形成される。 Trench-like isolation regions 61 are formed by the above process.

次に、シリコン島形成領域の両側にRIE等の手法によりトレンチエッチングをおこない、{100}面を露出させる。 Next, by a technique such as RIE on both sides of the silicon island forming region performs a trench etched to expose the {100} plane.

このとき、シリコン島形成領域の両端はシリコン基板 At this time, both ends of the silicon island formation region silicon substrate
54内に形成された分離領域61に支持されている。 It is supported by the isolation regions 61 formed in the 54. さらに水酸化カリウム(KOH)等のアルカリ系異方性エッチング液を用いて、トレンチ側面の異方性エッチングをおこない、最後に熱酸化等によりシリコン島51下部のくびれ部をシリコン酸化膜53に変え、分離領域52を埋め込むことにより、この実施例の半導体装置が完成する。 Further using alkaline anisotropic etching solution such as potassium hydroxide (KOH), by anisotropic etching of the trench sides, finally the constricted portion of the lower silicon islands 51 instead of the silicon oxide film 53 by thermal oxidation or the like , by embedding an isolation region 52, the semiconductor device of this embodiment is completed.

この実施例では、シリコン島51下部の強度が弱くなるアルカリエッチング工程以後でも、シリコン島の両端が支持されていることにより、洗浄等において破損されることを完全に防止することができプロセス歩留まりを大きく向上することができる。 In this embodiment, even in the alkaline etching step after the strength of the lower silicon island 51 is weakened, by both ends of the silicon island is supported, the process yield can be completely prevented from being damaged in the cleaning or the like it can be greatly improved. その結果、半導体装置のコストを大幅に引下げることができる効果が得られる。 As a result, the effect which can reduce the cost of the semiconductor device greatly is obtained.

《発明の効果》 この発明は上記のように、シリコンからなる半導体基板上面を{110}面とし、{111}面よりも{100}面のエッチング速度が大きいエッチング液を用いて異方性エッチングするので、処理工程が簡単になると同時に、半導体島を形成する際の寸法精度が改善されて、半導体装置を製造する上での歩留まりが向上し、単位コストが引下げられる効果がある。 "Effect of the Invention" The present invention as described above, the upper surface of the semiconductor substrate made of silicon and the {110} plane, anisotropic etching using an etching solution etching rate is large {100} surface than {111} plane since, at the same time the processing step is simplified, and an improved dimensional accuracy at the time of forming a semiconductor island improves the yield in the manufacture of semiconductor devices, there is an effect that the unit cost is lowered.

また同様に、加工精度が向上したことにより、面積の大きい半導体島が形成可能となり半導体基板の設計の自由度を向上させることができる効果がある。 Similarly, by the machining accuracy is improved, there is an effect that it is possible to improve the flexibility of the semiconductor substrate design allows formation is large semiconductor island area.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1図から第4図まではこの発明の第1の実施例に係る半導体装置を示し、第1図は実施例にかかる半導体基板の一部分の平面図、第2図は第1図VI−VI線断面図、第3図は半導体基板の製造方法示す説明図、第4図はシリコン島下部のサイドエッチングの説明図、第5図から第7図まではこの発明の第2の実施例に係る半導体装置を示し、第5図は実施例にかかる半導体基板の一部分の平面図、第6図は第5図X−X線断面図、第7図は第5図 From Figure 1 to Figure 4 show a semiconductor device according to a first embodiment of the present invention, FIG. 1 is a plan view of a portion of a semiconductor substrate according to the embodiment, FIG. 2 FIG. 1 VI-VI line cross-sectional view, according to the second embodiment of FIG. 3 is an explanatory view showing a manufacturing method of a semiconductor substrate, Figure 4 is a schematic view for illustrating a silicon islands bottom of side etching, from FIG. 5 to FIG. 7 the invention shows a semiconductor device, FIG. 5 is a plan view of a portion of a semiconductor substrate according to the embodiment, FIG. 6 is a fifth diagram sectional view taken along line X-X, FIG. 7 is a fifth diagram
XI−XI線断面図、第8図は従来例の製造工程図である。 Sectional view taken along line XI-XI, FIG. 8 is a manufacturing process diagram of a conventional example. 31、51……シリコン島 32、52……分離領域 33、53……シリコン酸化膜 34、54……シリコン基板 35……パッド酸化膜 36……Si 3 N 4膜 37……マスク酸化膜 38……シリコン溝 39……異方性エッチング孔 40……酸化膜 41……シリコン面 61……トレンチ状分離領域 31, 51 ...... silicon islands 32, 52 ...... isolation regions 33, 53 ...... silicon oxide film 34, 54 ...... silicon substrate 35 ...... pad oxide film 36 ...... Si 3 N 4 film 37 ...... mask oxide film 38 ...... silicon groove 39 ...... anisotropic etching hole 40 ...... oxide film 41 ...... silicon surface 61 ...... trench-like isolation regions

Claims (2)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】単結晶半導体基板上に誘電体層を介することにより該半導体基板に対して電気的に接続された半導体島を有する半導体装置において、 表面が{110}面であるシリコン基板の〈110〉方向に形成された素子形成領域と、該{110}面と三角柱を形成する2つの{111}面とから半導体島を形成したことを特徴とする半導体装置。 1. A semiconductor device having a semiconductor island which is electrically connected to said semiconductor substrate by interposing a dielectric layer on a single crystal semiconductor substrate, the surface of the silicon substrate is a {110} plane < 110> an element forming region formed in the direction, the semiconductor device characterized by the formation of the semiconductor island and a said {110} plane and triangular prism two forming {111} plane.
  2. 【請求項2】半導体基板上に誘電体層を介することにより該半導体基板に対して電気的に絶縁された半導体島を有する半導体装置の製造方法において、 表面が{110}面であるシリコン基板の〈110〉方向を長手方向とする所定幅のマスクパターンを形成する工程と、 前記所定幅のマスクパターンで規定され、基板表面から所定深さの{100}面の壁が残るように前記シリコン基板をエッチングする工程と、 {111}面よりも{100}面のエッチング速度が大きいエッチング液を用いて前記マスク部分の両壁異方性エッチングする工程と、 該異方性エッチングした両壁面を所定の厚さまで熱酸化させ誘電体層を形成する工程と、 からなることを特徴とする半導体装置の製造方法。 2. A method of manufacturing a semiconductor device having an electrically insulated semiconductor island to said semiconductor substrate by interposing a dielectric layer on a semiconductor substrate, the surface of the silicon substrate is a {110} plane <110> forming a mask pattern having a predetermined width direction and longitudinal direction, said defined by the mask pattern having a predetermined width, the silicon substrate as the walls of the {100} plane of a predetermined depth from the substrate surface is left predetermined etching the a step of walls anisotropic etching of said mask portion with an etching solution etching rate is large {100} surface than {111} plane, the two walls that the anisotropic etching the method of manufacturing a semiconductor device comprising the steps of forming a thermally oxidized so the dielectric layer, in that it consists to a thickness of.
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