JP2551737B2 - 接着剤をマイクロ電子チップに塗布して半導体集積回路を作る方法 - Google Patents
接着剤をマイクロ電子チップに塗布して半導体集積回路を作る方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、リードオーバーチップ
リードフレームにマウントするように適合された半導体
集積回路チップを製造する方法、この方法により製造さ
れた半導体チップ、及びこのチップを含む封入された半
導体モジュールに関する。
リードフレームにマウントするように適合された半導体
集積回路チップを製造する方法、この方法により製造さ
れた半導体チップ、及びこのチップを含む封入された半
導体モジュールに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】マイク
ロ電子回路用途に使用するための半導体集積回路チップ
の製造上の前駆体は直径約２〜８インチの薄いシリコン
ウェーハーである。集積回路は、このウェーハーの少な
くとも１つの表面上に形成され、活性表面（ａｃｔｉｖ
ｅ ｓｕｒｆａｃｅ）として画定され、そしてこのウェ
ーハーを複数の個々の半導体チップにさいの目に切って
複数の個々の半導体チップにする。半導体チップは、メ
モリーのエラー又は腐食を引き起こすアルファー粒子及
び他の環境汚染物に敏感であり、従ってこのチップは通
常ポリマーシーラント中に封入され又は容器に入れられ
て、複合半導体モジュールとして配付される。
ロ電子回路用途に使用するための半導体集積回路チップ
の製造上の前駆体は直径約２〜８インチの薄いシリコン
ウェーハーである。集積回路は、このウェーハーの少な
くとも１つの表面上に形成され、活性表面（ａｃｔｉｖ
ｅ ｓｕｒｆａｃｅ）として画定され、そしてこのウェ
ーハーを複数の個々の半導体チップにさいの目に切って
複数の個々の半導体チップにする。半導体チップは、メ
モリーのエラー又は腐食を引き起こすアルファー粒子及
び他の環境汚染物に敏感であり、従ってこのチップは通
常ポリマーシーラント中に封入され又は容器に入れられ
て、複合半導体モジュールとして配付される。
【０００３】封入されたチップを外部回路又は電源に接
続するために、このチップは、封入材を通って伸びる金
属導体リードに接着上からも電気的にも結合される。前
記金属導体は、銅合金又は他の適当な合金を切って複数
の金属リードにしたもののリードフレームから作られ
る。当技術分野で「リードオーバーチップ（ｌｅａｄ−
ｏｖｅｒ−ｃｈｉｐ）」又は「リードオンチップ（ｌｅ
ａｄ−ｏｎ−ｃｈｉｐ）」（ＬＯＣ）として知られてい
る最新の技術を用いて、リードフレームは集積回路チッ
プの活性表面上に置かれる。これは、チップと接触する
第１の接着剤層、アルファバリヤーとして作用する中心
のポリマーフィルム、及び導体リードと接触する第２の
接着剤層の３つの層から一般的になる両面接着性絶縁テ
ープを用いてチップに結合される。これに代わる構成と
して、前記接着剤は単一の層のフィルムであり得る。
続するために、このチップは、封入材を通って伸びる金
属導体リードに接着上からも電気的にも結合される。前
記金属導体は、銅合金又は他の適当な合金を切って複数
の金属リードにしたもののリードフレームから作られ
る。当技術分野で「リードオーバーチップ（ｌｅａｄ−
ｏｖｅｒ−ｃｈｉｐ）」又は「リードオンチップ（ｌｅ
ａｄ−ｏｎ−ｃｈｉｐ）」（ＬＯＣ）として知られてい
る最新の技術を用いて、リードフレームは集積回路チッ
プの活性表面上に置かれる。これは、チップと接触する
第１の接着剤層、アルファバリヤーとして作用する中心
のポリマーフィルム、及び導体リードと接触する第２の
接着剤層の３つの層から一般的になる両面接着性絶縁テ
ープを用いてチップに結合される。これに代わる構成と
して、前記接着剤は単一の層のフィルムであり得る。
【０００４】電気的接続をするために、前記チップの活
性表面上に形成されたボンディングパッドからの細いワ
イヤー（電線）で、前記チップは前記金属導体にワイヤ
ーボンディングもされる。このワイヤーボンディング
は、前記チップを前記リードフレームに機械的にくっつ
ける接着テープ又はフィルムを置くことを含意する。前
記テープはボディングパッドを覆うことはできないが、
それは、前記ボンディングパッドから前記導体に伸びる
ワイヤーボンドの長さを最小にするためにできるだけ密
に閉じていなければならない。ワイヤーの長さを最小に
すると、封入されたチップの電気的な性能と信頼性を改
善する。典型的にはエポキシ又はプラスチックシーラン
ト中への全体の複合物の封入は、チップをリードフレー
ムにワイヤーボンディングした後に行う。従って、チッ
プの表面に機械的に置かなければならない接着剤フィル
ム又はテープの使用は、半導体チップの製造において不
利となりうる。
性表面上に形成されたボンディングパッドからの細いワ
イヤー（電線）で、前記チップは前記金属導体にワイヤ
ーボンディングもされる。このワイヤーボンディング
は、前記チップを前記リードフレームに機械的にくっつ
ける接着テープ又はフィルムを置くことを含意する。前
記テープはボディングパッドを覆うことはできないが、
それは、前記ボンディングパッドから前記導体に伸びる
ワイヤーボンドの長さを最小にするためにできるだけ密
に閉じていなければならない。ワイヤーの長さを最小に
すると、封入されたチップの電気的な性能と信頼性を改
善する。典型的にはエポキシ又はプラスチックシーラン
ト中への全体の複合物の封入は、チップをリードフレー
ムにワイヤーボンディングした後に行う。従って、チッ
プの表面に機械的に置かなければならない接着剤フィル
ム又はテープの使用は、半導体チップの製造において不
利となりうる。
【０００５】
【課題を解決するための手段及び発明の効果】本発明
は、チップをリード導体に接合するための接着剤をシリ
コンウェーハーの活性表面上に直接堆積し、接着剤の複
数の小部分を写真平板法によりエッチンして除き、ボン
ディングパッドを露出した後、このウェーハーをさいの
目に切ってチップとする。前記接着剤は、アルファバリ
ヤーとして作用するに充分であり、チップを導体リード
に接合するに充分な厚さで塗る。この方法は、接着剤テ
ープをチップに用い且つ貼りつける必要性をなくする。
この結果、界面が少なくなり、半導体チップ上のボンデ
ィングパッドの近くに導体リードを置く精度を向上させ
る。なぜなら、リードをチップに接合するために接着テ
ープを機械的に置くことは、もはや要素ではないからで
ある。
は、チップをリード導体に接合するための接着剤をシリ
コンウェーハーの活性表面上に直接堆積し、接着剤の複
数の小部分を写真平板法によりエッチンして除き、ボン
ディングパッドを露出した後、このウェーハーをさいの
目に切ってチップとする。前記接着剤は、アルファバリ
ヤーとして作用するに充分であり、チップを導体リード
に接合するに充分な厚さで塗る。この方法は、接着剤テ
ープをチップに用い且つ貼りつける必要性をなくする。
この結果、界面が少なくなり、半導体チップ上のボンデ
ィングパッドの近くに導体リードを置く精度を向上させ
る。なぜなら、リードをチップに接合するために接着テ
ープを機械的に置くことは、もはや要素ではないからで
ある。
【０００６】他の態様において、本発明は、その活性表
面上に、厚さ０．１〜５ミルの量で堆積したポリイミド
接着剤の層を有する半導体集積回路チップであって、前
記ポリイミドがアルファバリヤーとして、また前記チッ
プをリード導体に接合する接着剤として作用することを
特徴とする。更に他の態様において、本発明は、封入さ
れた半導体チップである。
面上に、厚さ０．１〜５ミルの量で堆積したポリイミド
接着剤の層を有する半導体集積回路チップであって、前
記ポリイミドがアルファバリヤーとして、また前記チッ
プをリード導体に接合する接着剤として作用することを
特徴とする。更に他の態様において、本発明は、封入さ
れた半導体チップである。
【０００７】リードフレームへのチップの接合の為の接
着剤は、数ミルまでの厚さに均一な皮膜を塗るためのい
ずれかの便利な方法によって、ウェーハーの活性表面に
最初に塗布する（ａｐｐｌｙ）。適当な方法は、スピン
オン（ｓｐｉｎ−ｏｎ）被覆、ロール被覆、及びスプレ
ー被覆であり、好ましい方法はスピンオン被覆であり、
好ましい厚さは１ミルである。
着剤は、数ミルまでの厚さに均一な皮膜を塗るためのい
ずれかの便利な方法によって、ウェーハーの活性表面に
最初に塗布する（ａｐｐｌｙ）。適当な方法は、スピン
オン（ｓｐｉｎ−ｏｎ）被覆、ロール被覆、及びスプレ
ー被覆であり、好ましい方法はスピンオン被覆であり、
好ましい厚さは１ミルである。
【０００８】チップをリードフレームにくっつけるため
に熱的な、また接着剤としての要請に適合し、選択的堆
積又は選択的除去によってパターン化できるいずれの接
着剤もこの態様に用いうる。適当な接着剤の例は、当技
術分野で公知であり、エポキサイド、ポリイミド、アク
リル樹脂及びシリコーンを含む。しかしながら、性能、
コスト、及びイオンの純度の観点から好ましい接着剤は
ポリイミドである。このポリイミドはポリアミド酸とし
て、その前駆体の形で塗られ、硬化されてポリイミドに
なる。適当なポリアミド酸は、形式上芳香族二酸無水物
及び芳香族ジアミンの縮合物である。この使用のための
ポリアミド酸の組成物及び調製の方法は文献に記載され
ており、例えば米国特許Ｎo.３１７９６１４、３１７９
６３４が挙げられる。これらをここに引用して記載に含
める。
に熱的な、また接着剤としての要請に適合し、選択的堆
積又は選択的除去によってパターン化できるいずれの接
着剤もこの態様に用いうる。適当な接着剤の例は、当技
術分野で公知であり、エポキサイド、ポリイミド、アク
リル樹脂及びシリコーンを含む。しかしながら、性能、
コスト、及びイオンの純度の観点から好ましい接着剤は
ポリイミドである。このポリイミドはポリアミド酸とし
て、その前駆体の形で塗られ、硬化されてポリイミドに
なる。適当なポリアミド酸は、形式上芳香族二酸無水物
及び芳香族ジアミンの縮合物である。この使用のための
ポリアミド酸の組成物及び調製の方法は文献に記載され
ており、例えば米国特許Ｎo.３１７９６１４、３１７９
６３４が挙げられる。これらをここに引用して記載に含
める。
【０００９】前記望ましいポリアミド酸は、固体含量が
２０〜５０％で、作業できる粘度である１００〜３０，
０００センチポイズとなるように適当な溶媒に溶解す
る。特定のマイクロ電子用途のためのポリアミド酸及び
溶媒を特定のものに選択することは、当業者の知識の範
囲内にある。どんなポリアミド酸を選ぼうと、数平均分
子量は５０００〜５０，０００の範囲にある。これは当
技術分野で用いられているものよりかなり低く、これは
作業可能な粘度を保持する一方で比較的高い固体含量を
使用することを許容する。低分子量と高い固体含量は、
ポリアミド酸の０．１〜５．０ミルの厚いフィルムの堆
積を可能とする。塗布と接着のための好ましい範囲は
０．５〜１．５ミルである。この範囲の厚さは、リード
フレームへのチップへの充分な接着及び汚染からのチッ
プの充分な保護を提供するであろう。
２０〜５０％で、作業できる粘度である１００〜３０，
０００センチポイズとなるように適当な溶媒に溶解す
る。特定のマイクロ電子用途のためのポリアミド酸及び
溶媒を特定のものに選択することは、当業者の知識の範
囲内にある。どんなポリアミド酸を選ぼうと、数平均分
子量は５０００〜５０，０００の範囲にある。これは当
技術分野で用いられているものよりかなり低く、これは
作業可能な粘度を保持する一方で比較的高い固体含量を
使用することを許容する。低分子量と高い固体含量は、
ポリアミド酸の０．１〜５．０ミルの厚いフィルムの堆
積を可能とする。塗布と接着のための好ましい範囲は
０．５〜１．５ミルである。この範囲の厚さは、リード
フレームへのチップへの充分な接着及び汚染からのチッ
プの充分な保護を提供するであろう。
【００１０】多数の用途にとって、接着剤を塗る前にウ
ェーハーに接着促進剤を塗るのが好ましいであろう。接
着促進剤を用いるときは、それは用いられる接着剤の接
着を促進する種類及び量を選んで用いる。これらの材料
及び量は当技術分野で公知である。ポリアミド酸の適当
な接着促進剤はアミノシランである。
ェーハーに接着促進剤を塗るのが好ましいであろう。接
着促進剤を用いるときは、それは用いられる接着剤の接
着を促進する種類及び量を選んで用いる。これらの材料
及び量は当技術分野で公知である。ポリアミド酸の適当
な接着促進剤はアミノシランである。
【００１１】次いで、接着剤の堆積したウェーハーを乾
燥させて溶媒を除去して粘着性のない表面とする。乾燥
の時間及び温度は、接着剤層の厚さ、溶媒及び用いた処
方の組成に依存して変化するであろう。典型的な乾燥体
系は、低温で短時間の初期乾燥、例えば約５０℃で、１
０〜１５分、次いで、更に約９０℃で３０分以上乾燥す
ることを含むであろう。１ミルより厚いフィルムでは、
温度９０℃以上で４５〜６０分の乾燥が必要であろう。
ホットプレート乾燥でも良い場合もあるであろうが、ホ
ットプレート乾燥よりもオーブン乾燥が好ましい。
燥させて溶媒を除去して粘着性のない表面とする。乾燥
の時間及び温度は、接着剤層の厚さ、溶媒及び用いた処
方の組成に依存して変化するであろう。典型的な乾燥体
系は、低温で短時間の初期乾燥、例えば約５０℃で、１
０〜１５分、次いで、更に約９０℃で３０分以上乾燥す
ることを含むであろう。１ミルより厚いフィルムでは、
温度９０℃以上で４５〜６０分の乾燥が必要であろう。
ホットプレート乾燥でも良い場合もあるであろうが、ホ
ットプレート乾燥よりもオーブン乾燥が好ましい。
【００１２】接着剤の塗布（ａｐｐｌｉｃａｔｉｏｎ）
はウェーハーの全体に行われる。従って、続いて前記接
着剤の複数の小部分を除いて、金属導体に伸びるワイヤ
ーのためのボンディングパッドを露出しなければならな
い。この技術分野での従来の知恵によれば接着剤層が厚
いときは写真平板は好ましくないと言うものであった
が、標準的な写真平板技術は前記除去の好ましい方法で
ある。この技術を避けてきた理由は、接着剤が厚い程、
制御された除去をうるのが難しいという事実から生じた
ものと思われる。しかしながら、厚いフィルムは比較的
薄いフィルムと同じようにパターン化できないかも知れ
ないが、この用途にとっては微細なパターン化はそれほ
ど重要でないことが分かる。
はウェーハーの全体に行われる。従って、続いて前記接
着剤の複数の小部分を除いて、金属導体に伸びるワイヤ
ーのためのボンディングパッドを露出しなければならな
い。この技術分野での従来の知恵によれば接着剤層が厚
いときは写真平板は好ましくないと言うものであった
が、標準的な写真平板技術は前記除去の好ましい方法で
ある。この技術を避けてきた理由は、接着剤が厚い程、
制御された除去をうるのが難しいという事実から生じた
ものと思われる。しかしながら、厚いフィルムは比較的
薄いフィルムと同じようにパターン化できないかも知れ
ないが、この用途にとっては微細なパターン化はそれほ
ど重要でないことが分かる。
【００１３】写真平板法はこの技術分野で公知であり、
簡単に述べれば次のようになる。従来のフォトレジスト
材料を堆積された接着剤の表面にスピンオン（ｓｐｉｎ
ｏｎ）するか、又は他の手段で塗布する（ａｐｐｌ
ｙ）。陽画又は陰画を有する写真型板をボンディングパ
ッドと空間的に揃えることにより、チップの活性表面上
のボンディングパッドの配置に前記写真型板を一致させ
て、この表面をマスクする。次いで、このウェーハーを
選択されたフォトレジストに適した波長の光、通常は紫
外線に暴露し、前記特定のフォトレジスト用の現像系で
処理してこのフォトレジストを現像する。もしポジ型の
フォトレジスト材料が用いられるときは、それは紫外線
に曝されることにより、曝されない部分よりも現像液中
に、より溶解性が増すであろう。ポジ型のフォトレジス
ト材料が好ましい。それは、下に横たわる接着剤層も溶
解するように現像液を選べ、従ってボンディングバッド
を露出するのと同じステップでフォトレジストと接着剤
層を除きうるからである。
簡単に述べれば次のようになる。従来のフォトレジスト
材料を堆積された接着剤の表面にスピンオン（ｓｐｉｎ
ｏｎ）するか、又は他の手段で塗布する（ａｐｐｌ
ｙ）。陽画又は陰画を有する写真型板をボンディングパ
ッドと空間的に揃えることにより、チップの活性表面上
のボンディングパッドの配置に前記写真型板を一致させ
て、この表面をマスクする。次いで、このウェーハーを
選択されたフォトレジストに適した波長の光、通常は紫
外線に暴露し、前記特定のフォトレジスト用の現像系で
処理してこのフォトレジストを現像する。もしポジ型の
フォトレジスト材料が用いられるときは、それは紫外線
に曝されることにより、曝されない部分よりも現像液中
に、より溶解性が増すであろう。ポジ型のフォトレジス
ト材料が好ましい。それは、下に横たわる接着剤層も溶
解するように現像液を選べ、従ってボンディングバッド
を露出するのと同じステップでフォトレジストと接着剤
層を除きうるからである。
【００１４】当業者が理解するように、ネガ型のフォト
レジストが用いられると、暴露された材料は暴露されな
かった材料よりも溶解性が低くなる。チップ回路の陽画
又は陰画のパターンがポジ型の又はネガ型のフォトレジ
ストと一致するようにデザインされている。
レジストが用いられると、暴露された材料は暴露されな
かった材料よりも溶解性が低くなる。チップ回路の陽画
又は陰画のパターンがポジ型の又はネガ型のフォトレジ
ストと一致するようにデザインされている。
【００１５】残った暴露されなかったフォトレジスト
は、この技術分野で公知のいずれかの適当なフォトレジ
スト除去法により除去する。フォトレジスト及びポリア
ミド酸のパターン化の後、そして残ったフォトレジスト
の除去の後、残ったポリアミド酸を熱硬化させて望みの
ポリイミドにする。この硬化ステップは、脱水し、ポリ
アミド酸結合を安定なリングの閉じたイミドの形に変換
するに充分な条件下に、通常２００〜４００℃で０．２
０〜１６時間の条件下に行う。
は、この技術分野で公知のいずれかの適当なフォトレジ
スト除去法により除去する。フォトレジスト及びポリア
ミド酸のパターン化の後、そして残ったフォトレジスト
の除去の後、残ったポリアミド酸を熱硬化させて望みの
ポリイミドにする。この硬化ステップは、脱水し、ポリ
アミド酸結合を安定なリングの閉じたイミドの形に変換
するに充分な条件下に、通常２００〜４００℃で０．２
０〜１６時間の条件下に行う。
【００１６】前記接着剤を堆積し、パターン化した後ウ
ェーハーをさいの目に切ってチップとする。被覆された
ダイスを熱（２００〜３５０℃）及び圧力（５０〜１０
００ｐｓｉ）をかけて導電性リードフレームに接着させ
てくっつけ、ワイヤーボンディングにより電気的に接続
する。次いで、この組立て体を、例えば射出成形により
成形用コンパウンド中に封入する。適当な成形用コンパ
ウンド、例えばエポキシ成形材料は、当技術分野で公知
であり、成形用コンパウンド及び封入のための条件の選
択は当業者の知識の範囲内にある。
ェーハーをさいの目に切ってチップとする。被覆された
ダイスを熱（２００〜３５０℃）及び圧力（５０〜１０
００ｐｓｉ）をかけて導電性リードフレームに接着させ
てくっつけ、ワイヤーボンディングにより電気的に接続
する。次いで、この組立て体を、例えば射出成形により
成形用コンパウンド中に封入する。適当な成形用コンパ
ウンド、例えばエポキシ成形材料は、当技術分野で公知
であり、成形用コンパウンド及び封入のための条件の選
択は当業者の知識の範囲内にある。
【００１７】
【実施例】ポリアミド酸の調製 ＢＴＤＡ／ＡＰＢ：３，３’，４，４’−ベンゾフェノ
ンテトラカルボン酸二無水物（１９８．２ｇ）と１７
８．４ｇの１，３−ビス（３−アミノフェノキシ）ベン
ゼンを、６００mLのＮ−メチルピロリドン中、４５℃で
６時間縮合させた。この生成物をちりのない雰囲気中
で、標準的な０．５μm のテフロンろ過膜を通してろ過
し、２５，０００ｃｐｓの溶液を得た。
ンテトラカルボン酸二無水物（１９８．２ｇ）と１７
８．４ｇの１，３−ビス（３−アミノフェノキシ）ベン
ゼンを、６００mLのＮ−メチルピロリドン中、４５℃で
６時間縮合させた。この生成物をちりのない雰囲気中
で、標準的な０．５μm のテフロンろ過膜を通してろ過
し、２５，０００ｃｐｓの溶液を得た。
【００１８】ＳＤＡ／ＡＰＢ：ビス−〔１，３−イソベ
ンゾフランジオン〕−５，５’−チオビス（４，１−フ
ェニレンオキシ）（２６１．０ｇ）を、１４８．３ｇの
１，３−ビス（３−アミノフェノキシ）ベンゼン及び
２．２ｇの４−ヒドロキシアニリンと、Ｎ−メチルピロ
リドン中、４５℃で６時間縮合させた。この生成物を
０．５μm のろ過の後、２２，０００ｃｐｓ溶液として
分離した。
ンゾフランジオン〕−５，５’−チオビス（４，１−フ
ェニレンオキシ）（２６１．０ｇ）を、１４８．３ｇの
１，３−ビス（３−アミノフェノキシ）ベンゼン及び
２．２ｇの４−ヒドロキシアニリンと、Ｎ−メチルピロ
リドン中、４５℃で６時間縮合させた。この生成物を
０．５μm のろ過の後、２２，０００ｃｐｓ溶液として
分離した。
【００１９】低粘度ＢＴＤＡ／ＡＰＢ：ＢＴＤＡ／ＡＰ
Ｂポリアミド酸溶液（１００mL）を、１８mLの予備ろ過
したシクロペンタノンで希釈し、１３，０００ｃｐｓ溶
液を得た。
Ｂポリアミド酸溶液（１００mL）を、１８mLの予備ろ過
したシクロペンタノンで希釈し、１３，０００ｃｐｓ溶
液を得た。
【００２０】（例１）活性４メガビットドラム（Ｄｙｎ
ａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）回路を有する直径６インチ、厚さ１１ミルのシリコ
ンウェーハーの活性表面上にＢＴＤＡ／ＡＰＢポリアミ
ド酸溶液を被覆した。標準スピンコーチング（ｓｐｉｎ
−ｃｏａｔｉｎｇ）法を用いて、約７０μm の湿ったフ
ィルムを堆積した。このウェーハーを強制空気炉（ｆｏ
ｒｃｅｄ−ａｉｒ ｏｖｅｎ）（強制空気循環炉である
と強制通風炉であるとを問わない）中、９０℃で３０分
乾燥し、半乾燥の厚さ６１μm のフィルムを得た。ヘキ
スト−セラニーズＡＺ−４６２０ポジ型フォトレジスト
をスピンコーチングにより塗り、ホットプレート上、９
０℃で１〜１／２分乾燥した。次いで、得られた６μm
のフォトレジストフィルムを、標準ガラスフォトマスク
を通して、視準された高圧水銀光源に暴露した。この
際、照射は、製造者の推奨する条件（２５ミリワット／
cm2 、４５秒）に従った。前記マスクは前記活性回路の
ボンディングパッド上に配置された４ミル〜８０ミルの
範囲の正方形又は長方形の種々の通路を照射するように
設計し、整列させた。
ａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）回路を有する直径６インチ、厚さ１１ミルのシリコ
ンウェーハーの活性表面上にＢＴＤＡ／ＡＰＢポリアミ
ド酸溶液を被覆した。標準スピンコーチング（ｓｐｉｎ
−ｃｏａｔｉｎｇ）法を用いて、約７０μm の湿ったフ
ィルムを堆積した。このウェーハーを強制空気炉（ｆｏ
ｒｃｅｄ−ａｉｒ ｏｖｅｎ）（強制空気循環炉である
と強制通風炉であるとを問わない）中、９０℃で３０分
乾燥し、半乾燥の厚さ６１μm のフィルムを得た。ヘキ
スト−セラニーズＡＺ−４６２０ポジ型フォトレジスト
をスピンコーチングにより塗り、ホットプレート上、９
０℃で１〜１／２分乾燥した。次いで、得られた６μm
のフォトレジストフィルムを、標準ガラスフォトマスク
を通して、視準された高圧水銀光源に暴露した。この
際、照射は、製造者の推奨する条件（２５ミリワット／
cm2 、４５秒）に従った。前記マスクは前記活性回路の
ボンディングパッド上に配置された４ミル〜８０ミルの
範囲の正方形又は長方形の種々の通路を照射するように
設計し、整列させた。
【００２１】この暴露したウェーハーを２５℃のヘキス
ト−セラニーズＡＺ３２７ＭＩＦ現像材料の溶液中に入
れた。このウェーハーを取り出し直ちに脱イオン水で１
５秒間リンスした。この現像／リンスサイクルを５回繰
り返した。最後の水リンスは３０秒に延ばした。このウ
ェーハーを室温の圧縮窒素流で乾燥し、次いで強制空気
炉中、１２０℃で２時間置いた。炉から取り出した後、
全体のウェーハーを上述の紫外線に４５秒暴露した。水
で１：１に希釈したヘキスト−セラニーズＡＺ４００Ｋ
現像液中にウェーハーを入れて、残りの全てのフォトレ
ジストを除いた。それを１分間穏やかに攪拌し、次いで
取り出し脱イオン水で３０秒リンスした。加圧した窒素
流で過剰の水を除き、残ったパターン化されたフィルム
を強制空気炉中で、以下の条件で硬化した：
ト−セラニーズＡＺ３２７ＭＩＦ現像材料の溶液中に入
れた。このウェーハーを取り出し直ちに脱イオン水で１
５秒間リンスした。この現像／リンスサイクルを５回繰
り返した。最後の水リンスは３０秒に延ばした。このウ
ェーハーを室温の圧縮窒素流で乾燥し、次いで強制空気
炉中、１２０℃で２時間置いた。炉から取り出した後、
全体のウェーハーを上述の紫外線に４５秒暴露した。水
で１：１に希釈したヘキスト−セラニーズＡＺ４００Ｋ
現像液中にウェーハーを入れて、残りの全てのフォトレ
ジストを除いた。それを１分間穏やかに攪拌し、次いで
取り出し脱イオン水で３０秒リンスした。加圧した窒素
流で過剰の水を除き、残ったパターン化されたフィルム
を強制空気炉中で、以下の条件で硬化した：
【００２２】室温→１００℃（５℃／分） ３０分保持 １００℃→１８０℃（５℃／分） ３０分保持 １８０℃→３００℃（５℃／分） １２０分保持 ３００℃→３５０℃（５℃／分） １５分保持 ３５０℃→室温（−７℃／分）
【００２３】この被覆されたウェーハーをさいの目に切
って、パターン化された厚さ４０μm の２２０ミル×４
２０ミルのダイスを得た。
って、パターン化された厚さ４０μm の２２０ミル×４
２０ミルのダイスを得た。
【００２４】前記チップ及びリードフレームを、２９０
℃に維持されたホットプレート上で暫時加熱し、合金４
２「タイプＬＯＣ」リードフレームにくっつけた。この
予備加熱チップを接着剤を下にして加熱したリードフレ
ーム上に置き、３kgの圧力を４秒かけた。全体の組立て
品をホットプレートから取り出し、室温に冷却した。
℃に維持されたホットプレート上で暫時加熱し、合金４
２「タイプＬＯＣ」リードフレームにくっつけた。この
予備加熱チップを接着剤を下にして加熱したリードフレ
ーム上に置き、３kgの圧力を４秒かけた。全体の組立て
品をホットプレートから取り出し、室温に冷却した。
【００２５】この時点で、標準のダイス剪断接着試験
（試料８０ミル×８０ミル）を行ったところ、ダイスが
粉々になる点（１０〜１５kg）までの剪断力では、接着
破壊が起こらなかった。
（試料８０ミル×８０ミル）を行ったところ、ダイスが
粉々になる点（１０〜１５kg）までの剪断力では、接着
破壊が起こらなかった。
【００２６】次いで、最初に標準のワイヤーボンディン
グ法を用いてリードフレームのフィンガー（ｆｉｎｇｅ
ｒ）をダイスのボンディングパッドに接続し、次いで全
体の複合物をエポキシベースの成形用コンパウンド中に
封入して、前記組み立て体から標準のプラスチックパッ
ケージを作った。
グ法を用いてリードフレームのフィンガー（ｆｉｎｇｅ
ｒ）をダイスのボンディングパッドに接続し、次いで全
体の複合物をエポキシベースの成形用コンパウンド中に
封入して、前記組み立て体から標準のプラスチックパッ
ケージを作った。
【００２７】（例２）低粘度ＢＴＤＡ／ＡＰＢポリアミ
ド酸溶液を用いて例１と同様な過程を行った。スピンコ
ーチング条件を、最初の乾燥の後フィルム厚さが１４μ
m となるように調節した。この場合には、ほんの２回の
現像／リンスサイクルを用いた。硬化後の最終フィルム
厚さは１０μm であった。ダイスの取り付けは３１０℃
で０．５kgの圧力で行った。ダイスの剪断試験（試料８
０ミル×８０ミル）を行ったところ、ダイスは１０〜１
５kgで破壊された。
ド酸溶液を用いて例１と同様な過程を行った。スピンコ
ーチング条件を、最初の乾燥の後フィルム厚さが１４μ
m となるように調節した。この場合には、ほんの２回の
現像／リンスサイクルを用いた。硬化後の最終フィルム
厚さは１０μm であった。ダイスの取り付けは３１０℃
で０．５kgの圧力で行った。ダイスの剪断試験（試料８
０ミル×８０ミル）を行ったところ、ダイスは１０〜１
５kgで破壊された。
【００２８】（例３）低粘度ＢＴＤＡ／ＡＰＢポリアミ
ド酸溶液を用い、６インチのブランクの回路のないウェ
ーハー上に塗って例１と同様な過程を行った。ワイヤー
ポンディング及び封入ステップを行わなかった。最初の
乾燥の後のフィルム厚さは４７μm であり、最後の硬化
の後の厚さは３５μm であった。圧力３kgで、温度範囲
２２０〜３４０℃でダイスの取り付けを行った。表１
は、得られたダイス剪断強度（試料８０ミル×８０ミ
ル）を示す。
ド酸溶液を用い、６インチのブランクの回路のないウェ
ーハー上に塗って例１と同様な過程を行った。ワイヤー
ポンディング及び封入ステップを行わなかった。最初の
乾燥の後のフィルム厚さは４７μm であり、最後の硬化
の後の厚さは３５μm であった。圧力３kgで、温度範囲
２２０〜３４０℃でダイスの取り付けを行った。表１
は、得られたダイス剪断強度（試料８０ミル×８０ミ
ル）を示す。
【００２９】〔表１〕 取り付け温度 ダイス剪断強度 （℃） （kg） ２２０ ０．０ ２３０ ０．１ ２４０ ０．１ ２５０ ０．５ ２６０ １．８ ２７０ ２．４ ２８０ ５．０ ２９０ ６．２ ３００ ７．８ ３２０ １０（ダイス破壊） ３３０ １１（ダイス破壊）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−84916（ＪＰ，Ａ) 特開 平７−161764（ＪＰ，Ａ) 特開 平４−91446（ＪＰ，Ａ) 特公 平５−10824（ＪＰ，Ｂ２) 特公 昭60−25025（ＪＰ，Ｂ２) 特公 昭63−39098（ＪＰ，Ｂ２)
Claims (6)
- 【請求項１】 次のステップを含む、リードオーバーチ
ップリードフレームにマウントするように適合された半
導体集積回路チップの製造方法： （ａ）数平均分子量５０００〜５０，０００で、厚さ
０．１〜５ミルの接着剤の均一な皮膜を、マイクロ電子
回路の形成されたシリコンウェーハーの表面に塗り； （ｂ）前記接着剤の選択された部分を除いてこのウェー
ハーの表面上のボンディングパッドを露出し； （ｃ）前記ウェーハーをさいの目に切って個々の半導体
集積回路チップを作り； （ｄ）前記チップをリードフレームに電気的に及び接着
させて結合し； （ｅ）前記チップ及びリードフレームをポリマーシーラ
ント中に封入する。 - 【請求項２】 前記接着剤を前記シリコンウェーハー上
に接着剤を吹きつける（ｓｐｉｎ ｏｎｔｏ）請求項１
の方法。 - 【請求項３】 前記接着剤をポリアミド酸として塗布
し、硬化させてポリイミドに変換する請求項１又は２の
方法。 - 【請求項４】 前記接着剤の選択された部分が写真平板
法により除かれる請求項１、２又は３の方法。 - 【請求項５】 次の連続的方法により製造された半導体
集積回路チップ： （ａ）数平均分子量５０００〜５０，０００で、厚さ
０．１〜５ミルの接着剤の均一な皮膜を、マイクロ電子
回路の形成されたシリコンウェーハーの表面に塗り； （ｂ）前記接着剤の選択された部分を除いてこのウェー
ハーの表面上のボンディングパッドを露出し； （ｃ）前記ウェーハーをさいの目に切って個々の半導体
集積回路チップを作る。 - 【請求項６】 次の方法で作った封入された半導体モジ
ュール： （ａ）数平均分子量５０００〜５０，０００で、厚さ
０．１〜５ミルの接着剤の均一な皮膜を、マイクロ電子
回路の形成されたシリコンウェーハーの表面に塗り； （ｂ）前記接着剤の選択された部分を除いてこのウェー
ハーの表面上のボンディングパッドを露出し； （ｃ）前記ウェーハーをさいの目に切って個々の半導体
集積回路チップを作り； （ｄ）前記チップをリードフレームに電気的に及び接着
させて結合し； （ｅ）前記チップ及びリードフレームをポリマーシーラ
ント中に封入する。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12753893A | 1993-09-28 | 1993-09-28 | |
| US127538 | 1993-09-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07153790A JPH07153790A (ja) | 1995-06-16 |
| JP2551737B2 true JP2551737B2 (ja) | 1996-11-06 |
Family
ID=22430635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6223159A Expired - Fee Related JP2551737B2 (ja) | 1993-09-28 | 1994-09-19 | 接着剤をマイクロ電子チップに塗布して半導体集積回路を作る方法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0645813A3 (ja) |
| JP (1) | JP2551737B2 (ja) |
| KR (1) | KR0144290B1 (ja) |
| CN (1) | CN1108810A (ja) |
| TW (1) | TW263611B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1101597C (zh) * | 1996-11-08 | 2003-02-12 | 三星电子株式会社 | 片上引线式半导体芯片封装及其制作方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5068712A (en) * | 1988-09-20 | 1991-11-26 | Hitachi, Ltd. | Semiconductor device |
| JPH02146758A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 樹脂封止型半導体装置 |
| US5242713A (en) * | 1988-12-23 | 1993-09-07 | International Business Machines Corporation | Method for conditioning an organic polymeric material |
| US5112942A (en) * | 1990-09-26 | 1992-05-12 | Ethyl Corporation | Polymide compositions |
| US5448450A (en) * | 1991-08-15 | 1995-09-05 | Staktek Corporation | Lead-on-chip integrated circuit apparatus |
| JPH05129469A (ja) * | 1991-10-31 | 1993-05-25 | Nec Corp | 樹脂封止型半導体装置 |
| US5286679A (en) * | 1993-03-18 | 1994-02-15 | Micron Technology, Inc. | Method for attaching a semiconductor die to a leadframe using a patterned adhesive layer |
-
1994
- 1994-08-31 KR KR1019940021784A patent/KR0144290B1/ko not_active IP Right Cessation
- 1994-09-01 EP EP94113711A patent/EP0645813A3/en not_active Withdrawn
- 1994-09-19 JP JP6223159A patent/JP2551737B2/ja not_active Expired - Fee Related
- 1994-09-27 TW TW083108975A patent/TW263611B/zh active
- 1994-09-28 CN CN94116464A patent/CN1108810A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0645813A3 (en) | 1996-03-13 |
| CN1108810A (zh) | 1995-09-20 |
| JPH07153790A (ja) | 1995-06-16 |
| KR0144290B1 (ko) | 1998-08-17 |
| TW263611B (ja) | 1995-11-21 |
| EP0645813A2 (en) | 1995-03-29 |
| KR950009894A (ko) | 1995-04-26 |
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