JP2545546Z

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Publication number: JP2545546Z
Authority: JP
Original assignee: Koa Corp
Current assignee: Koa Corp
Publication date: 1999-09-27

Description

【考案の詳細な説明】【０００１】【産業上の利用分野】本考案は、絶縁基板上の抵抗体がオーバーコート層で保護されているチツプ抵
抗器に関する。【０００２】【従来の技術】図４は従来一般のチツプ抵抗器を示す平面図、図５は図４のＡ−Ａ線に沿う断
面図である。【０００３】これらの図において、直方体形状のセラミツク基板１は、スラリを薄板状に形
成した所謂グリーンシートを焼成・分割してなるもので、このセラミツク基板１
の両側部にはメツキ処理を施した一対の電極２が形成されている。そして、セラ
ミツク基板１上には、両電極２，２間を連結する抵抗体３と、セラミツク基板１
を短手方向に横切つて抵抗体３を被覆する第１のオーバーコート層４と、比較的
膜厚が大きく第１のオーバーコート層４を被覆する第２のオーバーコート層５とが、それぞれ形成されており、設定抵抗値を調整するためのトリミング溝６が第
１のオーバーコート層４を貫通して抵抗体３に刻設されている。【０００４】両オーバーコート層４，５はいずれもガラスペーストを印刷・焼成してなるも
のであるが、第１のオーバーコート層４は、トリミング工程でレーザ等の熱衝撃
から抵抗体３を保護するために設けられ、一方第２のオーバーコート層５は、メ
ツキ工程でメツキ材が抵抗体３に付着するのを防止するとともに機械的強度を確
保するために設けられる。したがつて、第１のオーバーコート層４がトリミング
処理前に形成されるのに対し、第２のオーバーコート層５はトリミング処理後に
形成され、また、メツキ処理に先立つ酸洗いで腐食しないようにするため第２の
オーバーコート層５には耐酸性に富む材料が用いられる。【０００５】このようなチツプ抵抗器を製造する際には、まず、図６（ａ）に示すように、
縦横の分割溝７，８を刻設したセラミツク大基板９を用意し、このセラミツク大
基板９上に多数個分の電極２や抵抗体３、第１のオーバーコート層４を形成した
後、レーザトリミングを行つてトリミング溝６を形成し、次いで図６（ｂ）に示
すように、第２のオーバーコート層５を形成しておく。しかる後、分割溝７に沿
つてセラミツク大基板９を短冊状に一次分割し、それぞれの側面に電極２を延出
形成してから分割溝８に沿つて二次分割することにより、セラミツク大基板９が
細分化されてセラミツク基板１となり、各セラミツク基板１の両側部に露出する
電極２をメツキ処理して単品のチツプ抵抗器を完成する。そして、実装時には、
第２のオーバーコート層５の天面５ａをマウントノズルでエアーチヤツキングす
るという自動実装が一般に行われ、各チツプ抵抗器はプリント配線板等に面実装
される。【０００６】【考案が解決しようとする課題】ところで、かかるチツプ抵抗器における第２のオーバーコート層５の材料とし
ては、上記したようにメツキ工程を考慮して耐酸性に富むものを選択する必要が
あるが、一般に耐酸性に富む材料は靭性が強くて割りにくいので、従来例のように分割溝８に跨って第２のオーバーコート層５を形成すると、二次分割時の分割
作業性が悪く、しかも破断面にバリができやすいことから、その後のメカセンタ
リング時等に該バリに機械的衝撃が加わって該オーバーコート層５に欠けが発生
しやすいという不具合があった。また、従来例では第２のオーバーコート層５が
トリミング溝６を覆つて印刷形成されるため、該トリミング溝６内に密閉された
空気が焼成時に膨張してピンホールを発生しやすいという不具合もあつた。【０００７】そこで、分割溝７に跨らぬようにするため、第２のオーバーコート層５を各セ
ラミツク基板１の周縁から離間させた独立形状に印刷することも考えられるが、
その場合、第２のオーバーコート層５から露出するトリミング溝６を介して、電
極２のメツキ処理時に抵抗体３の一部がメツキされてしまう虞があるので、抵抗
値の信頼性が著しく損なわれることとなる。【０００８】本考案はこのような事情に鑑みてなされたもので、その目的は、製造段階での
分割作業性が良好で、しかも最上層のオーバーコート層の欠け不良やピンホール
発生が抑制できる高信頼性のチツプ抵抗器を提供することにある。【０００９】【課題を解決するための手段】上記した本考案の目的は、絶縁基板上に、一対の電極と、これら両電極間を連
結する抵抗体と、トリミング溝を形成する前に上記抵抗体を被覆する靭性が弱く
割りやすい材料からなる第１のオーバーコート層と、耐酸性に富み靭性が強く割
りにくい材料からなり上記トリミング処理後に上記第１のオーバーコート層を介
して上記抵抗体を被覆する第２のオーバーコート層とを設けたチツプ抵抗器にお
いて、上記第１のオーバーコート層上に該第１のオーバーコート層と同等の材料
で上記トリミング溝を覆うミドルコート層を設けるとともに、これら第１のオー
バーコート層とミドルコート層のそれぞれの端部を上記絶縁基板の周縁に一致さ
せ、かつ、上記ミドルコート層上に設けた上記第２のオーバーコート層を上記絶
縁基板の周縁から離間させることによつて達成される。【００１０】【作用】上記手段によれば、靭性が強くて割りにくい第２のオーバーコート層が製造段
階の分割溝に跨らないので、分割しやすくなって作業性が向上するとともに、分
割時に該オーバーコート層にバリが生じないことからバリへの機械的衝撃に起因
する欠け不良が回避でき、また、トリミング溝がミドルコート層に覆われるので
抵抗体へのメツキ材付着が防止でき、また、ミドルコート層にピンホールが発生
しても該ピンホールは第２のオーバーコート層に覆われるので問題とならない。【００１１】【実施例】以下、本考案の実施例を図面に基づいて説明する。【００１２】図１は本考案によるチツプ抵抗器の一実施例を示す平面図、図２は図１のＢ−
Ｂ線に沿う断面図、図３はこのチツプ抵抗器の製造工程図であり、先に説明した
図４〜６と対応する部分には同一符号が付してある。【００１３】図１，２に示すチツプ抵抗器は、そのセラミツク基板１上に、一対の電極２，
２間を連結する抵抗体３と、セラミツク基板１を短手方向に横切つてトリミング
処理前に抵抗体３を被覆する第１のオーバーコート層４と、トリミング処理後に
第１のオーバーコート層４を被覆するミドルコート層１０と、第１のオーバーコ
ート層４およびミドルコート層１０を介して抵抗体３を被覆するもののセラミツ
ク基板１の周縁からは若干離間している第２のオーバーコート層５とが、それぞ
れ形成されており、設定抵抗値を調整するためのトリミング溝６はミドルコート
層１０によつて完全に覆われている。ここで、第１のオーバーコート層４とミド
ルコート層１０は、セラミツク基板１を短手方向に横切つてその周縁まで達して
おり、また、ミドルコート層１０は、第１のオーバーコート層４と同等のガラス
ペーストを印刷・焼成してなるもので、靭性が比較的弱くて割りやすい、換言す
るなら破断面にバリが発生しにくい材料を用いている。【００１４】このようなチツプ抵抗器を製造する際には、まず図３（ａ）に示すように、セラミツク大基板９上に分割溝７に跨る多数個分の電極２，２，…を印刷形成し、
次いで図３（ｂ）に示すように、多数個分の抵抗体３，３，…を印刷形成して対
をなす電極２，２間を連結する。この後、図３（ｃ）に示すように、隣合う分割
溝７，７の間にそれぞれ縦方向に延びる第１のオーバーコート層４を印刷形成し
て各抵抗体３を被覆してから、レーザトリミングを行い、図３（ｄ）に示すよう
に、第１のオーバーコート層４を貫通するトリミング溝６を各抵抗体３に刻設し
て設定抵抗値を調整する。そしてトリミング工程後、図３（ｅ）に示すように、
第１のオーバーコート層４と略同形のミドルコート層１０を該オーバーコート層
４上に印刷形成し、次いで図３（ｆ）に示すように、分割溝７，８に跨らぬよう
にマスキングして多数個分の第２のオーバーコート層５，５，…を印刷形成し、
図示はしていないが、抵抗値表示等の捺印を第２のオーバーコート層５の天面５
ａに施す。しかる後、分割溝７に沿つてセラミツク大基板９を短冊状に一次分割
し、それぞれの側面に電極２を延出形成してから分割溝８に沿つて二次分割する
ことにより、セラミツク大基板９が細分化されてセラミツク基板１となり、各セ
ラミツク基板１の両側部に露出する電極２をメツキ処理して単品のチツプ抵抗器
を完成する。【００１５】このように上記実施例では、耐酸性に富むため靭性が強い第２のオーバーコー
ト層５がセラミツク基板１の周縁から離間させた独立形状に印刷形成してあるの
で、該オーバーコート層５は製造段階の分割溝８に跨らず、よつて二次分割時の
分割作業性が大幅に向上する。また、三層構造の第１のオーバーコート層４とミ
ドルコート層１０および第２のオーバーコート層５のうち、第１のオーバーコー
ト層４とミドルコート層１０は同等のガラスペーストを印刷・焼成したもので、
かつ、それらの端部はセラミツク基板１の周縁まで達しているので、これら第１
のオーバーコート層４とミドルコート層１０の印刷工程を簡略化することができ
る。さらに、二次分割時に第２のオーバーコート層５にバリを生じる虞がないの
で、メカセンタリング時等にバリへの機械的衝撃で第２のオーバーコート層が欠
けやすかつた従来品に比べ、製造段階や実装段階で欠け不良が発生しにくいチツ
プ抵抗器が得られている。なお、かかる独立形状の第２のオーバーコート層５はトリミング溝６を完全に覆うことはできないが、該トリミング溝６はミドルコー
ト層１０によつて完全に覆われるので、電極２のメツキ処理時にトリミング溝６
を介して抵抗体３にメツキ材が付着する虞はない。【００１６】また、上記実施例では、トリミング溝６内に密閉された空気が焼成時に膨張し
てミドルコート層１０にピンホールが発生したとしても、該ピンホールはその後
第２のオーバーコート層５に覆われるので問題とならず、ピンホールに起因する
特性劣化が回避されている。しかも、このミドルコート層１０は、トリミング処
理時に除去されてトリミング溝６の周辺に付着する削りかすを覆い隠すので、該
削りかすにメツキ材が付着することもない。【００１７】【考案の効果】以上説明したように本考案によるチツプ抵抗器は、靭性が弱く割りやすい同等
の材料からなる最下層の第１のオーバーコート層と中間層のミドルコート層の端
部を絶縁基板の周縁に一致させて設けるとともに、耐酸性が要求されるために靭
性が強い最上層のオーバーコート層を絶縁基板の周縁から離間させて設け、該オ
ーバーコート層が製造段階の分割溝に跨らないようにしてあるので、分割作業性
が向上するとともにバリに起因する欠け不良が回避でき、しかも、トリミング溝
を覆うミドルコート層上に該オーバーコート層を設けるので、抵抗体へのメツキ
材付着が防止できるとともに該オーバーコート層にピンホールが発生しなくなる
等、種々の効果を奏する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip resistor in which a resistor on an insulating substrate is protected by an overcoat layer. 2. Description of the Related Art FIG. 4 is a plan view showing a conventional general chip resistor, and FIG. 5 is a sectional view taken along line AA of FIG. In these figures, a rectangular parallelepiped ceramic substrate 1 is formed by firing and dividing a so-called green sheet in which a slurry is formed in a thin plate shape.
A pair of electrodes 2 which have been subjected to a plating process are formed on both sides. Then, on the ceramic substrate 1, a resistor 3 for connecting the two electrodes 2 and 2 and a ceramic substrate 1 are provided.
A first overcoat layer 4 covering the resistor 3 by traversing in the transverse direction, and a second overcoat layer 5 covering the first overcoat layer 4 having a relatively large thickness. A trimming groove 6 for adjusting a set resistance value is formed in the resistor 3 so as to penetrate the first overcoat layer 4. Each of the overcoat layers 4 and 5 is formed by printing and baking a glass paste. The first overcoat layer 4 protects the resistor 3 from thermal shock such as laser in a trimming process. On the other hand, the second overcoat layer 5 is provided to prevent the plating material from adhering to the resistor 3 in the plating step and to secure mechanical strength. Therefore, while the first overcoat layer 4 is formed before the trimming process, the second overcoat layer 5 is formed after the trimming process, and is not corroded by pickling prior to the plating process. For this purpose, a material having high acid resistance is used for the second overcoat layer 5. When manufacturing such a chip resistor, first, as shown in FIG.
A large ceramic substrate 9 provided with vertical and horizontal dividing grooves 7 and 8 is prepared. After forming a large number of electrodes 2, resistors 3 and a first overcoat layer 4 on the large ceramic substrate 9, a laser Trimming is performed to form a trimming groove 6, and then a second overcoat layer 5 is formed as shown in FIG. Thereafter, the large ceramic substrate 9 is firstly divided into strips along the division grooves 7, the electrodes 2 are formed to extend on the respective side surfaces, and then the second division is performed along the division grooves 8. 9 is divided into the ceramic substrates 1 and the electrodes 2 exposed on both sides of each ceramic substrate 1 are plated to complete a single chip resistor. And at the time of implementation,
Automatic mounting is generally performed in which the top surface 5a of the second overcoat layer 5 is air-checked with a mount nozzle, and each chip resistor is surface-mounted on a printed wiring board or the like. The material of the second overcoat layer 5 in such a chip resistor needs to be selected from those having high acid resistance in consideration of the plating process as described above. However, a material having a high acid resistance generally has a high toughness and is difficult to be divided. Therefore, when the second overcoat layer 5 is formed across the division groove 8 as in the conventional example, the division workability at the time of the secondary division is improved. Since the burrs are easily formed on the fractured surface, the burrs are subjected to a mechanical impact at the time of subsequent mechanical centering or the like, so that the overcoat layer 5 is likely to be chipped. Further, in the conventional example, since the second overcoat layer 5 is formed by printing so as to cover the trimming groove 6, there is also a disadvantage that air sealed in the trimming groove 6 expands during firing and pinholes are easily generated. Atsuta. In order to prevent the second overcoat layer 5 from straddling the dividing groove 7, it is conceivable to print the second overcoat layer 5 in an independent shape separated from the peripheral edge of each ceramic substrate 1.
In this case, there is a possibility that a portion of the resistor 3 may be damaged during the plating process of the electrode 2 via the trimming groove 6 exposed from the second overcoat layer 5, so that the reliability of the resistance value is significantly impaired. It will be. The present invention has been made in view of such circumstances, and has as its object the good workability of division at the manufacturing stage, and the occurrence of chipping defects and pinholes in the uppermost overcoat layer can be suppressed. An object of the present invention is to provide a highly reliable chip resistor. An object of the present invention is to form a pair of electrodes on an insulating substrate, a resistor connecting between the two electrodes, and the resistor before forming a trimming groove. Poor toughness covering body
The first overcoat layer is made of a material that is easy to split and has a high acid resistance and strong toughness.
It consists Rinikui material through the first overcoat layer after the trimming process in chip resistor having a second overcoat layer covering the resistor, the above first overcoat layer Material equivalent to the first overcoat layer
In provided with a middle coating layer covering the trimming groove, these first O
Align the respective ends of the bar coat layer and the middle coat layer with the periphery of the insulating substrate.
And by separating the second overcoat layer provided on the middle coat layer from the periphery of the insulating substrate. According to the above means, the second overcoat layer, which has high toughness and is difficult to split, does not straddle the dividing groove in the manufacturing stage, so that it is easy to split and the workability is improved. Since no burrs are formed on the overcoat layer, chipping defects due to mechanical impact on the burrs can be avoided, and since the trimming grooves are covered with the middle coat layer, adhesion of the plating material to the resistor can be prevented. Even if a pinhole is generated in the middle coat layer, the pinhole is covered by the second overcoat layer, so that there is no problem. An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a plan view showing an embodiment of a chip resistor according to the present invention, and FIG.
FIG. 3 is a sectional view taken along the line B and FIG. 3 is a manufacturing process diagram of the chip resistor, and portions corresponding to those in FIGS. The chip resistor shown in FIGS. 1 and 2 has a pair of electrodes 2 on a ceramic substrate 1.
A first overcoat layer 4 covering the resistor 3 before the trimming process by traversing the ceramic substrate 1 in the transverse direction; and a first overcoat layer 4 after the trimming process. And a second overcoat layer 5 which covers the resistor 3 via the first overcoat layer 4 and the middle coat layer 10 but is slightly separated from the periphery of the ceramic substrate 1. And the trimming groove 6 for adjusting the set resistance value is completely covered by the middle coat layer 10. Here, the first overcoat layer 4 and the middle
The light coat layer 10 traverses the ceramic substrate 1 in the transverse direction and reaches the periphery thereof.
In addition, the middle coat layer 10 is formed by printing and firing a glass paste equivalent to that of the first overcoat layer 4 and has relatively low toughness and is easy to split. In other words, burrs are generated on the fractured surface. The material which is difficult to be used is used. When manufacturing such a chip resistor, first, as shown in FIG. 3A, a large number of electrodes 2, 2,... Forming
Then, as shown in FIG. 3B, a number of resistors 3, 3,... Are formed by printing to connect the pair of electrodes 2, 2. Thereafter, as shown in FIG. 3 (c), a first overcoat layer 4 extending in the vertical direction is formed between adjacent divided grooves 7, 7 by printing to cover the resistors 3, and Laser trimming is performed, and as shown in FIG. 3D, a trimming groove 6 penetrating the first overcoat layer 4 is cut in each resistor 3 to adjust a set resistance value. After the trimming step, as shown in FIG.
A middle coat layer 10 having substantially the same shape as the first overcoat layer 4 is formed on the overcoat layer 4 by printing, and then, as shown in FIG. Print-forming a large number of second overcoat layers 5, 5,...
Although not shown, a seal such as a resistance value display is formed on the top surface 5 of the second overcoat layer 5.
a. Thereafter, the large ceramic substrate 9 is firstly divided into strips along the division grooves 7, the electrodes 2 are formed to extend on the respective side surfaces, and then the second division is performed along the division grooves 8. 9 is divided into the ceramic substrates 1 and the electrodes 2 exposed on both sides of each ceramic substrate 1 are plated to complete a single chip resistor. As described above, in the above embodiment, since the second overcoat layer 5 having high acid resistance and high toughness is formed by printing in an independent shape separated from the periphery of the ceramic substrate 1, the overcoat layer 5 is formed. 5 does not straddle the dividing groove 8 in the manufacturing stage, so that the dividing workability at the time of the secondary division is greatly improved. In addition, the first overcoat layer 4 having a three-layer structure
Of the dollar coat layer 10 and the second overcoat layer 5, the first overcoat
Layer 4 and middle coat layer 10 are obtained by printing and firing the same glass paste.
Further, since their ends reach the peripheral edge of the ceramic substrate 1, these first
Of the overcoat layer 4 and the middle coat layer 10 can be simplified.
You. Further, since there is no possibility that burrs are formed on the second overcoat layer 5 at the time of the secondary division, the second overcoat layer 5 is easily chipped due to mechanical impact on the burrs at the time of mechanical centering or the like. A chip resistor which is less likely to cause chipping failure in a manufacturing stage or a mounting stage has been obtained. Although the second overcoat layer 5 having such an independent shape cannot completely cover the trimming groove 6, the trimming groove 6 is completely covered by the middle coat layer 10. Trimming groove 6
There is no danger that the plating material will adhere to the resistor 3 via. In the above-described embodiment, even if the air sealed in the trimming groove 6 expands during firing and a pinhole is generated in the middle coat layer 10, the pinhole is thereafter formed in the second overcoat layer 5. Therefore, there is no problem, and deterioration of characteristics due to pinholes is avoided. Moreover, since the middle coat layer 10 is removed at the time of the trimming process and covers the shavings adhering to the periphery of the trimming groove 6, the plating material does not adhere to the shavings. As described above, the chip resistor according to the present invention has a low toughness and is easy to split.
Of the lowermost first overcoat layer and the middle coat layer of the intermediate layer made of the above materials
Part is provided so as to match the periphery of the insulating substrate, and the uppermost overcoat layer having high toughness because acid resistance is required is provided apart from the periphery of the insulating substrate, and the overcoat layer is divided in the manufacturing stage. Since it does not straddle the groove, the dividing workability is improved and chipping defects due to burrs can be avoided. In addition, since the overcoat layer is provided on the middle coat layer covering the trimming groove, the resistance to the resistor can be improved. Various effects are exhibited, such as preventing the adhesion of the plating material and preventing the occurrence of pinholes in the overcoat layer.

【図面の簡単な説明】【図１】本考案によるチツプ抵抗器の一実施例を示す平面図である。【図２】図１のＢ−Ｂ線に沿う断面図である。【図３】図１，２に示すチツプ抵抗器の製造工程図である。【図４】従来一般のチツプ抵抗器を示す平面図である。【図５】図４のＡ−Ａ線に沿う断面図である。【図６】図４，５に示すチツプ抵抗器の製造工程図である。【符号の説明】１セラミツク基板２電極３抵抗体４第１のオーバーコート層５第２のオーバーコート層６トリミング溝７，８分割溝１０ミドルコート層[Brief description of the drawings] FIG. FIG. 3 is a plan view showing an embodiment of the chip resistor according to the present invention. FIG. 2 It is sectional drawing which follows the BB line of FIG. FIG. 3 FIG. 3 is a manufacturing process diagram of the chip resistor shown in FIGS. FIG. 4 It is a top view which shows a conventional general chip resistor. FIG. 5 FIG. 5 is a sectional view taken along line AA of FIG. 4. FIG. 6 FIG. 6 is a manufacturing process diagram of the chip resistor shown in FIGS. [Explanation of symbols] 1 Ceramic substrate 2 electrodes 3 resistor 4 First overcoat layer 5 Second overcoat layer 6 Trimming groove 7, 8 division groove 10 Middle coat layer

Claims

[Claim 1] Before forming a pair of electrodes, a resistor connecting between these two electrodes, and a trimming groove for adjusting a set resistance value on the insulating substrate, a first overcoat layer toughness covering the resistor is made of weaker divided material easily, the first overcoat layer after the trimming process consists strongly split hard material <br/> wealth seen toughness acid resistance the A chip resistor provided with a second overcoat layer for covering the resistor via a first overcoat layer on the first overcoat layer .
A middle coat layer covering the trimming groove with a material equivalent to the
Each end of the first overcoat layer and the middle coat layer is connected to the above-mentioned insulating base.
A chip resistor according to claim 1, wherein said second overcoat layer is provided on said middle coat layer and spaced from said periphery of said insulating substrate.