JP2542933B2 - Time axis correction circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は時間軸補正回路に関し、特にたとえばメモ
リを一種の可変遅延線として使用し、そのメモリの前後
にA/D変換器およびD/A変換器を配置した、時間軸補正回
路に関する。Description: TECHNICAL FIELD The present invention relates to a time axis correction circuit, and in particular, a memory is used as a kind of variable delay line, and an A / D converter and a D / A converter are provided before and after the memory. The present invention relates to a time axis correction circuit in which a converter is arranged.
第5図には、メモリ1とその前後に配置されたA/D変
換器2およびD/A変換器3を含む時間軸補正回路の一例
が示される。そして、メモリ1のライトクロックとリー
ドクロックとを非同期で動作させる。すなわち、A/D変
換器2に入力される時間軸誤差を含んだ信号に追従する
たとえばPLL(Phase Locked Loop)で作成され、入力信
号と同量の時間軸誤差を有するA/D変換器2のサンプリ
ングクロックおよびメモリ1のライトクロックとする。
また、たとえば水晶発振子で構成されれ発振回路で作成
された時間軸誤差を含まない基準クロックを、メモリ1
から読み出すためのリードクロックおよびD/A変換器3
のサンプリングクロックとして用いる。リードクロック
とライトクロックとをたとえばリードアドレスカウンタ
とライトアドレスカウンタ(図示せず)で同一分周値で
それぞれ分周して得られたリードリセット信号とライト
リセット信号との位相関係は、リードクロックとライト
クロックとの周波数関係に応じて変化するので、メモリ
1が一種の可変遅延線として働き、それによって入力信
号に含まれる時間軸誤差が補正される。FIG. 5 shows an example of a time axis correction circuit including the memory 1 and the A / D converter 2 and the D / A converter 3 arranged before and after the memory 1. Then, the write clock and the read clock of the memory 1 are operated asynchronously. That is, the A / D converter 2 that is created by, for example, a PLL (Phase Locked Loop) that follows a signal including a time axis error input to the A / D converter 2 and that has the same time axis error as the input signal And the write clock of the memory 1.
In addition, for example, a reference clock that is configured by a crystal oscillator and that is created by an oscillation circuit and does not include a time axis error is used as a memory 1
Read clock and D / A converter 3 for reading from memory
Used as the sampling clock of. The phase relationship between the read reset signal and the write reset signal, which are obtained by dividing the read clock and the write clock by the same dividing value by a read address counter and a write address counter (not shown), respectively, is Since it changes according to the frequency relationship with the write clock, the memory 1 functions as a kind of variable delay line, and the time base error contained in the input signal is corrected by it.
このとき重要になるのが、ライトクロックが入力信号
の時間軸誤差に追従し、時間軸補正が行われるときのリ
ードリセット信号とライトリセット信号との位相関係で
ある。第6図はリードクロックとライトクロックとが入
力信号に追従したときの一般的な周波数関係を示し、時
間軸誤差を含まず、常に一定の周波数になるリードクロ
ックに対して、時間軸誤差の周期で周波数偏多を有する
ライトクロックとの関係を示す。At this time, what is important is the phase relationship between the read reset signal and the write reset signal when the write clock follows the time axis error of the input signal and the time axis correction is performed. FIG. 6 shows a general frequency relationship when the read clock and the write clock follow the input signal. The time-axis error period is constant with respect to the read clock that does not include the time-axis error and always has a constant frequency. Shows the relationship with the write clock having frequency deviation.
第6図の点A,EおよびIはリードクロック(第6図に
おいてRで示される)の周波数がライトクロック(第6
図においてWで示される)の周波数と一致する点であり
点A〜Eの期間は、リードクロックの周波数に対してラ
イトクロックの周波数の方が高い。したがって、この期
間においては、リードクロックおよびライトクロックを
同一分周値で分周したリードリセット信号とライトリセ
ット信号とは、第7A図のように、リードリセット信号を
基準にすれば、ライトリセット信号が進相方向に移動す
る。これに対して、点E〜Iの期間では、逆に、リード
クロックの周波数に対してライトクロックの周波数の方
が低い。したがって、リードリセット信号を基準にすれ
ば、第7B図に示すように、ライトリセット信号が遅相方
向に移動する。At points A, E and I in FIG. 6, the frequency of the read clock (indicated by R in FIG. 6) is the write clock (shown in FIG.
The frequency of the write clock is higher than the frequency of the read clock during the period of points A to E, which is the point corresponding to the frequency of (indicated by W in the figure). Therefore, in this period, the read reset signal and the write reset signal obtained by dividing the read clock and the write clock by the same dividing value are the write reset signal based on the read reset signal as shown in FIG. 7A. Moves in the advance direction. On the other hand, in the period of points E to I, conversely, the frequency of the write clock is lower than the frequency of the read clock. Therefore, when the read reset signal is used as a reference, the write reset signal moves in the lag direction as shown in FIG. 7B.
従来、ライトクロックが入力信号に追従したときの初
期状態において、ライトクロックとリードクロックとの
周波数関係が第6図のどの時点であるか判定する手段を
もっていないため、ライトクロックが入力信号に追従し
ていないときは、第8図に示すように、リードリセット
信号とライトリード信号とをそれぞれの期間(T:メモリ
が1Hメモリなり1H期間)の中点付近に位相を合わせ、こ
の位相関係を初期状態としていた。この方法でリードリ
セット信号とライトリセット信号と初期位相を合わせれ
ば、時間軸補正回路で可変遅延線として使用しているメ
モリ1の容量の半分の容量でしか時間軸を補正できな
い。たとえば、メモリとして1Hラインメモリを使用すれ
ば、時間軸補正範囲は0.5Hつまり±0.25Hになる。すな
わち、従来の方法では、メモリを有効に利用できないと
いう欠点があった。Conventionally, in the initial state when the write clock follows the input signal, the write clock follows the input signal because there is no means for determining the time point in FIG. 6 where the frequency relationship between the write clock and the read clock is. If not, as shown in FIG. 8, the read reset signal and the write read signal are aligned in phase near the midpoint of each period (T: 1H memory becomes 1H memory), and this phase relationship is initialized. I was in a state. If the read reset signal and the write reset signal are matched in the initial phase by this method, the time axis can be corrected only with a half capacity of the memory 1 used as the variable delay line in the time axis correction circuit. For example, if a 1H line memory is used as the memory, the time axis correction range will be 0.5H or ± 0.25H. That is, the conventional method has a drawback that the memory cannot be effectively used.
それゆえに、この発明の主たる目的は、メモリを有効
に利用し、その最大可能遅延量を拡大できる、時間軸補
正回路を提供することである。Therefore, a main object of the present invention is to provide a time axis correction circuit that can effectively use a memory and can expand the maximum possible delay amount.
この発明は、簡単にいえば、入力信号を受けかつ変換
クロックに応答してその入力信号をディジタルデータに
変換するA/D変換器と、A/D変換器によって変換されたデ
ィジタルデータをライトクロックに応答して書き込みか
つリードクロックに応答して読み出すメモリと、メモリ
から読み出されたディジタルデータを変換クロックに応
答してアナログ信号に変換するD/A変換器と、入力信号
に基づいてその入力信号に追従して変化する信号を発生
するようにされたPLL手段と、独立した基準信号を発生
する基準発振器とを備え、PLL手段からの信号をA/D変換
器の変換クロックおよびメモリのライトクロックとして
使用し、基準発振器からの信号をD/A変換器の変換クロ
ックおよびメモリのリードクロックとして使用する、時
間軸補正回路において、PLL手段からの信号が入力信号
に追従していないとき、A/D変換器の変換クロックおよ
びメモリのライトクロックとして基準発振器からの信号
を与えるように切り換える切換手段、PLL手段からの信
号が入力信号に追従しているとき、ライトクロックに相
関するメモリのライトリセット信号がリードクロックに
相関するメモリのリードリセット信号を追い越すのを検
出する追越検出手段、および当該追い越しが検出された
ときライトリセット信号を前記リードリセット信号とし
て出力する出力手段を備えることを特徴とする、時間軸
補正回路である。Briefly, the present invention provides an A / D converter which receives an input signal and converts the input signal into digital data in response to a conversion clock, and a digital clock which converts the digital data converted by the A / D converter. Memory that writes in response to a read clock and that reads in response to a read clock, a D / A converter that converts digital data read from the memory into an analog signal in response to a conversion clock, and its input based on an input signal A PLL means adapted to generate a signal that changes in response to the signal and a reference oscillator generating an independent reference signal are provided, and the signal from the PLL means is converted into an A / D converter clock and a memory is written. PLL means in the time axis correction circuit, which is used as a clock and uses the signal from the reference oscillator as the conversion clock of the D / A converter and the read clock of the memory. When these signals do not follow the input signal, the switching means that switches to give the signal from the reference oscillator as the conversion clock of the A / D converter and the write clock of the memory, the signal from the PLL means follows the input signal. The overwriting detection means for detecting that the write reset signal of the memory correlated with the write clock overtakes the read reset signal of the memory correlated with the read clock, and the write reset signal is detected when the overtaking is detected. The time axis correction circuit is characterized by comprising output means for outputting as a read reset signal.
PLL手段が入力信号に追従する以前は、切換手段によ
って、変換クロックおよびライトクロックとして、基準
発振器からの信号すなわちリードクロックが与えられ
る。したがって、この期間では、ライトクロックとリー
ドクロックとの周波数が一致し、したがって、リードリ
セット信号とライトリセット信号とが一定の位相関係に
ある。Before the PLL means follows the input signal, the switching means provides the signal from the reference oscillator, that is, the read clock, as the conversion clock and the write clock. Therefore, in this period, the frequencies of the write clock and the read clock match, so that the read reset signal and the write reset signal have a constant phase relationship.
PLL手段が入力信号に追従すると、リードリセット信
号を基準にすると、ライトリセット信号が移動を始め、
PLL手段が追従した時点が第6図に点AまたはIに相当
していれば、ライトリセット信号はその後進相方向に移
動を始める。また、PLL手段が追従した時点が第6図の
点Eであれば、ライトリセット信号は、その後遅相方向
に移動を始める。このとき、追越検出手段が、ライトリ
セット信号がリードリセット信号を追い越すのを検出
し、これによって出力手段がライトリセット信号をリー
ドリセット信号として出力する。したがって、PLL手段
が追従し始める時点は必ず第6図の点Eに相当するよう
に設定され、したがって、ライトリセット信号はPLL手
段が追従し始めた時点から遅相方向に移動し、たとえば
第6図の点Iを通過した後、再び進相方向に移動する。When the PLL means follows the input signal, the write reset signal starts moving when the read reset signal is used as a reference,
If the time point followed by the PLL means corresponds to the point A or I in FIG. 6, then the write reset signal starts moving in the phase advance direction. If the time point when the PLL means follows is point E in FIG. 6, the write reset signal then starts moving in the slow phase direction. At this time, the overtaking detection means detects that the write reset signal overtakes the read reset signal, and accordingly, the output means outputs the write reset signal as the read reset signal. Therefore, the time at which the PLL means starts to follow is always set so as to correspond to point E in FIG. 6, and therefore the write reset signal moves in the phase lag direction from the time at which the PLL means starts to follow, for example, the sixth point. After passing the point I in the figure, it moves again in the phase advance direction.
このように、ライトリセット信号が進相方向に対して
リードリセット信号を追い越すとき、リードリセット信
号としてライトリセット信号が出力されるため、ライト
リセット信号はリードリセット信号の遅相領域において
のみ移動する。したがって、メモリの容量で決定される
最大遅延量に相当する遅延が可能となる。In this way, when the write reset signal overtakes the read reset signal in the phase advance direction, the write reset signal is output as the read reset signal, so the write reset signal moves only in the phase delay region of the read reset signal. Therefore, a delay corresponding to the maximum delay amount determined by the memory capacity is possible.
この発明によれば、メモリの容量で決められる遅延量
を最大限利用することができ、したがって従来と同一メ
モリ容量であっても、従来に比べてより大きい時間軸誤
差を補正することができる。According to the present invention, the amount of delay determined by the capacity of the memory can be utilized to the maximum, and therefore even if the memory capacity is the same as the conventional one, it is possible to correct a larger time axis error than the conventional one.
この発明の上述の目的,その他の目的,特徴および利
点は、図面を参照して行う以下の実施例の詳細な説明か
ら一層明らかとなろう。The above-mentioned objects, other objects, features and advantages of the present invention will become more apparent from the following detailed description of the embodiments with reference to the drawings.
第1図を参照して、この実施例の時間軸補正回路10
は、入力端子12を含み、この入力端子12には、信号ソー
ス(図示せず)から、入力信号として、たとえばコンポ
ジットビデオ信号が入力される。この入力コンポジット
ビデオ信号がA/D変換器14においてディジタルデータに
変換され、ラインメモリ16に書き込まれる。そして、こ
のラインメモリ16からディジタルデータが読み出され
て、D/A変換器18において再びアナログ信号に変換さ
れ、出力端子20に、時間軸誤差が補正されたビデオ信号
として出力される。Referring to FIG. 1, the time base correction circuit 10 of this embodiment.
Includes an input terminal 12, to which a composite video signal, for example, is input as an input signal from a signal source (not shown). This input composite video signal is converted into digital data by the A / D converter 14 and written in the line memory 16. Then, the digital data is read from the line memory 16, converted again into an analog signal in the D / A converter 18, and output to the output terminal 20 as a video signal in which the time axis error is corrected.
コンポジットビデオ信号からの同期分離回路22によっ
て抽出された同期信号は、PLL24を構成する電圧制御発
振器(VCO)26から分周器28で分周された信号ととも
に、位相比較器30に入力される。位相比較器30において
2つの入力信号の位相比較が行われ、その位相差信号が
LPF32を経て、VCO26の制御電圧として印加される。この
PLL24がロックすると、VCO26の出力が、入力コンポジッ
トビデオ信号に追従するようになる。The sync signal extracted by the sync separation circuit 22 from the composite video signal is input to the phase comparator 30 together with the signal frequency-divided by the frequency divider 28 from the voltage controlled oscillator (VCO) 26 constituting the PLL 24. The phase comparator 30 compares the phases of the two input signals and outputs the phase difference signal.
It is applied as a control voltage for VCO 26 via LPF32. this
When the PLL 24 locks, the VCO 26 output will follow the input composite video signal.
また、VCO26の出力は、分周器34で分周され、上述の
同期分離回路22で抽出された同期信号とともに、同期判
別回路36に入力される。同期判別回路36では、その入力
2信号の位相に基づいて、PLL24がロックしたかどうか
を判別し、PLL24のロック状態のとき、ハイレベル
(「1」)を出力する。この同期判別回路36の出力は、
セレクトゲート38に与えられるととも、リセット信号作
成回路40に与えられる。Further, the output of the VCO 26 is frequency-divided by the frequency divider 34, and is input to the synchronization determination circuit 36 together with the synchronization signal extracted by the above-mentioned synchronization separation circuit 22. The synchronization determination circuit 36 determines whether or not the PLL 24 is locked based on the phase of the input 2 signal, and outputs a high level (“1”) when the PLL 24 is in the locked state. The output of this synchronization determination circuit 36 is
When applied to the select gate 38, it is also applied to the reset signal generation circuit 40.
セレクトゲート38では、同期判別回路36の出力のハイ
レベルまたはローレベルに依存して、VCO26の出力また
は基準発振器42からの出力を選択して、ラインメモリ16
のライトクロックおよびA/D変換器14のサンプリングク
ロックとして与える。すなわち、同期判別回路36の出力
が「0」のとき、すなわちPLL24がロックしていないと
き、セレクトゲーム38は、発振回路42の出力を選択し、
同期判別回路36の出力が「1」のとき、すなわちPLL24
が入力信号に追従しているとき、VCO26の出力を選択す
る。The select gate 38 selects the output of the VCO 26 or the output from the reference oscillator 42 depending on the high level or low level of the output of the synchronization determination circuit 36, and the line memory 16
The write clock and the sampling clock of the A / D converter 14 are given. That is, when the output of the synchronization determination circuit 36 is “0”, that is, when the PLL 24 is not locked, the select game 38 selects the output of the oscillation circuit 42,
When the output of the synchronization determination circuit 36 is "1", that is, the PLL 24
Selects the output of VCO 26 when is following the input signal.
なお、ラインメモリ16のリードクロックおよびD/A変
換器18のサンプリングクロックとしては、常に、発振回
路42の出力が与えられる。The output of the oscillation circuit 42 is always given as the read clock of the line memory 16 and the sampling clock of the D / A converter 18.
リセット信号作成回路40は、セレクトゲート38からの
ライトクロックおよび発振回路42の出力すなわちリード
クロックを受け、ラインメモリ16に対して、ライトリセ
ット信号およびリードリセット信号を与える。すなわ
ち、リセット信号作成回路40は、第2図に示すように、
ライトクロックを受けるライトリセットカウンタ401を
含み、このライトリセットカウンタ401は、与えられる
ライトクロックを1Hすなわち1/910分周する。このライ
トリセットカウンタの出力が、ライトリセットカウンタ
401のリセット信号として与えられるとともに、移相器4
02を経て、セレクトゲート403の一方入力に与えられ
る。また、リードクロックを受けるリードリセットカウ
ンタ404を同じようにリードクロックを1/910分周し、こ
のリードリセットカウンタ404の出力がセレクトゲート4
03の他方入力に与えられる。The reset signal generation circuit 40 receives the write clock from the select gate 38 and the output of the oscillation circuit 42, that is, the read clock, and supplies the line memory 16 with the write reset signal and the read reset signal. That is, the reset signal generating circuit 40, as shown in FIG.
It includes a write reset counter 401 that receives a write clock, and this write reset counter 401 divides the supplied write clock by 1H, that is, 1/910. The output of this light reset counter is
The phase shifter 4
It is given to one input of the select gate 403 via 02. Similarly, the read reset counter 404 that receives the read clock divides the read clock by 1/910, and the output of this read reset counter 404 is the select gate 4
It is given to the other input of 03.
同期判別回路36からの同期判別信号がアンドゲート40
5の一方入力に与えられ、このアンドゲート405の出力が
セレクトゲート403のセレクト信号(切換信号)として
与えられる。The synchronization determination signal from the synchronization determination circuit 36 is the AND gate 40.
5 is given to one input, and the output of the AND gate 405 is given as a select signal (switching signal) of the select gate 403.
上述のライトリセットカウンタ401の出力がライトリ
セット信号として、またセレクトゲート403の出力がリ
ードリセット信号として、それぞれ、ラインメモリ16に
与えられる。このラインリセット信号およびリードリセ
ット信号が追越検出回路406に与えられる。この追越検
出回路406では、たとえばリードリセット信号に対して
ライトリセット信号が初期位相から進相方向に移動した
とき、ハイレベル(「1」)を出力し、この追越検出回
路406の出力が上述のアンドゲート405の他方入力に与え
られる。The output of the write reset counter 401 and the output of the select gate 403 are given to the line memory 16 as a write reset signal and a read reset signal, respectively. The line reset signal and the read reset signal are given to the overtaking detection circuit 406. This overtaking detection circuit 406 outputs a high level (“1”) when the write reset signal moves from the initial phase to the advance direction with respect to the read reset signal, and the output of this overtaking detection circuit 406 is It is applied to the other input of the AND gate 405 described above.
なお、セレクトゲート403の出力すなわちリードリセ
ット信号がリードリセットカウンタ404のリセット信号
としても与えられる。The output of the select gate 403, that is, the read reset signal is also given as the reset signal of the read reset counter 404.
動作において、PLL24が入力信号に追従していないと
き、同期判別回路36からは「0」の信号か出力される。
したがって、セレクトゲート38は、ライトクロックおよ
びA/D変換器14のサンプリングクロックとして、発振回
路42の出力を選択して与える。したがって、この状態で
は、ライトクロックとしてはリードクロックと同じもの
が与えられ、したがって両者の周波数は全く同じであ
る。このとき、リセット信号作成回路40のセレクトゲー
ト403は、アンドゲート405からの「0」の出力によって
移相器402からの信号を選択する。このとき、移相器402
における移相量をたとえばゼロに設定しているものとす
れば、ライトリセット信号およびリードリセット信号
は、ともに、ライトリセットカウンタ401の出力とな
る。したがって、PLL24が入力信号に追従するまでは、
第3図に示すように、一定の位相関係(移相器402の移
相量で決まる)を保って出力される。したがって、この
移相量がゼロであれば、全く同じタイミングでライトリ
セット信号とリードリセット信号とが出力される。な
お、第3図における“PS"が移相器402における移相量で
あり、可変設定できる。In operation, when the PLL 24 does not follow the input signal, the synchronization determination circuit 36 outputs a signal of "0".
Therefore, the select gate 38 selects and gives the output of the oscillation circuit 42 as the write clock and the sampling clock of the A / D converter 14. Therefore, in this state, the same write clock as the read clock is given, and therefore the frequencies of both are exactly the same. At this time, the select gate 403 of the reset signal generation circuit 40 selects the signal from the phase shifter 402 by the output of “0” from the AND gate 405. At this time, the phase shifter 402
Assuming that the phase shift amount is set to zero, the write reset signal and the read reset signal are both output from the write reset counter 401. Therefore, until PLL24 follows the input signal,
As shown in FIG. 3, the signals are output while maintaining a constant phase relationship (determined by the phase shift amount of the phase shifter 402). Therefore, if this phase shift amount is zero, the write reset signal and the read reset signal are output at exactly the same timing. Note that “PS” in FIG. 3 is the phase shift amount in the phase shifter 402 and can be variably set.
PLL24が入力信号に追従してロックされると、同期判
別回路36から「1」が出力され、ライトクロックおよび
A/D変換器14のサンプリングクロックとしては、それま
での発振回路42の出力に代えてVCO26の出力が与えられ
る。このとき、アンドゲート405の出力が「1」となる
ために、リードリセット信号としては、リードリセット
カウンタ404の出力がセレクトゲート403で選択される。When the PLL 24 follows the input signal and is locked, "1" is output from the synchronization determination circuit 36, and the write clock and
As the sampling clock of the A / D converter 14, the output of the VCO 26 is given instead of the output of the oscillation circuit 42 up to that point. At this time, since the output of the AND gate 405 becomes “1”, the output of the read reset counter 404 is selected by the select gate 403 as the read reset signal.
リセット信号作成回路42にVCO26からのライトクロッ
クが入力されると、その周波数に基づいて、リードリセ
ット信号を基準にすれば、第6図に示すように、ライト
リセット信号が移動し始める。しかし、前述のように、
初期位相合わせでリードリセット信号とライトリセット
信号との位相が一致するように合わせられていれば、こ
のとき、メモリ16の容量で決定される最大遅延量に相応
する遅延Td1(第4図)が行われていることになる。When the write clock from the VCO 26 is input to the reset signal generating circuit 42, the write reset signal starts to move as shown in FIG. 6 if the read reset signal is used as a reference based on the frequency. But, as mentioned above,
If the phase of the read reset signal and the phase of the write reset signal are matched in the initial phase matching, at this time, the delay Td1 (FIG. 4) corresponding to the maximum delay amount determined by the capacity of the memory 16 is generated. It will be done.
その後、第4図に示すように、ライトリセット信号が
進相方向に移動すれば、タイミングT1のライトリセット
信号で書き込まれたデータがタイミングT3のリードリセ
ット信号では読み出されず、このタイミングT3ではタイ
ミングT2のライトリセット信号で新たに書き込まれたデ
ータが読み出されることになる。すなわち、この時点で
ライトリセット信号がリードリセット信号を追い越して
しまう。そのため、今まで最大遅延量Td1であったもの
が、急にTd2の遅延量に変化して大きなスキューを発生
し、さらに、タイミングT1からタイミングT2までの間の
データが欠落することになる。After that, as shown in FIG. 4, if the write reset signal moves in the phase advancing direction, the data written by the write reset signal at timing T1 is not read by the read reset signal at timing T3, and at this timing T3, timing T2 The newly written data is read by the write reset signal. That is, the write reset signal will overtake the read reset signal at this point. Therefore, what has been the maximum delay amount Td1 up to now suddenly changes to the delay amount of Td2 and a large skew is generated, and further, data between the timing T1 and the timing T2 is lost.
そこで、追越検出回路406(第2図)において、ライ
トリセット信号がリードリセット信号を追い越したと
き、その回路406から「0」を出力する。したがって、
この時点でアンドゲート405の出力が「0」となり、セ
レクトゲート403は、リードリセット信号として再び移
相器402の出力すなわちライトリセットカウンタ401の出
力を選択する。したがって、ライトリセット信号とリー
ドリセット信号とが再び同じタイミングで出力される。
その後、アンドゲート405の出力が「1」に切り換わ
り、セレクトゲート403が、リードリセット信号として
リードリセットカウンタ404の出力を選択する。そし
て、再び、ライトリセット信号が進相方向に移動して追
越検出回路406が追い越しを検出する。したがって、再
び初期状態すなわちリードリセット信号とライトリセッ
ト信号とが同じタイミングで出力される状態にされる。
このような動作を繰り返すと、結果的に、必ず第6図に
示す点Eを初期位相として設定することができ、したが
って、ライトリセット信号は、リードリセット信号を基
準にすれば、必ず、遅相方向に移動することになる。し
たがって、第6図の点Eから点Iまでの時間軸誤差の量
がラインメモリ16で決められる最大遅延量Td1(第4
図)を越さなければ、その範囲内でのジッタの制御が可
能である。第6図の点Iを通過した後、ライトリセット
信号は進方向に移動するが、先にライトリセット信号は
遅相方向に移動しているので、特別な異常状態がなけれ
ば、ライトリセット信号がリードリセット信号を追い越
すことはなく、以後正常な動作を行う。そして、第6図
の点Jで再びリードリセット信号とライトリセット信号
との位相が一致する初期状態に戻る。Therefore, when the write reset signal overtakes the read reset signal in the overtaking detection circuit 406 (FIG. 2), "0" is output from the circuit 406. Therefore,
At this point, the output of the AND gate 405 becomes “0”, and the select gate 403 selects the output of the phase shifter 402, that is, the output of the write reset counter 401 again as the read reset signal. Therefore, the write reset signal and the read reset signal are output again at the same timing.
After that, the output of the AND gate 405 switches to "1", and the select gate 403 selects the output of the read reset counter 404 as the read reset signal. Then, the write reset signal again moves in the phase advance direction, and the overtaking detection circuit 406 detects the overtaking. Therefore, the initial state, that is, the read reset signal and the write reset signal are output again at the same timing.
By repeating such an operation, as a result, the point E shown in FIG. 6 can always be set as the initial phase. Therefore, if the read reset signal is used as a reference, the write reset signal is always delayed. Will move in the direction. Therefore, the amount of time axis error from point E to point I in FIG. 6 is the maximum delay amount Td1 (fourth point) determined by the line memory 16.
If the figure is not exceeded, the jitter can be controlled within that range. After passing the point I in FIG. 6, the write reset signal moves in the advancing direction, but the write reset signal moves in the lagging direction first, so if there is no special abnormal state, the write reset signal is It does not overtake the read reset signal and operates normally thereafter. Then, at the point J in FIG. 6, the state returns to the initial state where the phases of the read reset signal and the write reset signal match again.
このような動作によって、時間軸誤差が含まれる入力
コンポジットビデオ信号は、その時間軸が補正され、出
力端子20には時間軸誤差を含まないビデオ信号が現れ
る。このとき、時間軸補正回路10による時間軸補正範囲
は、ラインメモリ16として1Hラインメモリを使用してい
るため、その最大遅延量である1Hつまり±0.5Hとなる。By such an operation, the time axis of the input composite video signal including the time axis error is corrected, and the video signal without the time axis error appears at the output terminal 20. At this time, since the 1H line memory is used as the line memory 16, the time axis correction range by the time axis correction circuit 10 is the maximum delay amount of 1H, that is, ± 0.5H.
なお、メモリ16の容量は、必要に応じて、適宜変更さ
れ、フレームメモリとして構成されてもよい。It should be noted that the capacity of the memory 16 may be appropriately changed as necessary and configured as a frame memory.
第1図はこの発明の一実施例を示すブロック図である。 第2図は第1図実施例のリセット信号作成回路を詳細に
示すブロック図である。 第3図は第1図および第2図実施例においてPLLが入力
信号に追従していない状態におけるリードリセット信号
およびライトリセット信号の関係を示すタイミング図で
ある。 第4図は第1図および第2図実施例においてPLLが入力
信号に追従した状態におけるリードリセット信号および
ライトリセット信号の関係を示すタイミング図である。 第5図は従来の一般的な時間軸補正回路を示すブロック
図である。 第6図はライトクロックとリードクロックとの周波数関
係を示すグラフである。 第7図Aおよび第7B図はリードリセット信号に対してラ
イトリセット信号が移動する方向を示すタイミング図で
ある。 第8図は従来の初期位相合わせを説明するタイミング図
である。 図において、10は時間軸補正回路、14はA/D変換器、16
はラインメモリ、18はD/A変換器、24はPLL、36は同期判
別回路、38,403はセレクトゲート、40はリセット信号作
成回路、42は基準発振回路、401はラインリセットカウ
ンタ、402は移相器、404はリードリセットカウンタ、40
5はアンドゲート、406は追越検出回路を示す。FIG. 1 is a block diagram showing an embodiment of the present invention. FIG. 2 is a block diagram showing in detail the reset signal generating circuit of the embodiment shown in FIG. FIG. 3 is a timing chart showing the relationship between the read reset signal and the write reset signal in the state where the PLL does not follow the input signal in the embodiment of FIGS. 1 and 2. FIG. 4 is a timing chart showing the relationship between the read reset signal and the write reset signal when the PLL follows the input signal in the embodiment of FIGS. 1 and 2. FIG. 5 is a block diagram showing a conventional general time axis correction circuit. FIG. 6 is a graph showing the frequency relationship between the write clock and the read clock. 7A and 7B are timing charts showing the direction in which the write reset signal moves with respect to the read reset signal. FIG. 8 is a timing chart for explaining the conventional initial phase adjustment. In the figure, 10 is a time axis correction circuit, 14 is an A / D converter, 16
Is a line memory, 18 is a D / A converter, 24 is a PLL, 36 is a synchronization determination circuit, 38 and 403 are select gates, 40 is a reset signal generation circuit, 42 is a reference oscillation circuit, 401 is a line reset counter, and 402 is a phase shift 404, read reset counter, 40
5 is an AND gate, and 406 is an overtaking detection circuit.
Claims (1)
てその入力信号をディジタルデータに変換するA/D変換
器と、前記A/D変換器によって変換されたディジタルデ
ータをライトクロックに応答して書き込みかつリードク
ロックに応答して読み出すメモリと、前記メモリから読
み出されたディジタルデータを変換クロックに応答して
アナログ信号に変換するD/A変換器と、前記入力信号に
基づいてその入力信号に追従して変化する信号を発生す
るようにされたPLL手段と、独立した基準信号を発生す
る基準発振器とを備え、前記PLL手段からの信号を前記A
/D変換器の変換クロックおよび前記メモリの前記ライト
クロックとして使用し、前記基準発振器からの信号を前
記D/A変換器の変換クロックおよび前記メモリの前記リ
ードクロックとして使用する、時間軸補正回路におい
て、 前記PLL手段からの信号が前記入力信号に追従していな
いとき、前記A/D変換器の変換クロックおよび前記メモ
リの前記ライトクロックとして前記基準発振器からの信
号を与えるように切り換える切換手段、 前記PLL手段からの信号が前記入力信号に追従している
とき、前記ライトクロックに相関する前記メモリのライ
トリセット信号が前記リードクロックに相関する前記メ
モリのリードリセット信号を追い越すのを検出する追越
検出手段、および 当該追い越しが検出されたとき前記ライトリセット信号
を前記リードリセット信号として出力する出力手段を備
えることを特徴とする、時間軸補正回路。1. An A / D converter that receives an input signal and converts the input signal into digital data in response to a conversion clock; and a digital data converted by the A / D converter in response to a write clock. A memory for writing and reading in response to a read clock, a D / A converter for converting digital data read from the memory into an analog signal in response to a conversion clock, and an input signal based on the input signal PLL means adapted to generate a signal that changes in accordance with the above, and a reference oscillator generating an independent reference signal, the signal from the PLL means
In the time axis correction circuit, which is used as the conversion clock of the D / D converter and the write clock of the memory, and uses the signal from the reference oscillator as the conversion clock of the D / A converter and the read clock of the memory. When the signal from the PLL means does not follow the input signal, a switching means that switches to give a signal from the reference oscillator as the conversion clock of the A / D converter and the write clock of the memory, An overtaking detection that detects when a signal from the PLL means follows the input signal and that the write reset signal of the memory that correlates to the write clock overtakes the read reset signal of the memory that correlates to the read clock. And the write reset signal when the overtaking is detected. Characterized in that it comprises an output means for outputting a signal, the time base corrector.
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---|---|---|---|
JP1285848A JP2542933B2 (en) | 1989-10-31 | 1989-10-31 | Time axis correction circuit |
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JPH03145890A JPH03145890A (en) | 1991-06-21 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018037638A1 (en) * | 2016-08-26 | 2018-03-01 | Necソリューションイノベータ株式会社 | Live fish management system |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07114504B2 (en) * | 1986-06-26 | 1995-12-06 | ソニー株式会社 | Frequency conversion circuit and frequency conversion method |
JPH01174083A (en) * | 1987-12-28 | 1989-07-10 | Hoei:Kk | Time axis correction device for video signal |
-
1989
- 1989-10-31 JP JP1285848A patent/JP2542933B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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WO2018037638A1 (en) * | 2016-08-26 | 2018-03-01 | Necソリューションイノベータ株式会社 | Live fish management system |
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JPH03145890A (en) | 1991-06-21 |
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