KR100253367B1 - Sdram digital dll device - Google Patents

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KR100253367B1 KR1019970065567A KR19970065567A KR100253367B1 KR 100253367 B1 KR100253367 B1 KR 100253367B1 KR 1019970065567 A KR1019970065567 A KR 1019970065567A KR 19970065567 A KR19970065567 A KR 19970065567A KR 100253367 B1 KR100253367 B1 KR 100253367B1
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Abstract

PURPOSE: A digital DLL of an SDRAM is provided which is converted into a fast tracking mode when the DLL exits a power-down mode or self-refresh mode to be re-locked before the next effective instruction word is input to the DLL. CONSTITUTION: A digital DLL of an SDRAM includes a buffer(10) for receiving and buffering an external clock, a phase detector(14) for comparing the phase of a reference clock of the buffer with the phase of an inner clock, and a domain detector(13) for receiving the phase signal of the phase detector and the reference clock and comparing the domains of the signals. The DLL further has an initial match detector(12) for receiving the phase signal, the detection signal of the domain detector and the reference clock to lock the LDD according to the signals, a DLL counter(15) and clock divider(16) for receiving the phase signal to correct the phase of a DLL clock according to the reference clock, and a clock generator(17) for receiving a clock having a predetermined frequency according to the locking signal of the initial match detector to generate a clock based on the reference clock. The DLL also has a shift-left section(18) for receiving a negative signal from the DLL counter and clock divider to generate a shift-left signal, a shift-right section(19) for receiving a positive signal from the DLL counter and clock divider to generate a shift-right signal, and a clock delay(20) for receiving the output signal of the shift-left section or shift-right section to delay the clock by the time corresponding to the output signal. The DLL further includes a delay(11) for determining the phase of the inner clock feedback to the phase detector, a falling edge detector(31) for receiving a power down flag signal or self-refresh flag signal to detect the falling edge of the signal, and an SR latch(32) for setting or resetting fast tracking mode by the detection signal of the falling edge detector.

Description

에스디램의 디지털 디엘엘장치SDRAM's Digital DL Device

본 발명은 에스디램의 디지털 디엘엘장치에 관한 것으로, 특히 파워다운 모드나 셀프 리프레쉬 모드에서 오랫동안 디엘엘을 디스에이블시켰다가 엑시트할 때 위상 에러를 빨리 정정할 수 있도록 한 에스디램의 디지털 디엘엘장치에 관한 것이다.The present invention relates to a digital DRAM device of SDRAM, in particular, a digital DL device of SDRAM capable of quickly correcting a phase error when exiting a DL for a long time in a power down mode or a self refresh mode. It is about.

일반적으로 에스디램은 파워다운모드와 셀프리프레쉬모드로 동작할 때 전류소모를 최소화하기 위해 디엘엘을 디스에이블시키는데, 이때 디엘엘은 락킹된 위상정보를 래치하고 있으므로 외부클럭이 변화되지 않는 한 락킹상태를 유지하고 있다.In general, SDRAM disables DL to minimize current consumption when operating in power-down and self-fresh mode. At this time, DL latches the locked phase information, so it is locked unless the external clock is changed. To keep it.

도1은 종래 에스디램의 디지털 디엘엘장치의 구성을 보인 블록도로서, 이에 도시된 바와같이 외부클럭(CLK)과 파워다운신호(PWRDN) 및 셀프리프레시신호(SRF)를 입력받아 이를 버퍼링하는 버퍼부(10)와; 상기 버퍼부(10)의 레퍼런스클럭(CLKR)의 위상과 내부클럭(CLKI)의 위상을 비교하는 위상검출부(14)와; 상기 위상검출부(14)의 위상신호(PHASE)와 레퍼런스클럭(CLKR)을 입력받아 그 신호의 영역을 비교하여 이를 검출하는 영역검출부(13)와; 상기 위상검출부(14)의 위상신호(PHASE)와 상기 영역검출부(13)의 검출신호 및 상기 버퍼부(10)의 레퍼런스클럭(CLKR)을 입력받아 그에 따라 디엘엘을 락킹하는 초기매치검출부(12)와; 상기 위상검출부(14)의 위상신호(PHASEb)를 입력받아 상기 버퍼부(10)의 레퍼런스클럭(CLKR)에 의해 내부클럭(CLKI)의 위상을 정정하는 지터필터 역할을 하는 디엘엘카운터(15) 및 클럭디바이더(16)와; 상기 초기매치검출부(12)의 락킹신호에 의해 주파수가 '레퍼런스클럭주파수/127'인 신호와 주파수가 '레퍼런스클럭주파수/2'인 신호를 입력받아 이를 상기 버퍼부(10)의 레퍼런스클럭(CLKR)에 따라 클럭(CLKS)을 발생하는 클럭발생부(17)와; 상기 디엘엘카운터(15)로부터 네가티브신호(NEG)를 입력받아 그에 따라 시프트레프트신호(SHL)를 발생하는 시프트레프트부(18)와; 상기 디엘엘카운터(15)로부터 포지티브신호(POS)를 입력받아 그에 따라 시프트라이트신호(SHR)를 발생하는 시프트라이트부(19)와; 상기 시프트레프트부(18)의 출력신호(SHL) 또는 상기 시프트라이트부(19)의 출력신호(SHR)를 입력받아 그에 해당되는 만큼 레퍼런스클럭(CLKR)을 소정지연하는 클럭지연단(20)과; 상기 위상검출부(14)에 피이드백되는 내부클럭(CLKI)의 위상을 결정하는 지연부(11)로 구성되며, 이와같이 구성된 종래 장치의 동작을 설명한다.FIG. 1 is a block diagram showing a configuration of a digital DL device of a conventional SDRAM. A buffer for receiving an external clock CLK, a power down signal PWRDN, and a cell refresh signal SRF as shown in FIG. Section 10; A phase detector 14 for comparing the phase of the reference clock CLKR of the buffer unit 10 with the phase of the internal clock CLKI; An area detector 13 which receives the phase signal PHASE and the reference clock CLKR of the phase detector 14 and compares the area of the signal to detect the phase signal; An initial match detector 12 that receives the phase signal PHASE of the phase detector 14, the detection signal of the region detector 13, and the reference clock CLKR of the buffer unit 10, and locks the DL accordingly. )Wow; The DL counter 15, which receives the phase signal PHASEb of the phase detector 14 and corrects the phase of the internal clock CLKI by the reference clock CLKR of the buffer 10, serves as a jitter filter. And a clock divider 16; The reference clock CLCL of the buffer unit 10 receives a signal having a frequency of 'reference clock frequency / 127' and a signal having a frequency of 'reference clock frequency / 2' by the locking signal of the initial match detector 12. A clock generator 17 for generating a clock CLKS in accordance with A shift left unit 18 which receives a negative signal NEG from the DL counter 15 and generates a shift left signal SHL accordingly; A shift light unit 19 which receives a positive signal POS from the DL counter 15 and generates a shift light signal SHR accordingly; A clock delay stage 20 for receiving the output signal SHL of the shift left part 18 or the output signal SHR of the shift light part 19 and delaying the reference clock CLKR by a corresponding amount; ; A delay section 11 for determining the phase of the internal clock CLKI fed back to the phase detection section 14 will now be described.

먼저, 초기에 클럭지연단(20)의 모든 Q비트들은 '0'으로 초기화시켜 가장 빠른 위상의 클럭신호(CLKI)가 출력되도록 하며, 이때 위상검출부(14)는 상기 클럭신호(CLKI)가 지연부(11)에서 소정시간 지연된 후 레퍼런스클럭(CLKR)과 일치하지 않을 경우 저전위인 위상신호(PHASE)를 출력하고, 또한 영역검출부(13)도 상기와 같은 클럭신호(CLKI)를 입력받아 이 클럭신호(CLKI)가 레퍼런스클럭(CLKR)의 영역내에 존재하지 않을 경우 저전위인 인에이블신호(ENABLE)를 출력한다.First, all the Q bits of the clock delay stage 20 are initially initialized to '0' so that the clock signal CLKI of the fastest phase is output. In this case, the phase detector 14 delays the clock signal CLKI. If the unit 11 does not coincide with the reference clock CLKR after a predetermined time delay, the low-potential phase signal PHASE is output, and the area detector 13 also receives the clock signal CLKI as described above. When the signal CLKI does not exist in the region of the reference clock CLKR, the enable signal ENABLE having a low potential is output.

이때, 시프트레프트부(18)는 저전위로 시프트라이트부(19)는 고전위로 유지되어 계속 고전위가 클럭지연단(20)을 오른쪽으로 움직이게 하여 클럭신호(CLKI)를 지연시킨다.At this time, the shift left portion 18 is kept at a low potential and the shift light portion 19 is kept at a high potential so that the high potential moves the clock delay stage 20 to the right to delay the clock signal CLKI.

이에따라, 상기 클럭신호(CLKI)가 위상 검출 영역에 들어오면 위상검출부(14)는 고전위인 위상신호(PHASE)를 출력하고, 영역검출부(13)는 인에이블신호(ENABLE)를 고전위로 고정시킨다.Accordingly, when the clock signal CLKI enters the phase detection region, the phase detector 14 outputs a phase signal PHASE having a high potential, and the region detector 13 fixes the enable signal ENABLE at high potential.

이때, 디엘엘카운터(15)는 상기 위상검출부(14)의 고전위신호에 의해 네가티브신호(NEG)와 포지티브신호(POS)를 시프트레프트부(18) 및 시프트라이트부(19)에 각기 인가하고, 이후 상기 클럭신호(CLKI)가 점점 지연되어 락킹 위치를 넘어서면 상기 위상검출부(14)의 위상신호(PHASE)가 저전위로 되고, 초기매치검출부(12)는 상기 위상검출부(14)의 저전위인 위상신호(PHASE)를 입력받아 그에 따라 완료신호(DLL_DONE)를 인에이블시킨다.At this time, the DL counter 15 applies the negative signal NEG and the positive signal POS to the shift left part 18 and the shift light part 19 by the high potential signal of the phase detector 14, respectively. After that, when the clock signal CLKI is gradually delayed and exceeds the locked position, the phase signal PHASE of the phase detector 14 becomes low potential, and the initial match detector 12 is a low potential of the phase detector 14. The phase signal PHASE is received and the completion signal DLL_DONE is enabled accordingly.

여기서, 상기 초기매치검출부(12)는 디플립플롭으로서 상기 완료신호(DLL_DONE)를 인에이블상태로 계속 유지시키고, 클럭발생부(17)는 상기 완료신호(DLL_DONE)가 발생하기 전에는 레퍼런스클럭(CLKR)의 반에 해당되는 주파수를 가진 클럭신호(CLKS)를 발생시켜 2 싸이클에 한 번씩 클럭지연단(20)을 오른쪽으로 시프트하여 지연시킨다.Here, the initial match detection unit 12 maintains the completion signal DLL_DONE as enabled as a flip-flop, and the clock generator 17 maintains the reference clock CLKR before the completion signal DLL_DONE is generated. The clock delay stage 20 is shifted to the right by delaying the clock delay stage 20 once every two cycles by generating a clock signal CLKS having a frequency corresponding to half of?).

상기와 같이 일단 디엘엘이 락킹되면 클럭디바이더(16)는 127 싸이클마다 한 번씩 제로(ZERO)를 발생하며, 이때 상기 클럭디바이더(16)로부터 제로(ZERO)가 발생할 때 마다 클럭발생부(17)는 한 개의 클럭신호(CLKS)를 발생하여 위상검출부(14)의 위상신호(PHASEb)를 축적한 디엘엘카운터(15)의 출력신호(NEG),(POS)에 따라 클럭지연단(20)을 제어한다.As described above, once the DL is locked, the clock divider 16 generates ZERO once every 127 cycles, and at this time, the clock generator 17 whenever zero occurs from the clock divider 16. The clock delay stage 20 is generated according to the output signals NEG and POS of the DL counter 15 that generates one clock signal CLKS and accumulates the phase signal PHASEb of the phase detector 14. To control.

즉, 상기 디엘엘카운터(20)에 축전된 위상검출부(14)의 위상신호(PHASEb)가 고전위인 상태가 더 많았으면 네가티브신호(NEG)를 인에이블하여 1 유니트 지연만큼 시프트 라이트하여 클럭신호(CLKI)의 위상을 느리게 하고, 상기 위상신호(PHASEb)가 저전위인 상태가 더 많았으면 포지티브신호(POS)를 인에이블하여 1 유니트 지연만큼 시프트 레프트하여 클럭신호(CLKI)의 위상을 빠르게 한다.That is, when the phase signal PHASEb of the phase detector 14 stored in the DL counter 20 has a high electric potential, the negative signal NEG is enabled and shifted by one unit delay to write the clock signal. When the phase of the phase signal PHASEb is lower, the phase of the clock signal CLKI is accelerated by shifting the positive signal POS by one unit delay.

결국, 일단 한 번 락킹되면 디엘엘카운터(15)와 클럭디바이더(16)가 지터필터로 동작하여, 즉 순간적인 파형의 흐트러짐을 제거하여 127 싸이클마다 1 유니트 지연만큼 위상오차를 정정한다.As a result, once locked, the DL counter 15 and the clock divider 16 operate as a jitter filter, that is, the phase waveform is corrected by one unit delay for every 127 cycles by eliminating instantaneous waveform disturbances.

그러나, 상기와 같이 동작하는 종래 장치는 파워다운 모드나 셀프 리프레쉬 모드에서 오랫동안 디엘엘을 디스에이블시켰다가 엑시트할 때 발생하는 위상 에러를 빨리 정정할 수 없는 문제점이 있었다.However, the conventional apparatus operating as described above has a problem in that it is not possible to quickly correct a phase error that occurs when exiting a DL for a long time in a power down mode or a self refresh mode.

따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 파워다운 모드나 셀프 리프레쉬모드를 엑시트할 때 패스트 트래킹 모드로 전환되어 다음 유효 명령어가 입력되기 전에 디엘엘을 재락킹시킬 수 있도록 한 에스디램의 디지털 디엘엘장치를 제공함에 그 목적이 있다.Accordingly, the present invention devised in view of the above-described problem is to switch to fast tracking mode when exiting the power down mode or the self refresh mode so that the DL may be relocked before the next valid command is input. The purpose is to provide a digital DL device.

도1은 종래 에스디램의 디지털 디엘엘장치의 구성을 보인 블록도.1 is a block diagram showing the configuration of a digital DL device of a conventional SDRAM.

도2는 본 발명 에스디램의 디지털 디엘엘장치의 구성을 보인 블록도.Figure 2 is a block diagram showing the configuration of a digital DL device of the present invention SDRAM.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10:버퍼부 11:지연부10: buffer part 11: delay part

12:초기매치검출부 13:영역검출부12: Initial match detection unit 13: Area detection unit

14:위상검출부 15:디엘엘카운터14: phase detection unit 15: DL counter

16:클럭디바이더 17:클럭발생부16: Clock divider 17: Clock generator

18:시프트레프트부 19:시프트라이트부18: Shift left part 19: Shift light part

20:클럭지연단 31:하강에지검출부20: Clutch Podium 31: Falling Edge Detection

32:에스알래치부32: S Alatch

상기와 같은 목적은 외부클럭을 입력받아 이를 버퍼링하는 버퍼부와; 상기 버퍼부의 레퍼런스클럭의 위상과 내부클럭의 위상을 비교하는 위상검출부와; 상기 위상검출부의 위상신호와 레퍼런스클럭을 입력받아 그에 해당되는 영역을 검출하는 영역검출부와; 상기 위상검출부의 위상신호와 상기 영역검출부의 검출신호 및 상기 버퍼부의 레퍼런스클럭을 입력받아 그에 따라 디엘엘을 락킹하는 초기매치검출부와; 상기 위상검출부의 위상신호를 입력받아 상기 버퍼부의 레퍼런스클럭에 의해 디엘엘 클럭의 위상을 정정하는 디엘엘카운터 및 클럭디바이더와; 상기 초기매치검출부의 락킹신호에 의해 소정 주파수를 가진 클럭을 입력받아 이를 상기 버퍼부의 레퍼런스클럭에 따라 클럭을 발생하는 클럭발생부와; 상기 디엘엘카운터로부터 네가티브신호를 입력받아 그에 따라 시프트레프트신호를 발생하는 시프트레프트부와; 상기 디엘엘카운터로부터 포지티브신호를 입력받아 그에 따라 시프트라이트신호를 발생하는 시프트라이트부와; 상기 시프트레프트부의 출력신호 또는 상기 시프트라이트부의 출력신호를 입력받아 그에 해당되는 만큼 클럭을 소정지연하는 클럭지연단과; 상기 위상검출부에 피이드백되는 내부클럭의 위상을 결정하는 레퍼런스지연부와; 파워다운플래그신호나 셀프리프레시플래그 신호를 입력받아 그 신호의 하강에지를 검출하는 하강에지검출부와; 상기 하강에지검출부의 검출신호에 의해 패스트 트랙킹 모드를 셋 또는 리셋 하는 에스알래치부로 구성함으로써 달성되는 것으로, 이와같은 본 발명을 설명한다.The above object is a buffer unit for receiving an external clock and buffering it; A phase detector for comparing the phase of the reference clock with the phase of the internal clock; An area detector which receives a phase signal and a reference clock of the phase detector and detects a region corresponding thereto; An initial match detector configured to receive a phase signal of the phase detector, a detection signal of the region detector, and a reference clock of the buffer to lock the DL accordingly; A DL counter and a clock divider for receiving a phase signal of the phase detector and correcting a phase of the DL clock by a reference clock of the buffer unit; A clock generator which receives a clock having a predetermined frequency by the locking signal of the initial match detector and generates the clock according to a reference clock of the buffer; A shift left unit which receives a negative signal from the DL counter and generates a shift left signal accordingly; A shift light unit which receives a positive signal from the DL counter and generates a shift light signal accordingly; A clock delay stage which receives the output signal of the shift left portion or the output signal of the shift write portion and delays the clock by a corresponding amount; A reference delay unit for determining a phase of an internal clock fed back to the phase detection unit; A falling edge detector for receiving a power down flag signal or a cell fresh flag signal and detecting a falling edge of the signal; The present invention will be described by configuring an S-alarm unit for setting or resetting the fast tracking mode by the detection signal of the falling edge detection unit.

도2는 본 발명 에스디램의 디지털 디엘엘장치의 일실시예의 구성을 보인 블록도로서, 이에 도시한 바와같이 외부클럭(CLK)을 입력받아 이를 버퍼링하는 버퍼부(10)와; 상기 버퍼부(10)의 레퍼런스클럭(CLKR)의 위상과 내부클럭(CLKI)의 위상을 비교하는 위상검출부(14)와; 상기 위상검출부(14)의 위상신호(PHASE)와 레퍼런스클럭(CLKR)을 입력받아 그 신호의 영역을 비교하여 이를 검출하는 영역검출부(13)와; 상기 위상검출부(14)의 위상신호(PHASE)와 상기 영역검출부(13)의 검출신호 및 상기 버퍼부(10)의 레퍼런스클럭(CLKR)을 입력받아 그에 따라 디엘엘을 락킹하는 초기매치검출부(12)와; 상기 위상검출부(14)의 위상신호(PHASEb)를 입력받아 상기 버퍼부(10)의 레퍼런스클럭(CLKR)에 의해 디엘엘 클럭(CLKI)의 위상을 정정하는 디엘엘카운터(15) 및 클럭디바이더(16)와; 상기 초기매치검출부(12)의 락킹신호에 의해 주파수가 '레퍼런스클럭주파수/127'인 신호와 주파수가 '레퍼런스클럭주파수/2'인 신호를 입력받아 이를 상기 버퍼부(10)의 레퍼런스클럭(CLKR)에 따라 클럭(CLKS)을 발생하는 클럭발생부(17)와; 상기 디엘엘카운터(15)로부터 네가티브신호(NEG)를 입력받아 그에 따라 시프트레프트신호(SHL)를 발생하는 시프트레프트부(18)와; 상기 디엘엘카운터(15)로부터 포지티브신호(POS)를 입력받아 그에 따라 시프트라이트신호(SHR)를 발생하는 시프트라이트부(19)와; 상기 시프트레프트부(18)의 출력신호(SHL) 또는 상기 시프트라이트부(19)의 출력신호(SHR)를 입력받아 그에 해당되는 시간만큼 클럭(CLKS)을 소정지연하는 클럭지연단(20)과; 상기 위상검출부(14)에 피이드백되는 내부클럭(CLKI)의 위상을 결정하는 지연부(11)와; 파워다운플래그신호(PWRDN)나 셀프리프레시플래그신호(SRF)를 입력받아 그 신호의 하강에지를 검출하는 하강에지검출부(31)와; 상기 하강에지검출부(31)의 검출신호에 의해 패스트 트랙킹 모드(FAST TRACKING MODE)를 셋 또는 리셋 하는 에스알래치부(32)로 구성하며, 이와같이 구성한 본 발명의 일실시예의 동작을 설명한다.FIG. 2 is a block diagram showing an embodiment of a digital DL device of an SDRAM of the present invention, and as illustrated therein, a buffer unit 10 which receives an external clock CLK and buffers it; A phase detector 14 for comparing the phase of the reference clock CLKR of the buffer unit 10 with the phase of the internal clock CLKI; An area detector 13 which receives the phase signal PHASE and the reference clock CLKR of the phase detector 14 and compares the area of the signal to detect the phase signal; An initial match detector 12 that receives the phase signal PHASE of the phase detector 14, the detection signal of the region detector 13, and the reference clock CLKR of the buffer unit 10, and locks the DL accordingly. )Wow; The DL counter 15 and the clock divider 15 which receive the phase signal PHASEb of the phase detector 14 and correct the phase of the DL clock CLKI by the reference clock CLKR of the buffer unit 10. 16); The reference clock CLCL of the buffer unit 10 receives a signal having a frequency of 'reference clock frequency / 127' and a signal having a frequency of 'reference clock frequency / 2' by the locking signal of the initial match detector 12. A clock generator 17 for generating a clock CLKS in accordance with A shift left unit 18 which receives a negative signal NEG from the DL counter 15 and generates a shift left signal SHL accordingly; A shift light unit 19 which receives a positive signal POS from the DL counter 15 and generates a shift light signal SHR accordingly; A clock delay stage 20 which receives the output signal SHL of the shift left unit 18 or the output signal SHR of the shift light unit 19 and delays the clock CLKS by a corresponding time; ; A delay unit 11 for determining a phase of an internal clock CLKI fed back to the phase detection unit 14; A falling edge detector 31 which receives a power down flag signal PWRDN or a cell-prefresh flag signal SRF and detects a falling edge of the signal; The operation of the embodiment of the present invention configured as the latching unit 32 which sets or resets the fast tracking mode according to the detection signal of the falling edge detection unit 31 will be described.

먼저, 일반적인 동작은 종래와 동일하다. 즉, 초기에 클럭지연단(20)의 모든 Q비트들은 '0'으로 초기화시켜 가장 빠른 위상의 클럭신호(CLKI)가 출력되도록 하며, 이때 위상검출부(14)는 상기 클럭신호(CLKI)가 지연부(11)에서 소정시간 지연된 후 레퍼런스클럭(CLKR)과 일치하지 않을 경우 저전위인 위상신호(PHASE)를 출력하고, 또한 영역검출부(13)도 상기와 같은 클럭신호(CLKI)를 입력받아 이 클럭신호(CLKI)가 레퍼런스클럭(CLKR)의 영역내에 존재하지 않을 경우 저전위인 인에이블신호(ENABLE)를 출력한다.First, the general operation is the same as in the prior art. That is, initially, all the Q bits of the clock delay stage 20 are initialized to '0' so that the clock signal CLKI of the fastest phase is output. In this case, the phase detector 14 delays the clock signal CLKI. If the unit 11 does not coincide with the reference clock CLKR after a predetermined time delay, the low-potential phase signal PHASE is output, and the area detector 13 also receives the clock signal CLKI as described above. When the signal CLKI does not exist in the region of the reference clock CLKR, the enable signal ENABLE having a low potential is output.

이때, 시프트레프트부(18)는 저전위로 시프트라이트부(19)는 고전위로 유지되어 계속 고전위가 클럭지연단(20)을 오른쪽으로 움직이게 하여 클럭신호(CLKI)를 지연시킨다.At this time, the shift left portion 18 is kept at a low potential and the shift light portion 19 is kept at a high potential so that the high potential moves the clock delay stage 20 to the right to delay the clock signal CLKI.

이에따라, 상기 클럭신호(CLKI)가 위상 검출 영역에 들어오면 위상검출부(14)는 고전위인 위상신호(PHASE)를 출력하고, 영역검출부(13)는 인에이블신호(ENABLE)를 고전위로 고정시킨다.Accordingly, when the clock signal CLKI enters the phase detection region, the phase detector 14 outputs a phase signal PHASE having a high potential, and the region detector 13 fixes the enable signal ENABLE at high potential.

이때, 디엘엘카운터(15)는 상기 위상검출부(14)의 고전위신호에 의해 네가티브신호(NEG)와 포지티브신호(POS)를 시프트레프트부(18) 및 시프트라이트부(19)에 각기 인가하고, 이후 상기 클럭신호(CLKI)가 점점 지연되어 락킹 위치를 넘어서면 상기 위상검출부(14)의 위상신호(PHASE)가 저전위로 되고, 초기매치검출부(12)는 상기 위상검출부(14)의 저전위인 위상신호(PHASE)를 입력받아 그에 따라 완료신호(DLL_DONE)를 인에이블시킨다.At this time, the DL counter 15 applies the negative signal NEG and the positive signal POS to the shift left part 18 and the shift light part 19 by the high potential signal of the phase detector 14, respectively. After that, when the clock signal CLKI is gradually delayed and exceeds the locked position, the phase signal PHASE of the phase detector 14 becomes low potential, and the initial match detector 12 is a low potential of the phase detector 14. The phase signal PHASE is received and the completion signal DLL_DONE is enabled accordingly.

상기와 같이 일단 디엘엘이 락킹되면 클럭디바이더(16)는 127 싸이클마다 한 번씩 제로(ZERO)를 발생하며, 이때 상기 클럭디바이더(16)로부터 제로(ZERO)가 발생할 때 마다 클럭발생부(17)는 한 개의 클럭신호(CLKS)를 발생하여 위상검출부(14)의 위상신호(PHASEb)를 축적한 디엘엘카운터(15)의 출력신호(NEG),(POS)에 따라 클럭지연단(20)을 제어한다.As described above, once the DL is locked, the clock divider 16 generates ZERO once every 127 cycles, and at this time, the clock generator 17 whenever zero occurs from the clock divider 16. The clock delay stage 20 is generated according to the output signals NEG and POS of the DL counter 15 that generates one clock signal CLKS and accumulates the phase signal PHASEb of the phase detector 14. To control.

만약, 파워다운모드(POWER DOWN MODE)나 셀프리프레시모드(SELF REFRESH MODE)에 들어가게 되면 버퍼부(10)는 레퍼런스클럭(CLKR)을 디스에이블시켜 디엘엘은 내부적으로 정지하게 되어 상기 락킹시점에서의 클럭지연단(20)의 지연위치를 유지하게 된다.When entering the POWER DOWN MODE or the SELF REFRESH MODE, the buffer unit 10 disables the reference clock CLKR so that the DL stops internally, and thus, The delay position of the clock delay stage 20 is maintained.

이때, 파워다운모드(POWER DOWN MODE)나 셀프리프레시모드(SELF REFRESH MODE)를 엑시트하면 하강에지검출부(31)는 이를 검출하여 저전위인 검출신호를 출력한다. 즉, 패스트 트랙킹 모드(FAST TRACKING MODE)로 전환된다.At this time, when exiting the power down mode or the cell refresh mode, the falling edge detector 31 detects this and outputs a low potential detection signal. That is, the fast tracking mode (FAST TRACKING MODE) is switched.

이에따라, 클럭디바이더(16)는 상기 하강에지검출부(31)의 저전위인 검출신호에 의해 리셋되고 또한 에스알래치부(32)도 상기 하강에지검출부(31)의 저전위인 검출신호에 의해 에프티플래그신호(FT)를 셋한다.Accordingly, the clock divider 16 is reset by the detection signal that is the low potential of the falling edge detection unit 31, and the S-alatch unit 32 also uses the FFT flag signal by the detection signal that is the low potential of the falling edge detection unit 31. FT) is set.

상기 에프티플래그신호(FT)는 시프트레프트부(18) 및 시프트라이트부(19)에 인가되어 매 싸이클마다 레퍼런스클럭(CLKR)과 클럭신호(CLKI)의 위상비교신호(NEG) ,( P OS)를 통과시킴과 아울러 클럭발생부(17)에 인가되어 그 클럭발생부(17)가 상기 레퍼런스클럭(CLKR)와 같은 주파수를 가진 클럭신호(CLKS)를 발생시켜 매 클럭마다 위상을 정정한다.The after-flag signal FT is applied to the shift left section 18 and the shift write section 19 so as to compare the phase comparison signals NEG and POS of the reference clock CLKR and the clock signal CLKI every cycle. In addition to this, the clock generator 17 is applied to the clock generator 17 so that the clock generator 17 generates a clock signal CLKS having the same frequency as that of the reference clock CLKR, thereby correcting the phase for each clock.

즉, 상기 클럭발생부(17)는 초기 락킹이 발생하기 전에는 레퍼런스클럭(CLKR) 주파수의 반인 주파수를 가진 클럭신호(CLKS)를 발생하고, 락킹 이후에는 상기 레퍼런스클럭(CLKR)주파수를 클럭디바이더(16)에서 결정된 소정값으로 나누어진 주파수를 갖는 클럭신호(CLKS)를 발생하고, 패스트 트랙킹 모드(FAST TRACKING MODE)에서는 상기 레퍼런스클럭(CLKR)주파수와 동일한 주파수를 가진 클럭신호(CLKS)를 발생한다.That is, the clock generator 17 generates a clock signal CLKS having a frequency that is half the frequency of the reference clock CLKR before the initial locking occurs. After the locking, the clock generator 17 converts the reference clock CLKR frequency into a clock divider. A clock signal CLKS having a frequency divided by a predetermined value determined in 16) is generated, and in a fast tracking mode, a clock signal CLKS having a frequency equal to the reference clock CLKR frequency is generated. .

이후, 상기 하강에지검출부(31)의 검출신호에 의해 리셋된 클럭디바이더(16)는 7 싸이클 후에 제로(ZERO)를 발생시켜 상기 에프티플래그신호(FT)를 리셋하여 패스트 트랙킹 모드(FAST TRACKING MODE)를 빠져나오고, 또한 클럭발생부(17)는 f/127인 클럭신호(CLKS)를 통과시켜 정상적으로 디엘엘카운터(15) 및 클럭디바이더(16)를 동작시켜 순간적인 파형의 흐트러짐을 제거한다.Thereafter, the clock divider 16 reset by the detection signal of the falling edge detector 31 generates ZERO after 7 cycles to reset the FT flag FT so as to reset the fast flag mode FT. In addition, the clock generator 17 passes the clock signal CLKS of f / 127 and normally operates the DL counter 15 and the clock divider 16 to remove instantaneous waveform disturbances.

이상에서 상세히 설명한 본 발명은 파워다운 모드나 셀프 리프레쉬모드를 엑시트할 때 패스트 트랙킹 모드로 전환되어 다음 유효 명령어가 입력되기 전에 디엘엘을 재 락킹시킬 수 있는 효과가 있다.The present invention described in detail above has the effect of switching to the fast tracking mode when exiting the power down mode or the self refresh mode to relock the DL before the next valid command is input.

Claims (3)

외부클럭(CLK)을 입력받아 이를 버퍼링하는 버퍼부와; 상기 버퍼부의 레퍼런스클럭(CLKR)의 위상과 내부클럭(CLKI)의 위상을 비교하는 위상검출부와; 상기 위상검출부의 위상신호(PHASE)와 레퍼런스클럭(CLKR)을 입력받아 그 신호의 영역을 비교하여 이를 검출하는 영역검출부와; 상기 위상검출부의 위상신호(PHASE)와 상기 영역검출부의 검출신호 및 상기 버퍼부의 레퍼런스클럭(CLKR)을 입력받아 그에 따라 디엘엘을 락킹하는 초기매치검출부와; 상기 위상검출부의 위상신호(PHASEb)를 입력받아 상기 버퍼부의 레퍼런스클럭(CLKR)에 의해 디엘엘 클럭의 위상을 정정하는 디엘엘카운터 및 클럭디바이더와; 상기 초기매치검출부의 락킹신호에 의해 소정 주파수를 가진 클럭(CLK)을 입력받아 이를 상기 버퍼부의 레퍼런스클럭(CLKR)에 따라 클럭(CLKS)을 발생하는 클럭발생부와; 상기 디엘엘카운터 및 클럭디바이더로부터 네가티브신호(NEG)를 입력받아 그에 따라 시프트레프트신호(SHL)를 발생하는 시프트레프트부와; 상기 디엘엘카운터 및 클럭디바이더로부터 포지티브신호(POS)를 입력받아 그에 따라 시프트라이트신호(SHR)를 발생하는 시프트라이트부와; 상기 시프트레프트부의 출력신호 또는 상기 시프트라이트부의 출력신호를 입력받아 그에 해당되는 시간만큼 클럭(CLKI)을 소정지연하는 클럭지연단과; 상기 위상검출부에 피이드백되는 내부클럭(CLKI)의 위상을 결정하는 지연부와; 파워다운플래그신호나 셀프리프레시플래그 신호를 입력받아 그 신호의 하강에지를 검출하는 하강에지검출부와; 상기 하강에지검출부의 검출신호에 의해 패스트 트랙킹 모드(FAST TRACKING MODE)를 셋 또는 리셋 하는 에스알래치부로 구성한 것을 특징으로 하는 에스디램의 디지털 디엘엘장치.A buffer unit which receives an external clock CLK and buffers it; A phase detector for comparing the phase of the reference clock CLKR with the phase of the internal clock CLKI; An area detector which receives a phase signal PHASE and a reference clock CLKR of the phase detector and compares the area of the signal to detect the phase signal; An initial match detector configured to receive a phase signal PHASE of the phase detector, a detection signal of the region detector, and a reference clock CLKR of the buffer, and lock the DL accordingly; A DL counter and a clock divider for receiving a phase signal PHASEb of the phase detector and correcting a phase of the DL clock by a reference clock CLKR of the buffer unit; A clock generator which receives a clock CLK having a predetermined frequency by the locking signal of the initial match detector and generates the clock CLKS according to a reference clock CLKR of the buffer unit; A shift left unit which receives a negative signal NEG from the DL counter and the clock divider and generates a shift left signal SHL accordingly; A shift write unit which receives a positive signal POS from the DL counter and the clock divider and generates a shift write signal SHR accordingly; A clock delay stage that receives the output signal of the shift left portion or the output signal of the shift write portion and delays a clock CLKI by a corresponding time; A delay unit determining a phase of an internal clock CLKI fed back to the phase detection unit; A falling edge detector for receiving a power down flag signal or a cell fresh flag signal and detecting a falling edge of the signal; And an SD latch unit for setting or resetting a fast tracking mode according to a detection signal of the falling edge detector. 제1항에 있어서, 클럭발생부는 초기 락킹이 발생하기 전에는 레퍼런스클럭(CLKR)주파수의 반인 주파수를 가진 클럭신호(CLKS)를 발생하고, 락킹 이후에는 상기 레퍼런스클럭(CLKR) 주파수를 클럭디바이더에서 결정된 소정값으로 나누어진 주파수를 갖는 클럭신호(CLKS)를 발생하고, 패스트 트랙킹 모드(FAST TRACKING MODE)에서는 상기 레퍼런스클럭(CLKR)주파수와 동일한 주파수를 가진 클럭신호(CLKS)를 발생하는 것을 특징으로 하는 에스디램의 디지털 디엘엘장치.The clock generator of claim 1, wherein the clock generator generates a clock signal CLKS having a frequency that is half the frequency of the reference clock CLKR before the initial locking occurs, and after the locking, the clock clock frequency is determined by a clock divider. Generates a clock signal CLKS having a frequency divided by a predetermined value, and generates a clock signal CLKS having a frequency equal to the reference clock CLKR frequency in a fast tracking mode. Digital DRAM device of SDRAM. 제2항에 있어서, 패스트 트래킹 모드(FAST TRACKING MODE)는 파워다운모드(POWER DOWN MODE)나 셀프리프레시모드(SELF REFRESH MODE)가 엑시트될때 클럭디바이더에서 정해진 소정구간동안 셋되었다가 그 소정구간이 지나면 리셋되는 것을 특징으로 하는 에스디램의 디지털 디엘엘장치.The fast tracking mode of claim 2, wherein the fast tracking mode is set for a predetermined period of time in the clock divider when the power down mode or the self refresh mode is exited. Digital DL device of the SDRAM, characterized in that the reset.
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