JP2535572B2 - 半導体装置 - Google Patents
半導体装置Info
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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-
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-
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- H01L2924/151—Die mounting substrate
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Description
【発明の詳細な説明】 〔概要〕 半導体装置に関し， 半導体素子のサイズ変更に対して柔軟に対応出来る構
造を有する多目的型半導体パッケージと，それに素子を
搭載した半導体装置を目的とし， （１）凹み（１）が形成された下段の基板（２）と，該
下段の基板表面に形成された複数の内部リード（３）よ
りなる下段の内部リード群と，前記凹みに対応する領域
に前記凹みより大きい孔を持ち且つ該孔が漸次大きく形
成された一個以上の基板からなる中段の基板（４）と，
該中段の基板の各表面に形成された複数の内部リード
（３）よりなる中段各層の内部リード群と，前記中段の
基板の最も大きい孔より更に大きい孔を持つ終段の基板
（５）とを有し，前記下段の基板，前記中段の基板，前
記終段の基板が積層され，且つ前記下段の内部リード群
と前記中段各層の内部リード群の内部リードが共通に外
部導出端子（６）に電気的に接続されてなることを特徴
とする半導体パッケージと， （２）凹み（１）が形成された下段の基板（２）と，該
下段の基板表面に形成された複数の内部リード（３）よ
りなる下段の内部リード群と，前記凹みに対応する領域
に前記凹みより大きい孔を持ち且つ該孔が漸次大きく形
成された一個以上の基板からなる中段の基板（４）と，
該中段の基板の各表面に形成された複数の内部リード
（３）よりなる中段各層の内部リード群と，前記中段の
基板の最も大きい孔より更に大きい孔を持つ終段の基板
（５）とを有し，前記下段の基板，前記中段の基板，前
記終段の基板が積層され，且つ前記下段の内部リード群
と前記中段各層の内部リード群の内部リードが共通に外
部導出端子（６）に電気的に接続されていて，前記凹み
（１）に素子（７）が配設されてなるか，或いは前記凹
み（１）に底面を持ち，前記凹みより広い上面を前記孔
内に持つ素子搭載ブロック（８）の該上面に該上面より
小さい外形の素子（７）を搭載してなることを特徴とす
る半導体装置をもって構成とする。
造を有する多目的型半導体パッケージと，それに素子を
搭載した半導体装置を目的とし， （１）凹み（１）が形成された下段の基板（２）と，該
下段の基板表面に形成された複数の内部リード（３）よ
りなる下段の内部リード群と，前記凹みに対応する領域
に前記凹みより大きい孔を持ち且つ該孔が漸次大きく形
成された一個以上の基板からなる中段の基板（４）と，
該中段の基板の各表面に形成された複数の内部リード
（３）よりなる中段各層の内部リード群と，前記中段の
基板の最も大きい孔より更に大きい孔を持つ終段の基板
（５）とを有し，前記下段の基板，前記中段の基板，前
記終段の基板が積層され，且つ前記下段の内部リード群
と前記中段各層の内部リード群の内部リードが共通に外
部導出端子（６）に電気的に接続されてなることを特徴
とする半導体パッケージと， （２）凹み（１）が形成された下段の基板（２）と，該
下段の基板表面に形成された複数の内部リード（３）よ
りなる下段の内部リード群と，前記凹みに対応する領域
に前記凹みより大きい孔を持ち且つ該孔が漸次大きく形
成された一個以上の基板からなる中段の基板（４）と，
該中段の基板の各表面に形成された複数の内部リード
（３）よりなる中段各層の内部リード群と，前記中段の
基板の最も大きい孔より更に大きい孔を持つ終段の基板
（５）とを有し，前記下段の基板，前記中段の基板，前
記終段の基板が積層され，且つ前記下段の内部リード群
と前記中段各層の内部リード群の内部リードが共通に外
部導出端子（６）に電気的に接続されていて，前記凹み
（１）に素子（７）が配設されてなるか，或いは前記凹
み（１）に底面を持ち，前記凹みより広い上面を前記孔
内に持つ素子搭載ブロック（８）の該上面に該上面より
小さい外形の素子（７）を搭載してなることを特徴とす
る半導体装置をもって構成とする。
本発明は半導体装置に係り，特に半導体素子のサイズ
変更に対して柔軟に対応出来る構造を有する多目的型半
導体パッケージ及びそこに素子を搭載した半導体装置に
関する。
変更に対して柔軟に対応出来る構造を有する多目的型半
導体パッケージ及びそこに素子を搭載した半導体装置に
関する。
半導体パッケージに関して従来よりセラミックパッケ
ージはその信頼性が高いことから高信頼度用途として多
く使用されている。しかし，セラミックパッケージはそ
の製造方法がグリーンシート積層焼成という高価な方法
であり，また開発製造に要する期間が長いため，新品種
開発に対して大きなネックとなっていた。
ージはその信頼性が高いことから高信頼度用途として多
く使用されている。しかし，セラミックパッケージはそ
の製造方法がグリーンシート積層焼成という高価な方法
であり，また開発製造に要する期間が長いため，新品種
開発に対して大きなネックとなっていた。
特に，素子（チップ）のサイズが変わった時はパッケ
ージのキャビティ・サイズを変更し，新たにパッケージ
を作り直す必要がある。即ち，同一のパッケージに搭載
できる素子はワイヤボンディングのワイヤー長さの制限
等により，許容サイズが限定される。従って，これまで
新素子（新チップ）を開発するに際し，それに対応する
パッケージも開発しなければならなかった。
ージのキャビティ・サイズを変更し，新たにパッケージ
を作り直す必要がある。即ち，同一のパッケージに搭載
できる素子はワイヤボンディングのワイヤー長さの制限
等により，許容サイズが限定される。従って，これまで
新素子（新チップ）を開発するに際し，それに対応する
パッケージも開発しなければならなかった。
第６図は従来の半導体装置である。多層セラミック・
ブロック内部の四角形の凹み１に素子７を配置し，素子
７と該ブロックの内部リード３をワイヤ９で結ぶ。該ブ
ロックの上部には気密封止キャップ10が取り付けられて
いる。
ブロック内部の四角形の凹み１に素子７を配置し，素子
７と該ブロックの内部リード３をワイヤ９で結ぶ。該ブ
ロックの上部には気密封止キャップ10が取り付けられて
いる。
しかし，ワイヤ同志の接近，垂れ下がり，曲がり等を
避けるため，ワイヤ長さは最長3mm位に制限される。ま
た，素子を四角形の凹みに信頼性よく搭載するために
は，凹みのサイズと素子のサイズの差は最低1mm必要で
ある。
避けるため，ワイヤ長さは最長3mm位に制限される。ま
た，素子を四角形の凹みに信頼性よく搭載するために
は，凹みのサイズと素子のサイズの差は最低1mm必要で
ある。
従来は新素子（新チップ）の開発製造の度毎にかかる
パッケージも合わせて開発製造することが必要で，開発
費用と期間が大きな問題であった。
パッケージも合わせて開発製造することが必要で，開発
費用と期間が大きな問題であった。
上記の問題に対処するため，素子のサイズが多少変化
しても，同一パッケージで対応できる多目的型（汎用
型）半導体パッケージの開発が望まれる。
しても，同一パッケージで対応できる多目的型（汎用
型）半導体パッケージの開発が望まれる。
本発明の目的はかかる多目的型（汎用型）半導体パッ
ケージ及びそこに素子を搭載した半導体装置を提供する
ことにある。
ケージ及びそこに素子を搭載した半導体装置を提供する
ことにある。
第１図は本発明になる半導体パッケージ，第２図は本
発明になる半導体装置を示す。
発明になる半導体装置を示す。
上記問題点は、凹みが形成された下段の基板と，該下
段の基板表面に形成された複数の内部リードよりなる下
段の内部リード群と，前記凹みに対応する領域に前記凹
みより大きい孔を持ち且つ該孔が漸次大きく形成された
一個以上の基板からなる中段の基板と、該中段の基板の
各表面に形成された複数の内部リードよりなる中段各層
の内部リード群と，前記中段の基板の最も大きい孔より
更に大きい孔を持つ終段の基板とを有し，前記下段の基
板，前記中段の基板，前記終段の基板が積層され，且つ
前記下段の内部リード群と前記中段各層の内部リード群
の内部リードが共通に外部導出端子に電気的に接続され
てなる半導体パッケージを有し、前記の凹みより小さい
寸法を有する素子を、前記凹みに直接搭載してなる半導
体装置、ならびに前記の半導体パッケージを有し、前記
の凹みより大なる寸法を有する素子を、前記凹みに底面
を有し，該素子よりも広い上面を前記中段の基板の前記
孔内に持つ素子搭載ブロックの該上面に搭載してなる半
導体装置、によって解決される。
段の基板表面に形成された複数の内部リードよりなる下
段の内部リード群と，前記凹みに対応する領域に前記凹
みより大きい孔を持ち且つ該孔が漸次大きく形成された
一個以上の基板からなる中段の基板と、該中段の基板の
各表面に形成された複数の内部リードよりなる中段各層
の内部リード群と，前記中段の基板の最も大きい孔より
更に大きい孔を持つ終段の基板とを有し，前記下段の基
板，前記中段の基板，前記終段の基板が積層され，且つ
前記下段の内部リード群と前記中段各層の内部リード群
の内部リードが共通に外部導出端子に電気的に接続され
てなる半導体パッケージを有し、前記の凹みより小さい
寸法を有する素子を、前記凹みに直接搭載してなる半導
体装置、ならびに前記の半導体パッケージを有し、前記
の凹みより大なる寸法を有する素子を、前記凹みに底面
を有し，該素子よりも広い上面を前記中段の基板の前記
孔内に持つ素子搭載ブロックの該上面に搭載してなる半
導体装置、によって解決される。
〔作用〕 第２図において，半導体パッケージの内部に形成され
た凹み１及び階段状の孔，等は各種サイズの素子を
収容するためのものである。素子搭載ブロック８は各種
サイズのものを準備しておき，目的とする素子に応じて
適当なものを選んで使用する。即ち，目的とする素子よ
りやや広い上面を持つ素子搭載ブロックで，素子と内部
リードを結ぶワイヤの長さが3mm以下となるようにし，
しかも素子の両側は素子を信頼性良く搭載するため,1mm
以上の空きを有するような配置を選ぶ。
た凹み１及び階段状の孔，等は各種サイズの素子を
収容するためのものである。素子搭載ブロック８は各種
サイズのものを準備しておき，目的とする素子に応じて
適当なものを選んで使用する。即ち，目的とする素子よ
りやや広い上面を持つ素子搭載ブロックで，素子と内部
リードを結ぶワイヤの長さが3mm以下となるようにし，
しかも素子の両側は素子を信頼性良く搭載するため,1mm
以上の空きを有するような配置を選ぶ。
素子７と内部リード３をワイヤ９でボンディングし，
半導体パッケージの上部に気密封止キャップ10を配して
半導体装置となる。
半導体パッケージの上部に気密封止キャップ10を配して
半導体装置となる。
かくして，最下段の凹み（１）より小さいサイズの素
子から中段の基板の最上段の孔よりやや小さいサイズの
素子に至るまで，各種サイズの素子の取り付けに応じる
半導体装置が実現する。
子から中段の基板の最上段の孔よりやや小さいサイズの
素子に至るまで，各種サイズの素子の取り付けに応じる
半導体装置が実現する。
以下，図により本発明の実施例について説明するが，
本発明はこれに限るものでない。
本発明はこれに限るものでない。
第１図に示すように，凹み１と，の如く階段状に
孔の形成された下段の基板２と中段の基板４と終段の基
板５からなる多層セラミック・ブロックに，各段毎に内
部リード３が形成され，この内部リードは積層セラミッ
ク・ブロックの外側に取り付けられている外部導出端子
４に導通する。内部リードのパターンの外部導出端子に
導通する部分は例えば第３図のような形状を持つ。
孔の形成された下段の基板２と中段の基板４と終段の基
板５からなる多層セラミック・ブロックに，各段毎に内
部リード３が形成され，この内部リードは積層セラミッ
ク・ブロックの外側に取り付けられている外部導出端子
４に導通する。内部リードのパターンの外部導出端子に
導通する部分は例えば第３図のような形状を持つ。
第３図に示す如く，外部導出端子４の各端子間の間隔
は取扱いを容易にするため素子端子のそれよりも広げら
れ，左右に分けて配置される。
は取扱いを容易にするため素子端子のそれよりも広げら
れ，左右に分けて配置される。
第４図に素子搭載ブロックを示す。図に示すように搭
載する素子のサイズに応じて各種のサイズの素子搭載ブ
ロックを用意する。図（ａ）は孔用の，図（ｂ）は孔
用の素子搭載ブロックである。
載する素子のサイズに応じて各種のサイズの素子搭載ブ
ロックを用意する。図（ａ）は孔用の，図（ｂ）は孔
用の素子搭載ブロックである。
第５図に半導体パッケージ内の素子搭載ブロックの配
置を示す。図（ａ）は孔用の，図（ｂ）は孔用の素
子搭載ブロックの配置である。凹み１より小さい素子の
場合は素子搭載ブロックを使用せずに凹み１に直接素子
を配置する。素子サイズが凹み１と孔の間にある素子
に対しては，孔用の素子搭載ブロックを使用する。素
子サイズが更に大きくなり，孔と孔の間にある場合
は，孔用の素子搭載ブロックを使用する。以下同様に
して，よりサイズの大きい素子に対処する。
置を示す。図（ａ）は孔用の，図（ｂ）は孔用の素
子搭載ブロックの配置である。凹み１より小さい素子の
場合は素子搭載ブロックを使用せずに凹み１に直接素子
を配置する。素子サイズが凹み１と孔の間にある素子
に対しては，孔用の素子搭載ブロックを使用する。素
子サイズが更に大きくなり，孔と孔の間にある場合
は，孔用の素子搭載ブロックを使用する。以下同様に
して，よりサイズの大きい素子に対処する。
以上述べたように素子搭載ブロックを用途によって選
び，それを凹み１の底面に接合しその上に素子を搭載す
る。素子搭載ブロックに搭載された素子はワイヤ９で内
部リード３にボンディングされる。このようにして，各
種のサイズの素子搭載ブロックを用いることにより，同
一の半導体パッケージで，大小いろいろなサイズの素子
に対処することが出来る。
び，それを凹み１の底面に接合しその上に素子を搭載す
る。素子搭載ブロックに搭載された素子はワイヤ９で内
部リード３にボンディングされる。このようにして，各
種のサイズの素子搭載ブロックを用いることにより，同
一の半導体パッケージで，大小いろいろなサイズの素子
に対処することが出来る。
素子搭載ブロックとして，金属製ブロックまたはセラ
ミック製ブロックを使用することが出来る。金属製ブロ
ックはFe/Ni合金又はMo等であり,Niめっきの上にAuめっ
きを施す。このような金属性ブロックを用いると，素子
からの熱放散の点で有利である。また，金属性ブロック
を用い，その素子を搭載する上面を第２図のように下の
凹みより大きく形成する場合には，その凹みの周辺に形
成された内部リードパターンに金属性ブロックが接触し
ないように，例えば所定の隙間が形成されるようにしな
ければならない。
ミック製ブロックを使用することが出来る。金属製ブロ
ックはFe/Ni合金又はMo等であり,Niめっきの上にAuめっ
きを施す。このような金属性ブロックを用いると，素子
からの熱放散の点で有利である。また，金属性ブロック
を用い，その素子を搭載する上面を第２図のように下の
凹みより大きく形成する場合には，その凹みの周辺に形
成された内部リードパターンに金属性ブロックが接触し
ないように，例えば所定の隙間が形成されるようにしな
ければならない。
セラミック製ブロックは上面及び下面にMo−Mn又はＷ
メタライズし，その上にNiめっき及びAuめっきを施す。
メタライズし，その上にNiめっき及びAuめっきを施す。
素子搭載ブロックは半導体パッケージの凹み１底部に
高融点はんだ等で蝋付け接合する。素子搭載ブロックの
上の素子はAu/Si反応により，またはAgペースト等を使
用して固着される。ワイヤはAl線またはAu線,Cu線を使
用する。
高融点はんだ等で蝋付け接合する。素子搭載ブロックの
上の素子はAu/Si反応により，またはAgペースト等を使
用して固着される。ワイヤはAl線またはAu線,Cu線を使
用する。
小さな素子のワイヤボンディングは必要の数のみボン
ディングし，残りは未ボンディングのまま残す。
ディングし，残りは未ボンディングのまま残す。
上述の如く本発明によれば，一つの基本半導体パッケ
ージと各種サイズの素子搭載ブロックを製作して組合せ
ることにより，素子サイズの変更に対して柔軟に即応で
きる多目的型半導体パッケージを提供出来る。これによ
り，パッケージ設計開発製作の期間及び費用の節約が大
きく，産業への寄与が大きい。
ージと各種サイズの素子搭載ブロックを製作して組合せ
ることにより，素子サイズの変更に対して柔軟に即応で
きる多目的型半導体パッケージを提供出来る。これによ
り，パッケージ設計開発製作の期間及び費用の節約が大
きく，産業への寄与が大きい。
第１図は半導体パッケージ， 第２図は半導体装置， 第３図は内部リードパターンと外部導出端子， 第４図は素子搭載ブロック， 第５図は素子搭載ブロックの配置， 第６図は従来の半導体装置 である。図において， １は凹み， ２は下段の基板， ３は内部リード， ４は中段の基板， ５は終段の基板， ６は外部導出端子、 ７は素子， ８は素子搭載ブロック， ９はワイヤ， 10は気密封止キャップ を表す。
Claims (2)
- 【請求項１】凹み（１）が形成された下段の基板（２）
と，該下段の基板表面に形成された複数の内部リード
（３）よりなる下段の内部リード群と，前記凹みに対応
する領域に前記凹みより大きい孔を持ち且つ該孔が漸次
大きく形成された一個以上の基板からなる中段の基板
（４）と該中段の基板の各表面に形成された複数の内部
リード（３）よりなる中段各層の内部リード群と，前記
中段の基板の最も大きい孔より更に大きい孔を持つ終段
の基板（５）とを有し，前記下段の基板，前記中段の基
板，前記終段の基板が積層され，且つ前記下段の内部リ
ード群と前記中段各層の内部リード群の内部リードが共
通に外部導出端子（６）に電気的に接続されてなる半導
体パッケージを有し、前記の凹み（１）より小さい寸法
を有する素子（７）を、前記凹み（１）に直接搭載して
なることを特徴とする半導体装置。 - 【請求項２】凹み（１）が形成された下段の基板（２）
と，該下段の基板表面に形成された複数の内部リード
（３）よりなる下段の内部リード群と，前記凹みに対応
する領域に前記凹みより大きい孔を持ち且つ該孔が漸次
大きく形成された一個以上の基板からなる中段の基板
（４）と該中段の基板の各表面に形成された複数の内部
リード（３）よりなる中段各層の内部リード群と，前記
中段の基板の最も大きい孔より更に大きい孔を持つ終段
の基板（５）とを有し，前記下段の基板，前記中段の基
板，前記終段の基板が積層され，且つ前記下段の内部リ
ード群と前記中段各層の内部リード群の内部リードが共
通に外部導出端子（６）に電気的に接続されてなる半導
体パッケージを有し、前記の凹み（１）より大なる寸法
を有する素子（７）を、前記凹み（１）に底面を有し，
該素子（７）よりも広い上面を前記中段の基板（４）の
前記孔内に持つ素子搭載ブロック（８）の該上面に搭載
してなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321804A JP2535572B2 (ja) | 1987-12-18 | 1987-12-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321804A JP2535572B2 (ja) | 1987-12-18 | 1987-12-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01162353A JPH01162353A (ja) | 1989-06-26 |
| JP2535572B2 true JP2535572B2 (ja) | 1996-09-18 |
Family
ID=18136599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62321804A Expired - Lifetime JP2535572B2 (ja) | 1987-12-18 | 1987-12-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2535572B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828126A (en) * | 1992-06-17 | 1998-10-27 | Vlsi Technology, Inc. | Chip on board package with top and bottom terminals |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6293960A (ja) * | 1985-10-21 | 1987-04-30 | Hitachi Ltd | 炭化珪素を用いたパツケ−ジ構造体 |
-
1987
- 1987-12-18 JP JP62321804A patent/JP2535572B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01162353A (ja) | 1989-06-26 |
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