JP3020783B2 - 半導体素子収納用パッケージ - Google Patents

半導体素子収納用パッケージ

Info

Publication number
JP3020783B2
JP3020783B2 JP5266187A JP26618793A JP3020783B2 JP 3020783 B2 JP3020783 B2 JP 3020783B2 JP 5266187 A JP5266187 A JP 5266187A JP 26618793 A JP26618793 A JP 26618793A JP 3020783 B2 JP3020783 B2 JP 3020783B2
Authority
JP
Japan
Prior art keywords
lid
insulating base
sealing material
metal layer
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP5266187A
Other languages
English (en)
Other versions
JPH07122666A (ja
Inventor
敏博 小笠原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP5266187A priority Critical patent/JP3020783B2/ja
Publication of JPH07122666A publication Critical patent/JPH07122666A/ja
Application granted granted Critical
Publication of JP3020783B2 publication Critical patent/JP3020783B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16195Flat cap [not enclosing an internal cavity]

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体素子を収容するた
めの半導体素子収納用パッケージに関するものである。
【0002】
【従来の技術】従来、半導体素子、特にLSI等の半導
体素子を収容するための半導体素子収納用パッケージは
アルミナセラミックス等の電気絶縁材料から成り、その
上面の略中央部に半導体素子を収容するための凹部を有
し、且つ該凹部周辺から下面にかけて導出されたタング
ステン、モリブデン、マンガン等の高融点金属粉末から
成るメタライズ配線層を有する絶縁基体と、半導体素子
を外部電気回路に電気的に接続するために前記メタライ
ズ配線層に銀ロウ等のロウ材を介し取着された外部リー
ド端子と、コバール金属(Fe−Ni−Co合金)等の
金属材料から成る蓋体とから構成されており、絶縁基体
の凹部底面に半導体素子を接着剤により取着固定し、半
導体素子の各電極とメタライズ配線層とをボンディング
ワイヤを介して電気的に接続するとともに絶縁基体の上
面に蓋体を半田等から成る封止材により接合させ、絶縁
基体と蓋体とから成る容器の内部に半導体素子を気密に
封止することによって製品としての半導体装置となる。
【0003】尚、かかる従来の半導体素子収納用パッケ
ージは絶縁基体への蓋体の接合が、絶縁基体の上面に予
めタングステン、モリブデン、マンガン等の高融点金属
粉末から成る四角形状の枠状金属層を被着させておき、
該枠状金属層の上部に半田等の封止材とコバール金属等
の金属材料から成る蓋体を順次載置させるとともにこれ
を約330℃の温度に加熱し、封止材を溶融させること
によって行われる。
【0004】また、前記絶縁基体の上面に被着させた四
角形状の枠状金属層はその外形寸法が蓋体の位置ずれ及
び蓋体の側面と枠状金属層との間に封止材の溜まり部を
形成し蓋体の絶縁基体への接合を強固とするのを考慮し
て若干大きめに形成してあり、また蓋体を絶縁基体に接
合させ容器内部を気密に封止する封止材の量は蓋体及び
絶縁基体に反りがあっても両者を確実、強固に接合さ
せ、容器の気密封止を完全とするために多少、多めとな
っている。
【0005】
【発明が解決しようとする課題】しかしながら、この従
来の半導体素子収納用パッケージにおいては、封止材の
量が蓋体と絶縁基体の反りを考慮して多少、多めとなっ
ていることから絶縁基体に蓋体を封止材を介して接合さ
せる際、蓋体及び絶縁基体の反りが小さいと封止材が過
剰となって一部が絶縁基体の凹部内に入り込み、これが
内部に収容する半導体素子やメタライズ配線層、ボンデ
ィングワイヤ等に接触するとともに半導体素子の各電極
間に電気的短絡を招来させ、半導体素子に誤動作を起こ
させるという欠点を有していた。また同時に前記過剰の
封止材はその一部が蓋体の側面を伝って上面にまで這い
上がり、外観不良を発生するという欠点も有していた。
【0006】
【発明の目的】本発明は上記欠点に鑑み案出されたもの
で、その目的は封止材の一部が絶縁基体と蓋体とから成
る容器内部に入り込んだり、蓋体の上面に這い上がるの
を有効に防止し、外観不良の発生を皆無として、且つ内
部に収容する半導体素子を長期間にわたり、正常に作動
させることができる半導体素子収納用パッケージを提供
することにある。
【0007】
【課題を解決するための手段】本発明は絶縁基体と蓋体
とから成り、絶縁基体に被着させた四角形状を成す枠状
金属層に蓋体を封止材を介し接合させることによって内
部に半導体素子を気密に封止するようになした半導体素
子収納用パッケージであって、前記四角形状を成す枠状
金属層の角部を除く外周部に、延出領域を設けたことを
特徴とするものである。
【0008】
【作用】本発明は絶縁基体上に被着された四角形状を成
す枠状金属層の角部を除く外周部に延出領域を設けたこ
とから絶縁基体に蓋体を封止材を介して接合させる際、
蓋体及び絶縁基体の反りが小さく封止材が過剰になった
としてもその封止材の過剰分は前記枠状金属層に設けた
延出領域に流出し、吸収されることとなって絶縁基体と
蓋体とから成る容器の内部に入り込んだり、蓋体の上面
に這い上がったりすることはなく、その結果、外観不良
を発生することが皆無になるとともに容器内部に収容す
る半導体素子等への封止材の接触も皆無となって半導体
素子を長期間にわたり正常に作動させることが可能とな
る。
【0009】
【実施例】次に本発明を添付図面に基づき詳細に説明す
る。
【0010】図1及び図2は本発明の半導体素子収納用
パッケージの一実施例を示す図であり、1は絶縁基体、
2は蓋体である。この絶縁基体1と蓋体2とで半導体素
子3を収容するための容器4が構成される。
【0011】前記絶縁基体1はアルミナセラミックス等
の電気絶縁材料から成り、その上面略中央部に半導体素
子3を収容するための空所を形成する凹部1aが設けて
あり、該凹部1a底面には半導体素子3がガラス、ロウ
材等の接着剤を介し取着される。
【0012】前記絶縁基体1はアルミナセラミックスか
ら成る場合、例えば、アルミナ(Al2 3 )、シリカ
(SiO2 )、カルシア(CaO)、マグネシア(Mg
O)等の原料粉末に適当な有機溶剤、溶媒を添加混合し
て泥漿状となすとともにこれを従来周知のドクターブレ
ード法やカレンダーロール法等を採用することによって
セラミックグリーンシート(セラミック生シート)を形
成し、しかる後、前記セラミックグリーンシートに適当
な打ち抜き加工を施すとともに複数枚積層し、高温(約
1600℃)で焼成することによって製作される。
【0013】また前記絶縁基体1には凹部1a周辺から
下面にかけて導出する複数のメタライズ配線層5が形成
されており、該メタライズ配線層5の凹部1a周辺部に
は半導体素子3の各電極がボンディングワイヤ6を介し
て電気的に接続され、また下面に導出された部位には外
部電気回路と接続される外部リード端子7が銀ロウ等の
ロウ材を介して取着される。
【0014】前記メタライズ配線層5はタングステン、
モリブデン、マンガン等の高融点金属粉末から成り、該
高融点金属粉末に適当な有機溶剤、溶媒を添加混合して
得た金属ペーストを絶縁基体1となるセラミックグリー
ンシートに予め従来周知のスクリーン印刷法等により印
刷塗布しておくことによって絶縁基体1の凹部1a周辺
から下面にかけて被着形成される。
【0015】尚、前記メタライズ配線層5はその露出す
る表面にニッケル、金等の良導電性で、且つ耐蝕性に優
れた金属をメッキ法により0. 1乃至20. 0μmの厚
みに層着させておくとメタライズ配線層5の酸化腐食を
有効に防止することができるとともにメタライズ配線層
5とボンディングワイヤ6との接続及びメタライズ配線
層5と外部リード端子7とのロウ付けを極めて強固なも
のとなすことができる。従って、前記メタライズ配線層
5の酸化腐食を防止し、メタライズ配線層5とボンディ
ングワイヤ6との接続及びメタライズ配線層5と外部リ
ード端子7とのロウ付けを強固とするにはメタライズ配
線層5の露出する表面にニッケル、金等を0. 1乃至2
0. 0μmの厚みに層着させておくことが好ましい。
【0016】また前記メタライズ配線層5にロウ付けさ
れる外部リード端子7は内部に収容する半導体素子3を
外部電気回路に接続する作用を為し、外部リード端子7
を外部電気回路に接続することによって内部に収容され
る半導体素子3はメタライズ配線層5及び外部リード端
子7を介し外部電気回路と電気的に接続されることとな
る。
【0017】前記外部リード端子7はコバール金属(F
e−Ni−Co合金)や42アロイ(Fe−Ni合金)
等の金属材料から成り、コバール金属等のインゴット
(塊)を圧延加工法や打ち抜き加工法等、従来周知の金
属加工法を採用することによって所定の板状に形成され
る。
【0018】前記絶縁基体1はまたその上面で凹部1a
を囲むように四角形状を成す枠状金属層8が被着形成さ
れており、該枠状金属層8には例えばコバール金属や4
2アロイ等の金属材料から成る蓋体2が半田等の封止材
9を介して接合され、これによって絶縁基体1と蓋体2
とから成る容器4の内部に半導体素子3が気密に封止さ
れる。
【0019】前記絶縁基体1の上面に被着させた枠状金
属層8は絶縁基体1の上面に蓋体2を封止材9を介して
接合する際の下地金属層として作用し、その外形寸法は
蓋体2の位置ずれ及び蓋体2の側面と枠状金属層8との
間に封止材9の溜まり部を形成し、蓋体2の絶縁基体へ
の接合を強固とするのを考慮して若干大きめに形成され
ている。
【0020】前記枠状金属層8は例えばタングステン、
モリブデン、マンガン等の高融点金属粉末から成り、前
述のメタライズ配線層5と同様の方法によって絶縁基体
1の上面に被着形成される。
【0021】更に前記四角形状を成す枠状金属層8は図
2に示すように各辺の略中央部の外周部に四角型の延出
領域10が設けられている。
【0022】前記延出領域10は封止材9の過剰分を吸
収する作用を為し、絶縁基体1に被着させた枠状金属層
8に蓋体2を封止材9を介して接合させる際、蓋体2及
び絶縁基体1の反りが小さく封止材9が過剰になったと
してもその封止材9の過剰分は延出領域10に流出して
吸収され、絶縁基体1と蓋体2とから成る容器4内部に
入り込んだり、蓋体2の上面に這い上がったりすること
はない。従って、この半導体素子収納用パッケージによ
れば封止材9の蓋体2上面への這い上がりによる外観不
良の発生が皆無になるとともに容器4内部に収容されて
いる半導体素子3等への封止材9の接触が皆無となり半
導体素子3を長期間にわたり正常に作動させることが可
能となる。
【0023】尚、前記延出領域10は枠状金属層8の外
周辺全周に設けると絶縁基体1に設けた枠状金属層8と
蓋体2とを封止材9を介して接合させる際、封止材9の
過剰分が枠状金属層8の全周に広がるとともに該封止材
9の硬化に伴う引っ張り応力が枠状金属層8の各辺角部
に大きく作用し、枠状金属層8の各辺角部を絶縁基体1
上面より剥離させたり、絶縁基体1の枠状金属層8の角
部が位置する部位にクラックが発生したりして容器4の
気密封止の信頼性が大きく低下してしまう。従って、前
記延出領域10は容器4の気密封止の信頼性を確保する
ため四角形状を成す枠状金属層8の角部を除く外周部に
のみ形成される。
【0024】また前記延出領域10はその平面積が枠状
金属層8の平面積に対して5%未満となると延出領域1
0において封止材9の過剰分を完全に吸収するのが困難
となる。従って、前記延出領域10はその平面積を枠状
金属層8の平面積に対して5%以上としておくことが好
ましい。
【0025】更に前記延出領域10はタングステン、モ
リブデン、マンガン等の高融点金属粉末から成り、絶縁
基体1の上面に枠状金属層8を被着形成する際に同時に
枠状金属層8の角部を除く外周部に形成される。
【0026】かくして上述の半導体素子収納用パッケー
ジによれば、絶縁基体1の凹部1a底面に半導体素子3
を接着剤を介して取着するとともに半導体素子3の各電
極をメタライズ配線層5にボンディングワイヤ6を介し
て電気的に接続し、しかる後、絶縁基体1の上面に被着
させた枠状金属層8に蓋体2を半田等から成る封止材9
を介して接合させ、絶縁基体1と蓋体2とから成る容器
4内部に半導体素子3を気密に封止することによって製
品としての半導体装置となる。
【0027】尚、本発明は上述の実施例に限定されるも
のではなく、本発明の要旨を逸脱しない範囲であれば種
々の変更は可能であり、例えば、上述の実施例では延出
領域10を枠状金属層8の各辺中央部の外周部に各々、
1ケ所ずつ四角型に形成したが、枠状金属層8の角部を
除く外周部であれば、その形状、個数、位置は何ら特定
されるものではない。
【0028】また上述の実施例では蓋体2をコバール金
属や42アロイ等の金属材料で形成したものを使用した
がこれをアルミナセラミックス等の電気絶縁材料で形成
したものを使用してもよい。この場合、電気絶縁材料か
ら成る蓋体2を絶縁基体1の枠状金属層8に封止材9を
介して接合させるために蓋体2の下面外周部及び側面に
は封止材9が接合する金属層を予め被着させておく必要
がある。
【0029】
【発明の効果】本発明の半導体素子収納用パッケージに
よれば、絶縁基体上に被着された四角形状を成す枠状金
属層の角部を除く外周部に延出領域を設けたことから絶
縁基体に蓋体を封止材を介して接合させる際、蓋体及び
絶縁基体の反りが小さく封止材が過剰になったとしても
その封止材の過剰分は前記枠状金属層に設けた延出領域
に流出し、吸収されることとなって絶縁基体と蓋体とか
ら成る容器の内部に入り込んだり、蓋体の上面に這い上
がったりすることはなく、その結果、外観不良を発生す
ることが皆無になるとともに容器内部に収容する半導体
素子等への封止材の接触も皆無となって半導体素子を長
時間にわたり正常に作動させることが可能となる。
【図面の簡単な説明】
【図1】本発明の半導体素子収納用パッケージの一実施
例を示す断面図である。
【図2】図1に示すパッケージの絶縁基体の平面図であ
る。
【符号の説明】
1・・・絶縁基体 2・・・蓋体 3・・・半導体素子 4・・・容器 5・・・メタライズ配線層 7・・・外部リード端子 8・・・枠状金属層 9・・・封止材 10・・延出領域

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】絶縁基体と蓋体とから成り、絶縁基体に被
    着させた四角形状を成す枠状金属層に蓋体を封止材を介
    し接合させることによって内部に半導体素子を気密に封
    止するようになした半導体素子収納用パッケージであっ
    て、前記四角形状を成す枠状金属層の角部を除く外周部
    に、延出領域を設けたことを特徴とする半導体素子収納
    用パッケージ。
JP5266187A 1993-10-25 1993-10-25 半導体素子収納用パッケージ Expired - Fee Related JP3020783B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5266187A JP3020783B2 (ja) 1993-10-25 1993-10-25 半導体素子収納用パッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5266187A JP3020783B2 (ja) 1993-10-25 1993-10-25 半導体素子収納用パッケージ

Publications (2)

Publication Number Publication Date
JPH07122666A JPH07122666A (ja) 1995-05-12
JP3020783B2 true JP3020783B2 (ja) 2000-03-15

Family

ID=17427468

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5266187A Expired - Fee Related JP3020783B2 (ja) 1993-10-25 1993-10-25 半導体素子収納用パッケージ

Country Status (1)

Country Link
JP (1) JP3020783B2 (ja)

Also Published As

Publication number Publication date
JPH07122666A (ja) 1995-05-12

Similar Documents

Publication Publication Date Title
JP3020783B2 (ja) 半導体素子収納用パッケージ
JP3176250B2 (ja) 半導体素子収納用パッケージ
JP2005072421A (ja) 電子部品収納用パッケージおよび電子装置
JP2750248B2 (ja) 半導体素子収納用パッケージ
JP2801449B2 (ja) 半導体素子収納用パッケージ
JP2750232B2 (ja) 電子部品収納用パッケージ
JP4355097B2 (ja) 配線基板の製造方法
JP3318453B2 (ja) 電子部品収納用パッケージ
JP3464138B2 (ja) 電子部品収納用パッケージ
JP3464136B2 (ja) 電子部品収納用パッケージ
JP2724083B2 (ja) 半導体素子収納用パッケージ
JP3847220B2 (ja) 配線基板
JPS635238Y2 (ja)
JP3441170B2 (ja) 配線基板
JP2746813B2 (ja) 半導体素子収納用パッケージ
JP3464137B2 (ja) 電子部品収納用パッケージ
JP2543236Y2 (ja) 半導体素子収納用パッケージ
JP2003243553A (ja) 配線基板
JP2670208B2 (ja) 半導体素子収納用パッケージ
JP2750256B2 (ja) 半導体素子収納用パッケージ
JP2543149Y2 (ja) 半導体素子収納用パッケージ
JP3722737B2 (ja) 配線基板
JP3850338B2 (ja) 配線基板
JP2851740B2 (ja) 電子部品収納用パッケージ
JP3176246B2 (ja) 半導体素子収納用パッケージ

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090114

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100114

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110114

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110114

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120114

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120114

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130114

Year of fee payment: 13

LAPS Cancellation because of no payment of annual fees