JP2535263B2 - ディエンファシス回路 - Google Patents
ディエンファシス回路Info
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- JP2535263B2 JP2535263B2 JP3183797A JP18379791A JP2535263B2 JP 2535263 B2 JP2535263 B2 JP 2535263B2 JP 3183797 A JP3183797 A JP 3183797A JP 18379791 A JP18379791 A JP 18379791A JP 2535263 B2 JP2535263 B2 JP 2535263B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＶＴＲの再生系におけ
る輝度信号処理や、ＦＭ伝送系の復調側に利用して好適
なビデオエンファシス回路に係り、特に、ディジタル信
号処理によるディエンファシス回路に関する。
る輝度信号処理や、ＦＭ伝送系の復調側に利用して好適
なビデオエンファシス回路に係り、特に、ディジタル信
号処理によるディエンファシス回路に関する。
【０００２】
【従来の技術】ビデオ信号をＦＭ変調し、磁気テープ等
の記録媒体に記録，再生する場合、ＦＭ信号の復調原理
により、ノイズ成分は搬送波近傍の周波数成分のものは
出力が小さく、搬送波周波数より離れるに従いそれに比
例して出力レベルが大きくなる、所謂“三角ノイズ”が
発生することが従来より知られている。そこで、実際の
ＶＴＲ等では“ビデオエンファシス”というノイズ低減
手段が一般に用いられている。かかる手段，動作につい
て、図２及び図３等を併せ参照し乍ら説明する。
の記録媒体に記録，再生する場合、ＦＭ信号の復調原理
により、ノイズ成分は搬送波近傍の周波数成分のものは
出力が小さく、搬送波周波数より離れるに従いそれに比
例して出力レベルが大きくなる、所謂“三角ノイズ”が
発生することが従来より知られている。そこで、実際の
ＶＴＲ等では“ビデオエンファシス”というノイズ低減
手段が一般に用いられている。かかる手段，動作につい
て、図２及び図３等を併せ参照し乍ら説明する。
【０００３】図２は代表的なＶＴＲ（情報記録再生装
置）１のブロック系統図であり、記録側は図示の如く、
ＬＰＦ（低域濾波器）２，ＡＧＣ（自動利得制御回路）
１７，プリエンファシス回路１０，クリップ回路２５，
クランプ回路６，ＦＭ変調器７，ＨＰＦ（高域濾波器）
８，記録アンプ（増幅器）９等から成り、再生側は再生
プリアンプ（前置増幅器）１１，１２及びスイッチャ１
３，ＨＰＦ１４，リミッタ１５，ＦＭ復調器１６，ディ
エンファシス回路２０，ＬＰＦ３，及び出力アンプ１８
等から成っている。なお、磁気テープＴが添接される回
転ドラムＤに設けられた一対のビデオヘッドＨ1,Ｈ2 は
録再兼用であり、ロータリートランスRTも録再両用とな
っている。プリエンファシス回路１０は例えばコンデン
サＣ及び２つの抵抗ＲA,ＲB を用いてこれらを図４(A)
の如く結線して構成され、図４(B)に示すようなエンフ
ァシス特性を有している。
置）１のブロック系統図であり、記録側は図示の如く、
ＬＰＦ（低域濾波器）２，ＡＧＣ（自動利得制御回路）
１７，プリエンファシス回路１０，クリップ回路２５，
クランプ回路６，ＦＭ変調器７，ＨＰＦ（高域濾波器）
８，記録アンプ（増幅器）９等から成り、再生側は再生
プリアンプ（前置増幅器）１１，１２及びスイッチャ１
３，ＨＰＦ１４，リミッタ１５，ＦＭ復調器１６，ディ
エンファシス回路２０，ＬＰＦ３，及び出力アンプ１８
等から成っている。なお、磁気テープＴが添接される回
転ドラムＤに設けられた一対のビデオヘッドＨ1,Ｈ2 は
録再兼用であり、ロータリートランスRTも録再両用とな
っている。プリエンファシス回路１０は例えばコンデン
サＣ及び２つの抵抗ＲA,ＲB を用いてこれらを図４(A)
の如く結線して構成され、図４(B)に示すようなエンフ
ァシス特性を有している。
【０００４】かかる構成において、記録時にＦＭ変調器
７でＦＭ変調する前に、プリエンファシス回路１０によ
って高域成分を強調しておき｛図３(A),(B) 参照｝、再
生時にＦＭ復調器１６で復調後、ディエンファシス回路
２０によって高域成分を抑圧することにより、高周波領
域のノイズを抑圧するものである。かかる手法はＳＮ比
の改善に大きな効果があるが、ビデオ信号の高域を強調
して記録するので、再生時に高周波成分が多く集ってい
る，黒から白へ急激に変わる波形の立上り部分で、ＦＭ
信号波形がゼロクロスしなくなる所謂“反転”現象を生
じ易くなる。そこで、記録時にプリエンファシスした
後、過大なスパイク部分を除去するクリップ回路２５を
用いて、過渡的な周波数変位量を大きくしないようにし
ている｛図３(B),(C) 参照｝。しかるに、クリップ回路
２５により高周波成分の一部が欠落した波形は、ディエ
ンファシスしても、図３(D) に示すように、元には戻ら
なくなり、波形の劣化を生じる。
７でＦＭ変調する前に、プリエンファシス回路１０によ
って高域成分を強調しておき｛図３(A),(B) 参照｝、再
生時にＦＭ復調器１６で復調後、ディエンファシス回路
２０によって高域成分を抑圧することにより、高周波領
域のノイズを抑圧するものである。かかる手法はＳＮ比
の改善に大きな効果があるが、ビデオ信号の高域を強調
して記録するので、再生時に高周波成分が多く集ってい
る，黒から白へ急激に変わる波形の立上り部分で、ＦＭ
信号波形がゼロクロスしなくなる所謂“反転”現象を生
じ易くなる。そこで、記録時にプリエンファシスした
後、過大なスパイク部分を除去するクリップ回路２５を
用いて、過渡的な周波数変位量を大きくしないようにし
ている｛図３(B),(C) 参照｝。しかるに、クリップ回路
２５により高周波成分の一部が欠落した波形は、ディエ
ンファシスしても、図３(D) に示すように、元には戻ら
なくなり、波形の劣化を生じる。
【０００５】そこで、プリエンファシス回路１０を図４
(A) に示した構成にする代りに、図５(A) に示すよう
に、演算増幅器２６のフィードバック（負帰還）ループ
内にクリップ回路２４とディエンファシス部２１を設け
て、波形の劣化を小さくするように構成することが、従
来より多く行われている。この場合のプリエンファシス
回路１０の出力は、図５(B) に実線で示すようにクリッ
プ直後に波形劣化を小さくするような信号成分が付加さ
れた波形となる。なお、図５(B) の破線は図４(A）に示
した構成のプリエンファシス回路の出力波形である。
(A) に示した構成にする代りに、図５(A) に示すよう
に、演算増幅器２６のフィードバック（負帰還）ループ
内にクリップ回路２４とディエンファシス部２１を設け
て、波形の劣化を小さくするように構成することが、従
来より多く行われている。この場合のプリエンファシス
回路１０の出力は、図５(B) に実線で示すようにクリッ
プ直後に波形劣化を小さくするような信号成分が付加さ
れた波形となる。なお、図５(B) の破線は図４(A）に示
した構成のプリエンファシス回路の出力波形である。
【０００６】
【発明が解決しようとする課題】プリエンファシス回路
１０の図５(B) の如き波形の出力信号を、再生側のディ
エンファシス回路２０でディエンファシスすると、図３
(A) の波形には戻らずに、図６｛又は図３(D)}のような
波形となるが、クリップにかかっている期間のスルーレ
ートは大きく劣化したままである。クリップにかかった
ことによってスルーレートが小さくなった部分を大きく
見せる目的で、従来はディエンファシス回路２０を（プ
リ）エンファシス回路１０の逆特性にはしていなかっ
た。従って、ビデオエンファシスによるＳ／Ｎの改善効
果が小さいという欠点があった。また、クリップにかか
るような大振幅｛図３(B) 参照｝での波形再現を重視す
ると、小振幅での波形再現が悪化し、オーバーシュート
がついた波形となってしまうという問題もあった。
１０の図５(B) の如き波形の出力信号を、再生側のディ
エンファシス回路２０でディエンファシスすると、図３
(A) の波形には戻らずに、図６｛又は図３(D)}のような
波形となるが、クリップにかかっている期間のスルーレ
ートは大きく劣化したままである。クリップにかかった
ことによってスルーレートが小さくなった部分を大きく
見せる目的で、従来はディエンファシス回路２０を（プ
リ）エンファシス回路１０の逆特性にはしていなかっ
た。従って、ビデオエンファシスによるＳ／Ｎの改善効
果が小さいという欠点があった。また、クリップにかか
るような大振幅｛図３(B) 参照｝での波形再現を重視す
ると、小振幅での波形再現が悪化し、オーバーシュート
がついた波形となってしまうという問題もあった。
【０００７】
【課題を解決するための手段】本発明のディエンファシ
ス回路は、ＦＭ復調器にてＦＭ復調されたビデオデータ
をディエンファシスするディエンファシス部と、ディエ
ンファシスされたビデオデータを任意時間記憶するシフ
トレジスタと、ホワイトクリップレベルよりも低目の第
１のスレッショルドレベルとダーククリップレベルより
も高目の第２のスレッショルドレベルとの間にＦＭ復調
データのレベルが無い時に検出信号を出力するウィンド
コンパレータと、この検出信号が供給される期間中制御
信号を出力する制御回路と、この制御信号によって切換
えられることにより上記検出信号が出力されている期間
中のディエンファシス部の出力データを検出信号が出力
されなくなった直後のデータとを入換えるか又は両デー
タの平均値を出力する切換え手段とを備えて構成するこ
とにより、上記課題を解決したものである。
ス回路は、ＦＭ復調器にてＦＭ復調されたビデオデータ
をディエンファシスするディエンファシス部と、ディエ
ンファシスされたビデオデータを任意時間記憶するシフ
トレジスタと、ホワイトクリップレベルよりも低目の第
１のスレッショルドレベルとダーククリップレベルより
も高目の第２のスレッショルドレベルとの間にＦＭ復調
データのレベルが無い時に検出信号を出力するウィンド
コンパレータと、この検出信号が供給される期間中制御
信号を出力する制御回路と、この制御信号によって切換
えられることにより上記検出信号が出力されている期間
中のディエンファシス部の出力データを検出信号が出力
されなくなった直後のデータとを入換えるか又は両デー
タの平均値を出力する切換え手段とを備えて構成するこ
とにより、上記課題を解決したものである。
【０００８】
【実施例】本発明のディエンファシス回路は、クリップ
にかかった期間のＦＭ復調されたビデオデータを、クリ
ップにかからなくなった直後のデータと入替えることに
よって、スルーレートを改善するものである。その一実
施例の概略的ブロック構成を図１に示す。図中、２２は
ディエンファシス部、２７はウィンドコンパレータ、２
８は軽減回路である。以下、図１の構成に沿って、本発
明のディエンファシス回路２０の動作について説明す
る。
にかかった期間のＦＭ復調されたビデオデータを、クリ
ップにかからなくなった直後のデータと入替えることに
よって、スルーレートを改善するものである。その一実
施例の概略的ブロック構成を図１に示す。図中、２２は
ディエンファシス部、２７はウィンドコンパレータ、２
８は軽減回路である。以下、図１の構成に沿って、本発
明のディエンファシス回路２０の動作について説明す
る。
【０００９】入力端子In1 からは、ディエンファシス前
のＡ／Ｄ変換されたビデオ信号データがされる。入力端
子In2 より供給されるウィンドコンパレータ２７の比較
用レベルは、前記プリエンファシス回路１０における白
（ホワイト）クリップレベルよりも多少低く設定されて
いる。また、入力端子In3 からは、ダーククリップレベ
ルよりも多少高目に設定された比較信号が印加されてい
る（ノイズ対策のため）。従って、ウィンドコンパレー
タ２７の出力は、ほぼコンパレータレベルを越えた期間
を示すことになる。上記ディエンファシスされたビデオ
信号データは、このウィンドコンパレータ出力共々軽減
回路２８に供給され、ここで所定の信号処理を施され
る。
のＡ／Ｄ変換されたビデオ信号データがされる。入力端
子In2 より供給されるウィンドコンパレータ２７の比較
用レベルは、前記プリエンファシス回路１０における白
（ホワイト）クリップレベルよりも多少低く設定されて
いる。また、入力端子In3 からは、ダーククリップレベ
ルよりも多少高目に設定された比較信号が印加されてい
る（ノイズ対策のため）。従って、ウィンドコンパレー
タ２７の出力は、ほぼコンパレータレベルを越えた期間
を示すことになる。上記ディエンファシスされたビデオ
信号データは、このウィンドコンパレータ出力共々軽減
回路２８に供給され、ここで所定の信号処理を施され
る。
【００１０】本発明回路第１実施例を構成する軽減回路
２８の具体的な回路構成例（第１構成例）を図７に示
す。図７中、31ａ〜31ｎ，32ａ〜32ｍはフリップフロッ
プ回路、２９はスイッチ切換え制御回路、Swは切換えス
イッチであり、フリップフロップ回路31ａ〜31ｎ及び32
ａ〜32ｍは、夫々シフトレジスタ３１及び３２を形成し
ている。上記ディエンファシス部２２からのビデオ信号
データはこのシフトレジスタ３１に供給され、各段（フ
リップフロップ回路31ａ〜31ｎ）の出力は切換えスイッ
チSwの各端子に供給される。一方、上記ウィンドコンパ
レータ出力はシフトレジスタ３２に供給され、各段（フ
リップフロップ回路32ａ〜32ｍ）の出力はスイッチ切換
え制御回路２９の各端子に夫々供給される。
２８の具体的な回路構成例（第１構成例）を図７に示
す。図７中、31ａ〜31ｎ，32ａ〜32ｍはフリップフロッ
プ回路、２９はスイッチ切換え制御回路、Swは切換えス
イッチであり、フリップフロップ回路31ａ〜31ｎ及び32
ａ〜32ｍは、夫々シフトレジスタ３１及び３２を形成し
ている。上記ディエンファシス部２２からのビデオ信号
データはこのシフトレジスタ３１に供給され、各段（フ
リップフロップ回路31ａ〜31ｎ）の出力は切換えスイッ
チSwの各端子に供給される。一方、上記ウィンドコンパ
レータ出力はシフトレジスタ３２に供給され、各段（フ
リップフロップ回路32ａ〜32ｍ）の出力はスイッチ切換
え制御回路２９の各端子に夫々供給される。
【００１１】このスイッチ切換え制御回路２９の制御動
作は、図８に示す通りであり、かかる論理演算によって
切換えスイッチSwの接続を制御している。ここで具体的
に、例えば図９(A) に示ような波形｛Ｄ／Ａ変換した場
合；以下同じ｝のビデオ信号データが入力端子In4 に入
来した場合について説明する。但し、ビデオ信号データ
がｘ1,ｘ2,ｘ3 の期間にコンパレータ出力"1”があるも
のとする。この場合の演算動作は図１０に示す通りであ
り、出力波形は図９(B) に示すようなものとなる。図９
(A) と図９(B) を比較すれば明白なように、波形の立上
りが急峻になっている。
作は、図８に示す通りであり、かかる論理演算によって
切換えスイッチSwの接続を制御している。ここで具体的
に、例えば図９(A) に示ような波形｛Ｄ／Ａ変換した場
合；以下同じ｝のビデオ信号データが入力端子In4 に入
来した場合について説明する。但し、ビデオ信号データ
がｘ1,ｘ2,ｘ3 の期間にコンパレータ出力"1”があるも
のとする。この場合の演算動作は図１０に示す通りであ
り、出力波形は図９(B) に示すようなものとなる。図９
(A) と図９(B) を比較すれば明白なように、波形の立上
りが急峻になっている。
【００１２】ここで、本発明のディエンファシス回路２
０を、図２に示したＶＴＲ１に使用した場合の信号処理
について、図１２の波形図（タイミングチャート）を併
せ参照し乍ら説明する。但し、実際の回路ではディジタ
ル信号処理を行なっているので、各構成回路の実際の出
力は２進法等の数値である。そこで、説明の便宜上、各
構成回路の出力をＤ／Ａ変換してアナログ表示したもの
が図１２(A) 〜(J) である。なお、後述の図１３及び図
１５も同様である。
０を、図２に示したＶＴＲ１に使用した場合の信号処理
について、図１２の波形図（タイミングチャート）を併
せ参照し乍ら説明する。但し、実際の回路ではディジタ
ル信号処理を行なっているので、各構成回路の実際の出
力は２進法等の数値である。そこで、説明の便宜上、各
構成回路の出力をＤ／Ａ変換してアナログ表示したもの
が図１２(A) 〜(J) である。なお、後述の図１３及び図
１５も同様である。
【００１３】図１２(A) に示すようなＡＧＣ１７よりの
矩形波出力は、プリエンファシス回路１０によりその高
域成分が強調されて、同図(B) に示すような波形とな
り、その白クリップレベル以上の部分が次段のクリップ
回路２５で同図(C) の如くクリップされ、クランプ回路
６でシンクチップレベルをクランプされた後、ＦＭ変調
器７でＦＭ変調され、ＨＰＦ（高域濾波器）８及び記録
アンプ（増幅器）９を介して一対のビデオヘッドＨ1,Ｈ
2 にて磁気テープＴに記録される。かかる記録信号を再
生する場合、ＦＭ復調器１６の出力波形は、同図(D) に
示すように同図(C）図示のクリップ出力と略同じ波形と
なるが、ディエンファシス回路２０に供給すると、その
うちコンパレータレベル以上の期間だけ前記ウィンドコ
ンパレータ２７出力はＨ(High)となるので｛同図(E) 参
照｝、同図(F)の如き波形のディエンファシス部２２の
出力は、前記軽減回路２８により図９(B) に示したよう
な波形，即ち図１２(G) に示すような波形となる。この
波形を図１２(A) に示した記録信号波形と比較すると、
同図(F) の波形に比べて波形再現性が各段に向上してい
るのが理解される。
矩形波出力は、プリエンファシス回路１０によりその高
域成分が強調されて、同図(B) に示すような波形とな
り、その白クリップレベル以上の部分が次段のクリップ
回路２５で同図(C) の如くクリップされ、クランプ回路
６でシンクチップレベルをクランプされた後、ＦＭ変調
器７でＦＭ変調され、ＨＰＦ（高域濾波器）８及び記録
アンプ（増幅器）９を介して一対のビデオヘッドＨ1,Ｈ
2 にて磁気テープＴに記録される。かかる記録信号を再
生する場合、ＦＭ復調器１６の出力波形は、同図(D) に
示すように同図(C）図示のクリップ出力と略同じ波形と
なるが、ディエンファシス回路２０に供給すると、その
うちコンパレータレベル以上の期間だけ前記ウィンドコ
ンパレータ２７出力はＨ(High)となるので｛同図(E) 参
照｝、同図(F)の如き波形のディエンファシス部２２の
出力は、前記軽減回路２８により図９(B) に示したよう
な波形，即ち図１２(G) に示すような波形となる。この
波形を図１２(A) に示した記録信号波形と比較すると、
同図(F) の波形に比べて波形再現性が各段に向上してい
るのが理解される。
【００１４】ところで、図７に示した軽減回路２８の構
成例の場合、図５(A) に示した構成のプリエンファシス
回路１０が用いられていれば、クリップ部分のスルーレ
ートを大きくでき、補償効果も大きい。しかし乍ら、図
４(A) に示した回路構成の場合には、信号の立上り，立
下り部分の途中に段差を生じ｛図１３(F) 参照｝、軽減
回路２８を通しても図１３(G) のようになって、波形が
劣化するという欠点がある。そこで、軽減回路２８を図
１１のように構成して本発明回路第２実施例を実現する
と、後述する理由により段差を生じなくなって、特性が
改善される。なお、図１１中、３４は加算器、３５は乗
算器であり、その他、図７に示した各構成要素と同一構
成個所には同一符号を付している。また、スイッチ切換
え制御回路２９の制御動作は図８に示した通りである。
成例の場合、図５(A) に示した構成のプリエンファシス
回路１０が用いられていれば、クリップ部分のスルーレ
ートを大きくでき、補償効果も大きい。しかし乍ら、図
４(A) に示した回路構成の場合には、信号の立上り，立
下り部分の途中に段差を生じ｛図１３(F) 参照｝、軽減
回路２８を通しても図１３(G) のようになって、波形が
劣化するという欠点がある。そこで、軽減回路２８を図
１１のように構成して本発明回路第２実施例を実現する
と、後述する理由により段差を生じなくなって、特性が
改善される。なお、図１１中、３４は加算器、３５は乗
算器であり、その他、図７に示した各構成要素と同一構
成個所には同一符号を付している。また、スイッチ切換
え制御回路２９の制御動作は図８に示した通りである。
【００１５】図１１の軽減回路２８の動作について、図
１４の信号波形図（タイミングチャート）を併せ参照し
乍ら説明する。図１４(D) のようにクリップにかかった
期間は、クリップにかからなくなった直後のデータとの
和の半分，即ち平均値が、加算器３４及び乗算器３５を
図１１示の如く接続したことにより、出力端子Out より
得られる。その結果、軽減回路２８の出力信号波形は、
図１５(F) に示すように、段差の無いものとなる。
１４の信号波形図（タイミングチャート）を併せ参照し
乍ら説明する。図１４(D) のようにクリップにかかった
期間は、クリップにかからなくなった直後のデータとの
和の半分，即ち平均値が、加算器３４及び乗算器３５を
図１１示の如く接続したことにより、出力端子Out より
得られる。その結果、軽減回路２８の出力信号波形は、
図１５(F) に示すように、段差の無いものとなる。
【００１６】
【発明の効果】本発明のディエンファシス回路は以上の
ように構成したので、次のような種々の優れた特長があ
る。 (1) クリップの影響を受ける大振幅信号における波形再
現が良くなるので、ディエンファシス回路の特性をプリ
エンファシス回路の逆特性又はそれに近い特性にするこ
とができる。 (2) 小振幅信号の波形再現が良くなり、ビデオエンファ
シスによるＳ／Ｎ改善効果が向上する。 (3) 比較的簡単な構成であり、且つディジタル信号処理
に適しているので、ＩＣ化が容易である。
ように構成したので、次のような種々の優れた特長があ
る。 (1) クリップの影響を受ける大振幅信号における波形再
現が良くなるので、ディエンファシス回路の特性をプリ
エンファシス回路の逆特性又はそれに近い特性にするこ
とができる。 (2) 小振幅信号の波形再現が良くなり、ビデオエンファ
シスによるＳ／Ｎ改善効果が向上する。 (3) 比較的簡単な構成であり、且つディジタル信号処理
に適しているので、ＩＣ化が容易である。
【図１】本発明のディエンファシス回路の一実施例を示
す概略ブロック構成図。
す概略ブロック構成図。
【図２】本発明回路が適用されるＶＴＲの代表的ブロッ
ク構成図。
ク構成図。
【図３】ＶＴＲの記録系に備えられたクリップ回路の影
響説明用信号波形図。
響説明用信号波形図。
【図４】記録系に備えられるプリエンファシス回路の構
成図とそのエンファシス特性図。
成図とそのエンファシス特性図。
【図５】プリエンファシス回路の他の構成例のブロック
図とその出力波形図。
図とその出力波形図。
【図６】図５示のプリエンファシス回路の出力をディエ
ンファシスした際の信号波形図。
ンファシスした際の信号波形図。
【図７】本発明回路を構成する軽減回路の第１構成例の
ブロック図。
ブロック図。
【図８】軽減回路を構成するスイッチ切換え制御回路の
切換え動作説明用論理図表。
切換え動作説明用論理図表。
【図９】本発明回路の動作説明用入，出力信号波形図。
【図１０】軽減回路の動作説明用論理演算図表。
【図１１】本発明回路を構成する軽減回路の第２構成例
のブロック図。
のブロック図。
【図１２】本発明回路第１実施例を備えたＶＴＲの動作
説明用信号波形図。
説明用信号波形図。
【図１３】本発明回路第１実施例及び図４のプリエンフ
ァシス回路を備えたＶＴＲの動作説明用信号波形図。
ァシス回路を備えたＶＴＲの動作説明用信号波形図。
【図１４】本発明回路第２実施例及び図４のプリエンフ
ァシス回路を備えたＶＴＲの動作説明用信号波形図。
ァシス回路を備えたＶＴＲの動作説明用信号波形図。
１０ プリエンファシス回路 １６ ＦＭ復調器 ２０ ディエンファシス回路 ２２ ディエンファシス部 ２４，２５ クリップ回路 ２７ ウィンドコンパレータ ２８ 軽減回路 ２９ スイッチ切換え制御回路 ３１，３２ シフトレジスタ 31ａ〜31ｎ，32ａ〜32ｍ フリップフロップ回路 ３４ 加算器 ３５ 乗算器 Sw 切換えスイッチ
Claims (2)
- 【請求項１】記録媒体より再生したビデオデータを復調
するＦＭ復調器を備えた再生装置に設けられ、輝度信号
系をディジタル処理するディエンファシス回路であっ
て、上記ＦＭ復調器にてＦＭ復調されたビデオデータを
ディエンファシスするディエンファシス部と、該ディエ
ンファシスされたビデオデータを任意時間記憶するシフ
トレジスタと、 ホワイトクリップレベルよりも低目の
第１のスレッショルドレベルと、ダーククリップレベル
よりも高目の第２のスレッショルドレベルとを有し、上
記ＦＭ復調器にてＦＭ復調されたビデオデータのレベル
が該第１及び第２のスレッショルドレベルの間に無い時
に検出信号を出力するウィンドコンパレータと、該ウィ
ンドコンパレータよりの検出信号が供給されている期間
中制御信号を出力する制御回路と、該制御信号によって
切換えられることにより、上記検出信号が出力されてい
る期間中のディエンファシス部の出力データを該検出信
号が出力されなくなった直後のデータと入換える切換え
手段とを備えたディエンファシス回路。 - 【請求項２】請求項１記載のディエンファシス回路にお
いて、上記切換え手段を、上記ウィンドコンパレータよ
りの検出信号出力に対応した期間のビデオデータと、該
検出信号が出力されなくなった直後のデータとの平均値
をとって出力するよう構成したことを特徴とするディエ
ンファシス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183797A JP2535263B2 (ja) | 1991-06-28 | 1991-06-28 | ディエンファシス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183797A JP2535263B2 (ja) | 1991-06-28 | 1991-06-28 | ディエンファシス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH056617A JPH056617A (ja) | 1993-01-14 |
| JP2535263B2 true JP2535263B2 (ja) | 1996-09-18 |
Family
ID=16142087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3183797A Expired - Fee Related JP2535263B2 (ja) | 1991-06-28 | 1991-06-28 | ディエンファシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2535263B2 (ja) |
-
1991
- 1991-06-28 JP JP3183797A patent/JP2535263B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH056617A (ja) | 1993-01-14 |
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