JP2535226B2 - Selective call receiver - Google Patents
Selective call receiverInfo
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、選択呼出用受信装置に利用する発振素子の
発振補正回路に関するものである。Description: TECHNICAL FIELD The present invention relates to an oscillation correction circuit for an oscillating element used in a selective calling receiver.
（従来の技術） 従来、この種の選択呼出用受信装置は、発振素子の発
振精度によって間欠受信を行うように構成されていた。(Prior Art) Conventionally, this type of selective call receiver is configured to perform intermittent reception depending on the oscillation accuracy of the oscillation element.
（発明が解決しようとする課題） 上記従来の選択呼出用受信装置では、発振素子の発振
精度に頼っているために、伝送速度の高速化を伴う間欠
受信（従来と同一時間の間欠受信）の維持が、発振素子
の発振精度をさらに向上させない限りできないという欠
点があった。(Problems to be Solved by the Invention) In the above-described conventional selective call receiving device, since it depends on the oscillation accuracy of the oscillation element, intermittent reception (intermittent reception at the same time as that of the prior art) that accompanies a higher transmission speed is performed. However, there is a drawback that it cannot be maintained unless the oscillation accuracy of the oscillator is further improved.
本発明の目的は、従来の欠点を解消し、発振素子の発
振精度を向上させなくとも、間欠受信の維持が可能であ
る優れた選択呼出受信装置を提供することである。An object of the present invention is to solve the conventional drawbacks and to provide an excellent selective call receiving device capable of maintaining intermittent reception without improving the oscillation accuracy of the oscillation element.
（課題を解決するための手段） 本発明の選択呼出受信装置は、基地局からの選択呼出
信号を受信し、ディジタル信号として出力する受信部
と、前記ディジタル信号と内部発振回路で生成される内
部クロックとの同期をとるビット同期回路と、間欠的に
送信されるフレーム同期信号受信のためのフレーム同期
信号照合回路と、前記ビット同期回路より出力される内
部位相補正信号をもとに受信開始時の位相ずれを検出す
る位相ずれ検出回路と、前記フレーム同期信号照合回路
より出力されるフレーム照合出力をもとに内部タイミン
グのビットのずれを検出するビットずれ検出回路と、前
記位相ずれ検出回路およびビットずれ検出回路の出力を
もとに補正値を決定する補正値決定回路と、前記内部発
振回路の周波数の補正を実行する発振補正回路とを有す
るものである。(Means for Solving the Problem) A selective call receiving apparatus according to the present invention includes a receiving unit that receives a selective call signal from a base station and outputs the signal as a digital signal, and an internal unit generated by the digital signal and an internal oscillation circuit. A bit synchronization circuit for synchronizing with a clock, a frame synchronization signal matching circuit for receiving a frame synchronization signal transmitted intermittently, and a start of reception based on an internal phase correction signal output from the bit synchronization circuit. A phase shift detecting circuit for detecting a phase shift of the internal timing, a bit shift detecting circuit for detecting a bit shift of internal timing based on a frame collating output outputted from the frame synchronization signal collating circuit, the phase shift detecting circuit, and A correction value determination circuit that determines a correction value based on the output of the bit shift detection circuit, and an oscillation correction circuit that executes the frequency correction of the internal oscillation circuit And
（作 用） 本発明によれば、発振補正回路を用いることで、発振
精度を極端に向上させなくとも、見かけ上を発振精度を
向上させることが可能であり、伝送速度が高速化したと
しても、間欠受信を十分に維持することができる。(Operation) According to the present invention, by using the oscillation correction circuit, it is possible to apparently improve the oscillation accuracy without significantly improving the oscillation accuracy, and even if the transmission speed is increased. , It is possible to maintain sufficient intermittent reception.
（実施例） 本発明の一実施例を第１図ないし第３図に基づいて説
明する。(Embodiment) An embodiment of the present invention will be described with reference to FIGS. 1 to 3.
第１図は本発明の選択呼出受信装置のブロック図であ
る。同図において、1,2は従来の回路であり、それぞれ
ビット同期回路、フレーム照合回路である。３は位相ず
れ検出回路（以下、β検出回路と略す）であり、受信信
号NRZと回路内の位相ずれ（１ビット長内のずれ）を検
出し、ビット同期補正用クロック入力１−2,1−３と、
補正値の初期設定入力５−１と位相ずれ検出出力３−１
を有す。４はビットずれ検出回路（以下、α検出回路と
略す）であり、受信信号NRZ1−１と回路内部タイミング
のずれをビット単位で検出し、フレーム信号照合パルス
２−１とビットずれ検出出力４−１を有す。５はα検出
回路4,β検出回路３から発振の補正値を決定する補正値
決定回路であり、補正値出力５−１を有し、この出力
は、次回の位相ずれ検出の初期値となる。６は発振補正
回路であり、進み，遅れの２種類の補正出力６−1,6−
２を有す。FIG. 1 is a block diagram of a selective call receiving apparatus of the present invention. In the figure, 1 and 2 are conventional circuits, which are a bit synchronization circuit and a frame matching circuit, respectively. Reference numeral 3 denotes a phase shift detection circuit (hereinafter, abbreviated as β detection circuit), which detects a received signal NRZ and a phase shift (shift within 1 bit length) in the circuit, and a bit synchronization correction clock input 1-2, 1 -3,
Correction value initial setting input 5-1 and phase shift detection output 3-1
Have. Reference numeral 4 denotes a bit shift detection circuit (hereinafter abbreviated as α detection circuit), which detects a shift between the received signal NRZ1-1 and the circuit internal timing in bit units, and outputs a frame signal matching pulse 2-1 and a bit shift detection output 4-. Has 1. Reference numeral 5 denotes a correction value determination circuit that determines the oscillation correction value from the α detection circuit 4 and the β detection circuit 3, and has a correction value output 5-1. This output becomes the initial value for the next phase shift detection. . An oscillation correction circuit 6 has two types of correction outputs 6-1 and 6-leading and lagging.
Have 2.
第２図は選択呼出受信装置の動作フローチャートであ
り、第３図は動作タイミングのタイミングチャートであ
る。FIG. 2 is an operation flowchart of the selective call receiving device, and FIG. 3 is a timing chart of operation timing.
次に、第１図ないし第３図に基づいて動作を説明す
る。Next, the operation will be described with reference to FIGS.
補正開始条件は同期確立であり、第３図に示すよう
に、それ以降の間欠受信（a1〜an）に対して、受信区間
（b1〜bn）で補正値を決定し、補正動作（c1〜cn）を実
行する。β検出回路３の初期値はβ（０）＝０である。
an区間での受信信号と回路内部の位相ずれに対し、この
ずれを補正するためのビット同期補正用クロック入力１
−2,1−３がbnの受信区間でβ検出回路３に入力され
る。このビット同期補正用クロック入力１−2,1−３を
クロックとして、β検出回路３はアップ・ダウンカウン
トされβ検出出力β（ｎ）を得る。ただし、Min≦β
（ｎ）≦Maxとなるようにβ検出回路３に制御を加え
る。β（ｎ）はbn区間でビット同期収束するために必要
な補正量であるので、an区間での位相のずれをβ（ｎ）
と規定でき、β（ｎ）をもってあらかじめcn区間で発振
補正を行うことが可能である。一方、α検出回路４で
は、フレーム信号照合パルス２−１によりビットすれの
有無・ビットずれの方向を検出し、その結果を補正値決
定回路５に出力する。補正値決定回路５では、α検出回
路４の検出結果により、位相ずれが１ビット以外の正常
範囲であるかの判定を行う。ビットすれがなしであれば
正常位相と判定し、補正値出力５−１の補正値β（ｎ）
にβ検出出力β（ｎ）を設定する。また、ビットずれが
あったならば異常位相による受信と判定し、その際の補
正値出力５−１は、ビットずれが遅れ方向であれば補正
値β（ｎ）＝Maxを、進み方向であれば補正値β（ｎ）
＝Minを設定する。また、フレーム照合回路２の照合で
フレーム照合ができなかった場合には、補正値出力５−
１の補正値β（ｎ）には、前回値β（ｎ−１）を設定す
る。さらに補正値出力５−１の補正値β（ｎ）はβ検出
回路３にも設定され、次回の検出初期値となる。発振補
正回路６に補正値β（ｎ）が設定されたならば、受信停
止区間に発振の補正動作を行い、補正出力６−1,6−２
の進み，遅れの２種類の出力を行う。この出力はクロッ
ク発生部のパルス増減部に入力され、発振の補正を行
う。発振補正の分解能はビット同期の分解能以下に設定
可能である。また発振補正値β（ｎ）は１ビット以内で
あれば、発振補正の分解能の単位で設定することができ
る。この関係を以下に示す。Correction start conditions are established synchronization, as shown in FIG. 3, for subsequent intermittent reception it (a 1 ~a n), determines a correction value at the receiving segment (b 1 ~b n), corrected Perform the operation (c 1 to c n ). The initial value of the β detection circuit 3 is β (0) = 0.
Bit synchronization correction clock input 1 to correct the received signal in the a n section and the internal phase shift of the circuit
−2,1-3 are input to the β detection circuit 3 in the reception section of b n . Using the bit synchronization correction clock inputs 1-2 and 1-3 as a clock, the β detection circuit 3 is up / down-counted to obtain a β detection output β (n). However, Min ≤ β
Control is applied to the β detection circuit 3 so that (n) ≦ Max. beta (n) Since the correction amount necessary to bit synchronization converging with b n intervals, the phase shift in a n period beta (n)
The oscillation correction can be performed in advance in the c n interval with β (n). On the other hand, the α detection circuit 4 detects the presence / absence of bit slippage and the direction of bit deviation by the frame signal matching pulse 2-1 and outputs the result to the correction value determination circuit 5. The correction value determination circuit 5 determines whether the phase shift is within a normal range other than 1 bit based on the detection result of the α detection circuit 4. If there is no bit deviation, it is determined that the phase is normal and the correction value β of the correction value output 5-1 (n)
The β detection output β (n) is set to. If there is a bit shift, it is determined that the reception is due to an abnormal phase, and the correction value output 5-1 at that time is the correction value β (n) = Max if the bit shift is in the delay direction, Correction value β (n)
= Set Min. If the frame collation circuit 2 cannot collate the frame, the correction value output 5-
For the correction value β (n) of 1, the previous value β (n-1) is set. Further, the correction value β (n) of the correction value output 5-1 is also set in the β detection circuit 3 and becomes the next detection initial value. When the correction value β (n) is set in the oscillation correction circuit 6, the oscillation correction operation is performed in the reception stop section, and the correction outputs 6-1 and 6-2
Two types of output, leading and lagging, are output. This output is input to the pulse increasing / decreasing unit of the clock generating unit and corrects oscillation. The resolution of oscillation correction can be set below the resolution of bit synchronization. If the oscillation correction value β (n) is within 1 bit, it can be set in units of resolution of oscillation correction. This relationship is shown below.
ビット同期分解能 :x 発振補正分解能 :y 発振補正値 ：β（ｎ） 伝送速度1bit長 :Z ｙ＝nx ……（１） Ｚ＝Max＝（−Min）≧｜β（ｎ）｜ ……（２） β（ｎ）＝my＝ｍ・ｎ・ｘ ……（３） （但し、n,mは自然数） （発明の効果） 本発明によれば、ビット同期の制御信号を使用するこ
とにより、受信信号と回路内部の位相差を決定し、その
位相差を用いて発振補正を行い、発振素子の発振精度の
向上を図らなくとも間欠受信を行うことが可能であり、
その実用上の効果は大である。Bit synchronization resolution: x Oscillation correction resolution: y Oscillation correction value: β (n) Transmission speed 1bit length: Z y = nx ...... (1) Z = Max = (-Min) ≧ | β (n) | …… ( 2) β (n) = my = m · n · x (3) (where n and m are natural numbers) (Effect of the invention) According to the present invention, by using a bit-synchronized control signal, It is possible to determine the phase difference between the received signal and the circuit, perform oscillation correction using the phase difference, and perform intermittent reception without improving the oscillation accuracy of the oscillator.
Its practical effect is great.
第１図は本発明の一実施例における選択呼出受信装置の
ブロック図、第２図は同動作フローチャート、第３図は
補正動作の概念タイミングチャートである。 １……ビット同期回路、２……フレーム照合回路、１−
１……受信信号NRZ、１−2,1−３……ビット同期補正用
クロック入力、２−１……フレーム信号照合パルス、３
……位相ずれ（β）検出回路、３−１……位相ずれ検出
出力、４……ビットずれ（α）検出回路、４−１……ビ
ットずれ検出出力、５……補正値決定回路、５−１……
補正値出力、６……発振補正回路、６−1,6−２……補
正出力。FIG. 1 is a block diagram of a selective calling receiver according to an embodiment of the present invention, FIG. 2 is a flowchart of the same operation, and FIG. 3 is a conceptual timing chart of a correction operation. 1 ... Bit synchronization circuit, 2 ... Frame matching circuit, 1-
1 ... Received signal NRZ, 1-2, 1-3 ... Clock input for bit synchronization correction, 2-1 ... Frame signal matching pulse, 3
...... Phase shift (β) detection circuit, 3-1 ...... Phase shift detection output, 4 ...... Bit shift (α) detection circuit, 4-1 ...... Bit shift detection output, 5 ...... Correction value determination circuit, 5 -1 ...
Correction value output, 6 ... Oscillation correction circuit, 6-1, 6-2 ... Correction output.
Claims (1)
ジタル信号として出力する受信部と、前記ディジタル信
号と内部発振回路で生成される内部クロックとの同期を
とるビット同期回路と、間欠的に送信されるフレーム同
期信号受信のためのフレーム同期信号照合回路と、前記
ビット同期回路より出力される内部位相補正信号をもと
に受信開始時の位相ずれを検出する位相ずれ検出回路
と、前記フレーム同期信号照合回路より出力されるフレ
ーム照合出力をもとに内部タイミングのビットのずれを
検出するビットずれ検出回路と、前記位相ずれ検出回路
およびビットずれ検出回路の出力をもとに補正値を決定
する補正値決定回路と、前記内部発振回路の周波数の補
正を実行する発振補正回路とを有することを特徴とする
選択呼出受信装置。1. A receiving unit for receiving a selective calling signal from a base station and outputting it as a digital signal, a bit synchronizing circuit for synchronizing the digital signal with an internal clock generated by an internal oscillating circuit, and intermittently. A frame synchronization signal collating circuit for receiving a frame synchronization signal transmitted to the device, a phase shift detection circuit for detecting a phase shift at the start of reception based on an internal phase correction signal output from the bit synchronization circuit, A bit shift detection circuit that detects a bit shift of the internal timing based on the frame check output output from the frame synchronization signal check circuit, and a correction value based on the output of the phase shift detection circuit and the bit shift detection circuit. A selective call receiving apparatus comprising: a correction value determination circuit for determining and an oscillation correction circuit for performing frequency correction of the internal oscillation circuit.
Priority Applications (1)
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|---|---|---|---|
| JP1136077A JP2535226B2 (en) | 1989-05-31 | 1989-05-31 | Selective call receiver |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP1136077A JP2535226B2 (en) | 1989-05-31 | 1989-05-31 | Selective call receiver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH033432A JPH033432A (en) | 1991-01-09 |
| JP2535226B2 true JP2535226B2 (en) | 1996-09-18 |
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ID=15166698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP1136077A Expired - Fee Related JP2535226B2 (en) | 1989-05-31 | 1989-05-31 | Selective call receiver |
Country Status (1)
| Country | Link |
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| JP (1) | JP2535226B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2897684B2 (en) * | 1995-03-31 | 1999-05-31 | 日本電気株式会社 | Wireless transceiver |
-
1989
- 1989-05-31 JP JP1136077A patent/JP2535226B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH033432A (en) | 1991-01-09 |
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