JP2531702B2 - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
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- JP2531702B2 JP2531702B2 JP62246571A JP24657187A JP2531702B2 JP 2531702 B2 JP2531702 B2 JP 2531702B2 JP 62246571 A JP62246571 A JP 62246571A JP 24657187 A JP24657187 A JP 24657187A JP 2531702 B2 JP2531702 B2 JP 2531702B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Electroluminescent Light Sources (AREA)
- Compositions Of Macromolecular Compounds (AREA)
- Polyethers (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、有機半導体を用いた電界効果型トランジ
スタ（以下、FET素子と略称する）に関するものであ
る。
スタ（以下、FET素子と略称する）に関するものであ
る。
有機半導体を用いたFET素子としては、これまでにメ
ロシアニン色素を半導体層として用いた例が知られてい
る（ジャパン ジャーナル アプライド フィジィクス
（Jpn.J.Appl.Phys.）23巻、L30頁、1984年）。また、
高分子を半導体層に用いたFET素子としては、ポリアセ
チレン（ジャーナル オブ アプライド フィジィクス
（J.Appl.Phys.）54巻、3255頁、1983年）、ポリ（Ｎ−
メチルピロール）（ケミストリー レターズ（Chem.Let
t.）863頁、1986年）およびポリチオフェン（アプライ
ド フィジィクス レターズ（Appl.Phys.Lett.）49
巻、1210頁、1986年）を半導体層に適用したものが報告
されている。
ロシアニン色素を半導体層として用いた例が知られてい
る（ジャパン ジャーナル アプライド フィジィクス
（Jpn.J.Appl.Phys.）23巻、L30頁、1984年）。また、
高分子を半導体層に用いたFET素子としては、ポリアセ
チレン（ジャーナル オブ アプライド フィジィクス
（J.Appl.Phys.）54巻、3255頁、1983年）、ポリ（Ｎ−
メチルピロール）（ケミストリー レターズ（Chem.Let
t.）863頁、1986年）およびポリチオフェン（アプライ
ド フィジィクス レターズ（Appl.Phys.Lett.）49
巻、1210頁、1986年）を半導体層に適用したものが報告
されている。
第３図は、従来例のポリアセチレンを用いたFET素子
の断面図である。図において、１は基板となるガラス、
２はゲート電極となるアルミニウム膜、３は絶縁膜とな
るポリシロキサン膜、４は半導体層として働くポリアセ
チレン膜、５及び６はそれぞソース電極とドレイン電極
となる金膜である。
の断面図である。図において、１は基板となるガラス、
２はゲート電極となるアルミニウム膜、３は絶縁膜とな
るポリシロキサン膜、４は半導体層として働くポリアセ
チレン膜、５及び６はそれぞソース電極とドレイン電極
となる金膜である。
次に動作について説明する。
ソース電極５とドレイン電極６の間に電圧をかけると
ポリアセチレン膜４を通してソース電極５とドレイン電
極６間に電流が流れる。このとき、ガラス基板１上に設
けられ、かつ絶縁膜３によりポリアセチレン膜４と隔て
られたゲート電極２に電圧を印加すると電界効果によっ
てポリアセチレン膜４の電導度を変えることができ、従
ってソース・ドレイン間の電流を制御することができ
る。これは絶縁膜３に近接するポリアセチレン膜４内の
空乏層の幅がゲート電極２に印加する電圧によって変化
し、実効的な正のキャリアーからなるチャネル断面積が
変化するためと考えられている。しかし、このFET素子
ではゲート電圧によって変えることのできるソース・ド
レイン間の電流は極めて小さく、実用的価値はほとんど
ない。
ポリアセチレン膜４を通してソース電極５とドレイン電
極６間に電流が流れる。このとき、ガラス基板１上に設
けられ、かつ絶縁膜３によりポリアセチレン膜４と隔て
られたゲート電極２に電圧を印加すると電界効果によっ
てポリアセチレン膜４の電導度を変えることができ、従
ってソース・ドレイン間の電流を制御することができ
る。これは絶縁膜３に近接するポリアセチレン膜４内の
空乏層の幅がゲート電極２に印加する電圧によって変化
し、実効的な正のキャリアーからなるチャネル断面積が
変化するためと考えられている。しかし、このFET素子
ではゲート電圧によって変えることのできるソース・ド
レイン間の電流は極めて小さく、実用的価値はほとんど
ない。
第４図は、他の従来例のポリチオフェンを半導体層と
するFET素子の断面図を示す。図において、３は絶縁膜
となる酸化シリコン、４は半導体層として働くポリチオ
フェン膜、５及び６はそれぞれソース電極，ドレイン電
極となる金膜、７は基板兼ゲート電極となるｎ型シリコ
ン板である。この場合には、半導体層４を通してソース
電極５とドレイン電極６の間を流れる電流（電導度）を
ゲート電極に印加する電圧で100倍も制御することがで
きる。しかし、ソース電極５とドレイン電極６の間を流
れる電流（電導度）を100倍変化させるためには、50Vも
の大きなソース・ドレイン間電圧を印加しなければなら
ない。
するFET素子の断面図を示す。図において、３は絶縁膜
となる酸化シリコン、４は半導体層として働くポリチオ
フェン膜、５及び６はそれぞれソース電極，ドレイン電
極となる金膜、７は基板兼ゲート電極となるｎ型シリコ
ン板である。この場合には、半導体層４を通してソース
電極５とドレイン電極６の間を流れる電流（電導度）を
ゲート電極に印加する電圧で100倍も制御することがで
きる。しかし、ソース電極５とドレイン電極６の間を流
れる電流（電導度）を100倍変化させるためには、50Vも
の大きなソース・ドレイン間電圧を印加しなければなら
ない。
一方、第４図とほとんど同じ素子構造で、半導体層と
してポリ（Ｎ−メチルピロール）を用いたものが報告さ
れているが、この場合には、半導体層を通してソース電
極とドレイン電極の間を流れる電流をゲート電極に印加
する電圧によって、僅かに変化させることができるだけ
である。
してポリ（Ｎ−メチルピロール）を用いたものが報告さ
れているが、この場合には、半導体層を通してソース電
極とドレイン電極の間を流れる電流をゲート電極に印加
する電圧によって、僅かに変化させることができるだけ
である。
また、有機半導体であるメロシアニン色素を半導体層
に適用したFET素子においても、半導体層を通してソー
ス電極とドレイン電極の間を流れる電流を、ゲート電極
に印加する電圧で僅かに変化させることができるにすぎ
ない。
に適用したFET素子においても、半導体層を通してソー
ス電極とドレイン電極の間を流れる電流を、ゲート電極
に印加する電圧で僅かに変化させることができるにすぎ
ない。
従来のFET素子は以上のように構成されているので、
ポリアセチレン、ポリチオフェン、ポリ（Ｎ−メチルピ
ロール）等の高分子半導体や、有機半導体であるメロシ
アニン色素を半導体層として用いた従来のFET素子で
は、半導体層を通してソース電極とドレイン電極の間を
流れる電流をゲート電極に印加する電圧によって、わず
かにしか変化させることができないか、あるいはソース
電極とドレイン電極の間を流れる電流をゲート電極に印
加する電圧によって大きく変化させることができても、
この場合にはソース・ドレイン間に印加する電圧が大き
くなりすぎたりして、何れの場合においても実用上問題
があった。
ポリアセチレン、ポリチオフェン、ポリ（Ｎ−メチルピ
ロール）等の高分子半導体や、有機半導体であるメロシ
アニン色素を半導体層として用いた従来のFET素子で
は、半導体層を通してソース電極とドレイン電極の間を
流れる電流をゲート電極に印加する電圧によって、わず
かにしか変化させることができないか、あるいはソース
電極とドレイン電極の間を流れる電流をゲート電極に印
加する電圧によって大きく変化させることができても、
この場合にはソース・ドレイン間に印加する電圧が大き
くなりすぎたりして、何れの場合においても実用上問題
があった。
この発明は上記のような問題点を解消するためになさ
れたもので、安定に動作し、しかも小さな電圧をソース
・ドレイン間に印加するだけで、半導体層を通して流れ
るソース・ドレイン間電流をゲート電圧によって大きく
変化させることのできるFET素子を提供することを目的
とする。
れたもので、安定に動作し、しかも小さな電圧をソース
・ドレイン間に印加するだけで、半導体層を通して流れ
るソース・ドレイン間電流をゲート電圧によって大きく
変化させることのできるFET素子を提供することを目的
とする。
この発明に係るFET素子においては、半導体層を下記
の一般式で表わされる分子の重合反応によって得られる
高分子膜で組成したものである。
の一般式で表わされる分子の重合反応によって得られる
高分子膜で組成したものである。
（ただし、R1,R2,R3,およびR4は−H,アルキル基および
アルコキシ基のうちの一種を示す。） 〔作用〕 この発明に係るFET素子においては、半導体層として
上記のような高分子膜を用いたことによって、従来のFE
T素子に比べ小さなソース・ドレイン間電圧で、ソース
とドレイン間に流れる電流をゲート電圧によって著しく
大きく変調させることができる。
アルコキシ基のうちの一種を示す。） 〔作用〕 この発明に係るFET素子においては、半導体層として
上記のような高分子膜を用いたことによって、従来のFE
T素子に比べ小さなソース・ドレイン間電圧で、ソース
とドレイン間に流れる電流をゲート電圧によって著しく
大きく変調させることができる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明のFET素子の構成図の一例を示す図
である。図において、１は基板、２は基板１上に設けら
れたゲート電極として働く金属膜、３は絶縁膜、４は半
導体層として働く高分子膜、５及び６はそれぞれソース
及びドレイン電極として働く金属膜である。
である。図において、１は基板、２は基板１上に設けら
れたゲート電極として働く金属膜、３は絶縁膜、４は半
導体層として働く高分子膜、５及び６はそれぞれソース
及びドレイン電極として働く金属膜である。
ここで、この発明に用いる材料としては以下に述べる
ものがある。
ものがある。
基板１は絶縁性の材料であればいずれも使用可能であ
り、具体的には、ガラス、アルミナ焼結体や、ポリイミ
ドフィルム、ポリエステルフィルム、ポリエチレンフィ
ルム、ポリフェニレンスルフィド膜、ポリパラキシレン
膜等の各種絶縁性プラスチックなどが使用可能である。
り、具体的には、ガラス、アルミナ焼結体や、ポリイミ
ドフィルム、ポリエステルフィルム、ポリエチレンフィ
ルム、ポリフェニレンスルフィド膜、ポリパラキシレン
膜等の各種絶縁性プラスチックなどが使用可能である。
ゲート電極として働く金属膜２としては金、白金、ク
ロム、パラジウム、アルミニウム、インジウム等の金属
や、錫酸化物、酸化インジウム、インジウム・錫酸化物
（ITO）等を用いるのが一般的であるが、勿論これらの
材料に限られる訳ではなく、またこれらの材料を２種以
上用いてゲート電極として使用しても差し支えない。こ
こで金属膜を設ける方法としては、蒸着、スパッタリン
グ、めっき、CVD成長等の方法がある。またｐ型シリコ
ンあるいはｎ型シリコンをゲート電極２と基板１を兼ね
て用いることができ、この場合には、基板１を省略する
ことができる。また、この場合、ｐ型シリコンやｎ型シ
リコンの体積固有抵抗率については特に制限はないが、
実用上は半導体層として用いる高分子膜４のそれよりも
小さいことが好ましい。更に、ゲート電極２として導電
性の有機系低分子化合物や高分子を用いても差し支えな
い。また、使用目的に応じゲート電極２と基板１を兼
ね、ステンレス板、銅板などの金属板を用いることも可
能である。
ロム、パラジウム、アルミニウム、インジウム等の金属
や、錫酸化物、酸化インジウム、インジウム・錫酸化物
（ITO）等を用いるのが一般的であるが、勿論これらの
材料に限られる訳ではなく、またこれらの材料を２種以
上用いてゲート電極として使用しても差し支えない。こ
こで金属膜を設ける方法としては、蒸着、スパッタリン
グ、めっき、CVD成長等の方法がある。またｐ型シリコ
ンあるいはｎ型シリコンをゲート電極２と基板１を兼ね
て用いることができ、この場合には、基板１を省略する
ことができる。また、この場合、ｐ型シリコンやｎ型シ
リコンの体積固有抵抗率については特に制限はないが、
実用上は半導体層として用いる高分子膜４のそれよりも
小さいことが好ましい。更に、ゲート電極２として導電
性の有機系低分子化合物や高分子を用いても差し支えな
い。また、使用目的に応じゲート電極２と基板１を兼
ね、ステンレス板、銅板などの金属板を用いることも可
能である。
また絶縁膜３としては絶縁性のものであれば、無機、
有機のいずれの材料でも使用可能であり、一般的には酸
化シリコン（SiO2）、窒化シリコン、酸化アルミニウ
ム、ポリエチレン、ポリエステル、ポリイミド、ポリフ
ェニレンスルフィド、ポリパラキシレン等が用いられ
る。これら絶縁膜の作製方法としては、CVD法、プラズ
マCVD法、蒸着法、スピンコーティング法、ディッピン
グ、クラスターイオンビーム蒸着法などがあるがいずれ
も使用可能である。さらに、LB単分子累積法も用いるこ
とができる。また、ｐ型シリコンやｎ型シリコンをゲー
ト電極２と基板１とを兼ねて用いる場合には、絶縁膜３
としてはシリコンの熱酸化法によって得られる酸化シリ
コン膜が好んで用いられる。
有機のいずれの材料でも使用可能であり、一般的には酸
化シリコン（SiO2）、窒化シリコン、酸化アルミニウ
ム、ポリエチレン、ポリエステル、ポリイミド、ポリフ
ェニレンスルフィド、ポリパラキシレン等が用いられ
る。これら絶縁膜の作製方法としては、CVD法、プラズ
マCVD法、蒸着法、スピンコーティング法、ディッピン
グ、クラスターイオンビーム蒸着法などがあるがいずれ
も使用可能である。さらに、LB単分子累積法も用いるこ
とができる。また、ｐ型シリコンやｎ型シリコンをゲー
ト電極２と基板１とを兼ねて用いる場合には、絶縁膜３
としてはシリコンの熱酸化法によって得られる酸化シリ
コン膜が好んで用いられる。
この発明で使用する半導体層４としては、一般式、 （ただし、R1,R2,R3,およびR4は−H,アルキル基および
アルコキシ基のうちの一種を示す。）の分子の重合反応
によって得られる高分子膜が使用可能である。特に、FE
T素子の特性の観点からp,p′−ビフェノールが好んで用
いられる。
アルコキシ基のうちの一種を示す。）の分子の重合反応
によって得られる高分子膜が使用可能である。特に、FE
T素子の特性の観点からp,p′−ビフェノールが好んで用
いられる。
ここでこれら高分子膜の作製方法としては、特に制限
はないが成膜性や作製の容易さ等の観点から電気化学的
重合法が好んで用いられる。これら高分子膜は、ドーピ
ング処理を施さなくても電導度は低いものの、一般的に
は半導体としての性質を示すものは多い。しかし、FET
素子の特性の向上の為に、しばしばドーピング処理が行
われる。このドーピング処理の方法としては化学的方法
と物理的方法がある（工業材料、34巻、第４号、55頁、
1986年）。前者には、気相からのドーピング、液相
からのドーピング、電気化学的ドーピング等の方法が
あり、後者ではイオン注入法がありいずれも使用可能で
ある。しかし、操作性およびドーピング量の制御性の観
点から電気化学的ドーピング法が好んで用いられる。し
かも、電気化学的ドーピングでは、これら高分子膜が電
気化学的重合法によって得られる場合には、重合後、同
じ装置でドーピング量をコントロールすることができる
という利点を有する。
はないが成膜性や作製の容易さ等の観点から電気化学的
重合法が好んで用いられる。これら高分子膜は、ドーピ
ング処理を施さなくても電導度は低いものの、一般的に
は半導体としての性質を示すものは多い。しかし、FET
素子の特性の向上の為に、しばしばドーピング処理が行
われる。このドーピング処理の方法としては化学的方法
と物理的方法がある（工業材料、34巻、第４号、55頁、
1986年）。前者には、気相からのドーピング、液相
からのドーピング、電気化学的ドーピング等の方法が
あり、後者ではイオン注入法がありいずれも使用可能で
ある。しかし、操作性およびドーピング量の制御性の観
点から電気化学的ドーピング法が好んで用いられる。し
かも、電気化学的ドーピングでは、これら高分子膜が電
気化学的重合法によって得られる場合には、重合後、同
じ装置でドーピング量をコントロールすることができる
という利点を有する。
一例として、電気化学的重合法によって高分子膜を形
成する方法について説明する。電気化学的重合法では、
高分子に相当するモノマーおよび支持電解質を有機溶媒
または水、または水と有機溶媒の混合溶液に溶かして反
応溶液とする。上記第１図のこの発明のFET素子の作製
ではソースおよびドレインとして働く金属膜５および６
の少なくとも一方を作用電極として、例えば白金等の対
極との間に電流を通じて重合反応を起こさせて、ソース
およびドレインとして働く金属膜５および６上と、その
間を所望な高分子膜４で被覆する。電気化学的重合法で
合成した高分子膜には支持電解質のイオンがドーピング
されている（一般的には、高分子膜は電解酸化重合で得
られることからアニオンがドーピングされる）ので、FE
T素子として優れた特性を得る目的で、ドーピング量の
調節を行っても良い。
成する方法について説明する。電気化学的重合法では、
高分子に相当するモノマーおよび支持電解質を有機溶媒
または水、または水と有機溶媒の混合溶液に溶かして反
応溶液とする。上記第１図のこの発明のFET素子の作製
ではソースおよびドレインとして働く金属膜５および６
の少なくとも一方を作用電極として、例えば白金等の対
極との間に電流を通じて重合反応を起こさせて、ソース
およびドレインとして働く金属膜５および６上と、その
間を所望な高分子膜４で被覆する。電気化学的重合法で
合成した高分子膜には支持電解質のイオンがドーピング
されている（一般的には、高分子膜は電解酸化重合で得
られることからアニオンがドーピングされる）ので、FE
T素子として優れた特性を得る目的で、ドーピング量の
調節を行っても良い。
さて、上記の電気化学的重合法で得られる有機溶媒と
しては、支持電解質及びモノマーを溶解させるものなら
何でも良く、例えばアセトニトリル、ニトロベンゼン、
ベンゾニトリル、ニトロメタン、N,N−ジメチルホルム
アミド（DMF）、ジメチルスルホキシド（DMSO）、ジク
ロロメタン、テトラヒドロフラン、エチルアルコール、
メチルアルコール及び水等の極性溶媒が単独または２種
以上の混合溶液として用いられる。支持電解質として
は、酸化電位及び還元電位が高く、電解重合時にそれ自
身が酸化または還元反応を受けず、かつ溶媒中に溶解さ
せることによって溶液に電導性を付与することのできる
物質であればよく、例えば過塩素酸テトラアルキルアン
モニウム塩、過塩素酸リチウム塩、過塩素酸ナトリウム
塩、テトラアルキルアンモニウム テトラフルオロボレ
ート塩、テトラアルキルアンモニウム ヘキサフルオロ
ホスフェート塩、テトラアルキルアンモニウムパラトル
エンスルホネート塩、及びテトラアルキルアンモニウム
ベンゼンスルホネート塩等が用いられるが、勿論２種
以上を併用しても構わない。
しては、支持電解質及びモノマーを溶解させるものなら
何でも良く、例えばアセトニトリル、ニトロベンゼン、
ベンゾニトリル、ニトロメタン、N,N−ジメチルホルム
アミド（DMF）、ジメチルスルホキシド（DMSO）、ジク
ロロメタン、テトラヒドロフラン、エチルアルコール、
メチルアルコール及び水等の極性溶媒が単独または２種
以上の混合溶液として用いられる。支持電解質として
は、酸化電位及び還元電位が高く、電解重合時にそれ自
身が酸化または還元反応を受けず、かつ溶媒中に溶解さ
せることによって溶液に電導性を付与することのできる
物質であればよく、例えば過塩素酸テトラアルキルアン
モニウム塩、過塩素酸リチウム塩、過塩素酸ナトリウム
塩、テトラアルキルアンモニウム テトラフルオロボレ
ート塩、テトラアルキルアンモニウム ヘキサフルオロ
ホスフェート塩、テトラアルキルアンモニウムパラトル
エンスルホネート塩、及びテトラアルキルアンモニウム
ベンゼンスルホネート塩等が用いられるが、勿論２種
以上を併用しても構わない。
以上は、本発明の一実施例である第１図のFET素子に
おいて、高分子膜を電気化学的重合法にて作製する場合
について説明したが、FET素子の構造によっては、他の
成膜法で高分子膜を作製することも可能である。
おいて、高分子膜を電気化学的重合法にて作製する場合
について説明したが、FET素子の構造によっては、他の
成膜法で高分子膜を作製することも可能である。
以下、具体例によりこの発明の詳細を説明するが、勿
論この発明はこれらの具体例に限定されるものではな
い。
論この発明はこれらの具体例に限定されるものではな
い。
＜具体例＞ 6S/cmなる電導度を有する厚さ380μｍのｎ型シリコン
板（3.0cm×3.0cm）の両面に熱酸化法で約3000Å厚の酸
化シリコン膜を設けた。次に、片面にポジ型ホトレジス
トを用いて、ソースとドレインとして働く金属膜形成用
のパターン（各有効面積:0.2cm×0.8cm;両パターン間距
離:6μｍ）を描き、その後、更にその上に真空蒸着法に
てクロム膜を200Å設け、さらにその上に金膜を300Å設
けた後、レジストを除去してソースとドレインとして作
用する金膜を形成した。この両金膜に更にリード線を銀
ペーストでとり、接点部をエポキシ樹脂にて固定し、素
子基板を得た。
板（3.0cm×3.0cm）の両面に熱酸化法で約3000Å厚の酸
化シリコン膜を設けた。次に、片面にポジ型ホトレジス
トを用いて、ソースとドレインとして働く金属膜形成用
のパターン（各有効面積:0.2cm×0.8cm;両パターン間距
離:6μｍ）を描き、その後、更にその上に真空蒸着法に
てクロム膜を200Å設け、さらにその上に金膜を300Å設
けた後、レジストを除去してソースとドレインとして作
用する金膜を形成した。この両金膜に更にリード線を銀
ペーストでとり、接点部をエポキシ樹脂にて固定し、素
子基板を得た。
過塩素酸ナトリウム（2.45g,0.2M）とp,p′−ビフェ
ノール（0.74g,40mM）のアセトニトリル溶液（100ml）
に窒素ガスを30分間通気したものを反応溶液とした。上
記素子基板のソース及びドレインとなる両金膜を作用電
極とし、白金板（1cm×2cm）を対極とし、NaCl飽和カロ
メロ電極（SSCE）を参照電極として、これらを反応溶液
に浸した。陽極に対し、−0.6V vs SSCEから始まり、＋
1.6V vs SSCEに至り、さらに−0.6V vs SSCEに戻る電位
の掃引を50mV/secの速度で全通過電流量が1.4クーロン/
cm2になるまで繰り返し行い、ソース及びドレインとな
る両金膜上、並びにソースとドレイン間の酸化シリコン
上を高分子（約24μｍ）で被覆した。その後、蒸留水，
メタノールで洗浄後、真空中で完全に乾燥させた。
ノール（0.74g,40mM）のアセトニトリル溶液（100ml）
に窒素ガスを30分間通気したものを反応溶液とした。上
記素子基板のソース及びドレインとなる両金膜を作用電
極とし、白金板（1cm×2cm）を対極とし、NaCl飽和カロ
メロ電極（SSCE）を参照電極として、これらを反応溶液
に浸した。陽極に対し、−0.6V vs SSCEから始まり、＋
1.6V vs SSCEに至り、さらに−0.6V vs SSCEに戻る電位
の掃引を50mV/secの速度で全通過電流量が1.4クーロン/
cm2になるまで繰り返し行い、ソース及びドレインとな
る両金膜上、並びにソースとドレイン間の酸化シリコン
上を高分子（約24μｍ）で被覆した。その後、蒸留水，
メタノールで洗浄後、真空中で完全に乾燥させた。
以上のようにして設けられた、高分子が被覆していな
いシリコン板の他面の酸化シリコンを紙ヤスリで一部
（約0.5cm2）除去し、インジウム・ガリウム合金でｎ型
シリコンとオーム性接触をとり、ここから銀ペーストで
リード線を取り出し、さらにエポキシ樹脂で接点部を固
定し、このリード線を通じ、ｎ型シリコン板がゲート電
極として作用するようにした。その後本素子を空気中、
100℃で３時間加熱した。
いシリコン板の他面の酸化シリコンを紙ヤスリで一部
（約0.5cm2）除去し、インジウム・ガリウム合金でｎ型
シリコンとオーム性接触をとり、ここから銀ペーストで
リード線を取り出し、さらにエポキシ樹脂で接点部を固
定し、このリード線を通じ、ｎ型シリコン板がゲート電
極として作用するようにした。その後本素子を空気中、
100℃で３時間加熱した。
以上のようにして、第１図に示した構造のこの発明の
実施例のFET素子を試作した。この具体例では、第１図
中、１と２がｎ型シリコンで構成された基板兼ゲート電
極であり、３が絶縁膜として働く酸化シリコン、４が半
導体層であるp,p′−ビフェノールからなる高分子膜、
５及び６はそれぞれソース及びドレインとして働く金膜
により被覆されたクロム膜である。
実施例のFET素子を試作した。この具体例では、第１図
中、１と２がｎ型シリコンで構成された基板兼ゲート電
極であり、３が絶縁膜として働く酸化シリコン、４が半
導体層であるp,p′−ビフェノールからなる高分子膜、
５及び６はそれぞれソース及びドレインとして働く金膜
により被覆されたクロム膜である。
＜比較例（従来例）＞ 素子基板は具体例と同様にして作製した。半導体層の
作製は、Appl.Phys.Lett.49巻,1210頁−1212頁（1986
年）にほぼ従って行った。
作製は、Appl.Phys.Lett.49巻,1210頁−1212頁（1986
年）にほぼ従って行った。
過塩素酸テトラエチルアンモニウム（0.7g,30mM）と
2,2′−ジチオフェン（0.4g,12mM）のアセトニトリル溶
液（100ml）に窒素ガスを30分間通気したものを反応溶
液とした。上記素子基板のソース及びドレインとなる両
金膜を作用電極とし、白金板（1cm×2cm）を対極とし、
飽和カロメロ電極（SCE）を参照電極として、これらを
反応溶液に浸した。作用電極を陽極として、対極である
白金板との間で一定電流（30μＡ）を５分間流し、ソー
ス及びドレインとなる両金膜上、並びにソースとドレイ
ン間の酸化シリコン上をポリチオフェンで被覆した。次
に、作用電極の電位をポテンショスタットでSCEに対し
て0Vに４時間設定して、ポリチオフェン膜のドーピング
量を調節した。その後、あらかじめ脱酸素したアセトニ
トリルで洗浄後、窒素ガスを吹き付けて乾燥後、真空中
で完全に乾燥させた。以後は具体例と同様にしてｎ型シ
リコンがゲート電極として作用するようにした。その後
本素子を空気中、100℃で３時間加熱した。
2,2′−ジチオフェン（0.4g,12mM）のアセトニトリル溶
液（100ml）に窒素ガスを30分間通気したものを反応溶
液とした。上記素子基板のソース及びドレインとなる両
金膜を作用電極とし、白金板（1cm×2cm）を対極とし、
飽和カロメロ電極（SCE）を参照電極として、これらを
反応溶液に浸した。作用電極を陽極として、対極である
白金板との間で一定電流（30μＡ）を５分間流し、ソー
ス及びドレインとなる両金膜上、並びにソースとドレイ
ン間の酸化シリコン上をポリチオフェンで被覆した。次
に、作用電極の電位をポテンショスタットでSCEに対し
て0Vに４時間設定して、ポリチオフェン膜のドーピング
量を調節した。その後、あらかじめ脱酸素したアセトニ
トリルで洗浄後、窒素ガスを吹き付けて乾燥後、真空中
で完全に乾燥させた。以後は具体例と同様にしてｎ型シ
リコンがゲート電極として作用するようにした。その後
本素子を空気中、100℃で３時間加熱した。
以上のようにして、第４図に示した構造の比較例のFE
T素子を試作した。この比較例では、第４図中、７がｎ
型シリコンで構成された基板兼ゲート電極であり、３が
絶縁膜として働く酸化シリコン、４が半導体層であるポ
リチオフェン膜、５及び６はそれぞれ及びドレインとし
て働く金膜により被覆されたクロム膜である。
T素子を試作した。この比較例では、第４図中、７がｎ
型シリコンで構成された基板兼ゲート電極であり、３が
絶縁膜として働く酸化シリコン、４が半導体層であるポ
リチオフェン膜、５及び６はそれぞれ及びドレインとし
て働く金膜により被覆されたクロム膜である。
第２図及び第５図は、それぞれ具体例及び比較例（従
来例）で作製したFET素子の特性図である。図より明ら
かのように、本発明の素子では従来の素子に比べて同じ
ゲート電圧に対し１桁低いソース・ドレイン間電圧で１
桁以上大きいソース・ドレイン間電流を得ることができ
る。また第２図からわかるように、本発明のFET素子で
はソース・ドレイン間電流のきれいな飽和曲線が観測さ
れる。また測定前に空気中で加熱処理を施しても、なお
第２図の如く優れた特性が観られることからも本素子は
安定性においても極めて優れている。
来例）で作製したFET素子の特性図である。図より明ら
かのように、本発明の素子では従来の素子に比べて同じ
ゲート電圧に対し１桁低いソース・ドレイン間電圧で１
桁以上大きいソース・ドレイン間電流を得ることができ
る。また第２図からわかるように、本発明のFET素子で
はソース・ドレイン間電流のきれいな飽和曲線が観測さ
れる。また測定前に空気中で加熱処理を施しても、なお
第２図の如く優れた特性が観られることからも本素子は
安定性においても極めて優れている。
以上のようにこの発明によるFET素子によれば、ソー
スとドレイン間の電流通路である半導体層に下記の一般
式で表わされる分子の重合反応によって得られる高分子
膜を用いたことによって、安定で優れた電気特性を示す
FET素子を得ることができる。
スとドレイン間の電流通路である半導体層に下記の一般
式で表わされる分子の重合反応によって得られる高分子
膜を用いたことによって、安定で優れた電気特性を示す
FET素子を得ることができる。
（ただし、R1,R2,R3,およびR4は−H,アルキル基および
アルコキシ基のうちの一種を示す。）
アルコキシ基のうちの一種を示す。）
【図面の簡単な説明】 第１図は本発明の一実施例による電界効果型トランジス
タの断面図、第２図は第１図の電界効果型トランジスタ
の電気特性を示す図、第３図は従来の電界効果型トラン
ジスタの断面図、第４図は本発明の具体例に対する比較
例としての従来の電界効果型トランジスタの断面図、第
５図は第４図の電界効果型トランジスタの電気特性を示
す図である。 図において、１は基板、２はゲート電極、３は絶縁膜、
４は半導体層として働く高分子膜、５及び６はそれぞれ
ソース電極及びドレイン電極、７は基板兼ゲート電極で
ある。 なお図中同一符号は同一又は相当部分を示す。
タの断面図、第２図は第１図の電界効果型トランジスタ
の電気特性を示す図、第３図は従来の電界効果型トラン
ジスタの断面図、第４図は本発明の具体例に対する比較
例としての従来の電界効果型トランジスタの断面図、第
５図は第４図の電界効果型トランジスタの電気特性を示
す図である。 図において、１は基板、２はゲート電極、３は絶縁膜、
４は半導体層として働く高分子膜、５及び６はそれぞれ
ソース電極及びドレイン電極、７は基板兼ゲート電極で
ある。 なお図中同一符号は同一又は相当部分を示す。
Claims (6)
- 【請求項１】ソースとドレイン間の電流通路である半導
体層の電導度を絶縁薄膜を介してゲート電圧によって制
御する絶縁ゲート電界効果型トランジスタにおいて、 上記半導体層が下記の一般式で表わされる分子の重合反
応によって得られる高分子からなることを特徴とする電
界効果型トランジスタ。 （ただし、R1,R2,R3,およびR4は−H,アルキル基および
アルコキシ基のうちの一種を示す。） - 【請求項２】上記半導体層は、p,p′−ビフェノールを
重合させてなる高分子であることを特徴とする特許請求
の範囲第１項記載の電界効果型トランジスタ。 - 【請求項３】上記半導体層を構成する高分子は電気化学
的重合法によって得られることを特徴とする特許請求の
範囲第１項または第２項記載の電界効果型トランジス
タ。 - 【請求項４】上記半導体層は上記高分子にドーピングを
施したものであることを特徴とする特許請求の範囲第１
項ないし第３項のいずれかに記載の電界効果型トランジ
スタ。 - 【請求項５】上記ドーピングは電気化学的に行うことを
特徴とする特許請求の範囲第４項記載の電界効果型トラ
ンジスタ。 - 【請求項６】ゲート電極がｐ型シリコンおよびｎ型シリ
コンのいずれかよりなることを特徴とする特許請求の範
囲第１項ないし第５項のいずれかに記載の電界効果型ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62246571A JP2531702B2 (ja) | 1987-09-29 | 1987-09-29 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62246571A JP2531702B2 (ja) | 1987-09-29 | 1987-09-29 | 電界効果型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6489368A JPS6489368A (en) | 1989-04-03 |
| JP2531702B2 true JP2531702B2 (ja) | 1996-09-04 |
Family
ID=17150393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62246571A Expired - Fee Related JP2531702B2 (ja) | 1987-09-29 | 1987-09-29 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2531702B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140047039A (ko) * | 2011-04-21 | 2014-04-21 | 씨피아이 이노베이션 서비스 리미티드 | 트랜지스터들 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4635410B2 (ja) | 2002-07-02 | 2011-02-23 | ソニー株式会社 | 半導体装置及びその製造方法 |
| KR20060072680A (ko) * | 2004-12-23 | 2006-06-28 | 주식회사 하이닉스반도체 | 반도체 장치의 커패시터 및 그 제조방법 |
-
1987
- 1987-09-29 JP JP62246571A patent/JP2531702B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140047039A (ko) * | 2011-04-21 | 2014-04-21 | 씨피아이 이노베이션 서비스 리미티드 | 트랜지스터들 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6489368A (en) | 1989-04-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |