JPH01259564A

JPH01259564A - 電界効果型トランジスタ

Info

Publication number: JPH01259564A
Application number: JP63087691A
Authority: JP
Inventors: Akira Tsumura; 顯津村; Yuji Hizuka; 裕至肥塚; Norimoto Moriwaki; 森脇　紀元
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-04-08
Filing date: 1988-04-08
Publication date: 1989-10-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、有機半導体を用いた電界効果型トランジス
タ（以下、ＦＥＴ素子と略称する）に関するものである
。

〔従来の技術〕

π−共役系高分子は化学構造の骨格が共役二重結合や共
役三重結合から成っており、π−電子軌道の重なりによ
って形成される価電子帯と伝導帯およびこれを隔てる禁
制帯から成るバンド構造を有しているものと考えられて
いる。禁制帯幅は材料によって異なるが、殆どのπ−共
役系高分子では１〜４ｅＶの範囲にある。このためにπ
−共役系高分子は、それ自身では絶縁体である。しかし
、化学的方法、電気化学的方法、物理的方法等によって
価電子帯から電子を抜き去ったり（酸化）、または、伝
導帯に電子を注入（還元）すること（以下、ドーピング
という）によって電荷を運ぶキャリヤー（担体）が生じ
るものと簡単には説明されている。この結果、ドーピン
グの量を制御することによって、電導度は絶縁体領域か
ら金属領域の幅広い範囲にわたって変えることが可能で
ある。

ドーピングが酸゛化反応の時に得られる高分子はｐ型、
還元反応の場合にはｎ型になる。これは無機半導体にお
ける不純物添加の場合に似ている。このためにπ−共役
系高分子を半導体材料として用いた半導体素子を作製す
ることができる。

具体的には、ポリアセチレンを用いたショットキー型接
合素子（ジャーナル　オブ　アプライドフィジクス（Ｊ
、　Ａｐｐｌ、　Ｐｈｙｓ、）第５２巻、第８６９頁、
　１９８１年刊行、特開昭５６−１４７４８６号公報等
）、ポリピロール系共役系高分子を用いたショットキー
型接合素子（特開昭５９−６３７６０号公報等）が知ら
れている。また、無機半導体であるｎ−Ｃｄ５とｐ型ポ
リアセチレンとを組み合わせたヘテロ接合素子が報告さ
れている（Ｊ、　Ａｐｐｌ、　Ｐｈｙｓ、　　第５１巻
。

第４２５２頁、　１９８０年刊行）。π−共役系高分子
同士を組み合わせた接合素子としては、ｐ型およびｎ型
ポリアセチレンを用いたｐｎホモ接合素子が知られてい
る（アプライド　フィジクス　レターズ（Ａｐｐｌ、　
Ｐｈｙｓ、　Ｌｅｔｔ、　）第３３巻、第１８頁、　１
９７８年刊行）。また、ポリアセチレンとポリ　（Ｎ−
メチルピロール）からなるヘテロ接合素子が報告されて
いる（Ｊ、　Ａｐｐｌ、　Ｐｈｙｓ、　　第５８巻、第
１２７９頁、１９８５年刊行）。

一方、π−共役系高分子を半導体層として用いたＦＥＴ
素子としてはポリチオフェン（Ａｐｐｌ、　Ｐｈｙｓ、
　Ｌｅｔｔ、第４９巻、第１８号、第１２１０頁、　１
９８６年刊行）を用いたものが知られている。

第４図は、従来のポリチオフェンを用いたＦＥＴ素子の
断面図である。この図において、８は基板兼ゲート電極
となるｎ型シリコン板、３はゲート絶縁膜となる熱酸化
による酸化シリコン膜（厚さ約３０００人）、４は半導
体層として働くポリチオフェン膜（厚さ約１４００人）
、５および６はそれぞれソース電極およびドレイン電極
となる金膜（間隔約１０μｍ）である。　　゛次に動作について説明する。ソース電極５とドレイン電
極６の間に電圧をかけるとポリチオフェン膜４を通して
ソース電極５とドレイン電極６の間に電流が流れる。こ
の時、ゲート絶縁膜３によりポリチオフェン膜４と隔て
られたゲート電極８にソース電極５゛に対して電圧を印
加すると、電界効果によってポリチオフェン膜４の電温
度を変えることができ、したがってソース・ドレイン間
の電流を第５図に示すように制御することができる（Ａ
ｐｐｌ、　Ｐｈｙｓ、　Ｌｅｔｔ、第４９巻、第１８号
、第１２１０頁。

１９８６年刊行）。第５図は従来のＦＥＴ素子のゲート
電圧（ＶＧ　）ＯＶ、−１０Ｖ、−２０Ｖ、−３０Ｖ。

−４０Ｖ、および−５０Ｖにおけるソース・ドレイン間
電圧（■ゎ、゛）によるソース・ドレイン間電流（Ｉｓ
）の変化を示す特性図である。この図において、横軸は
ソース・ドレイン間電圧（■。３：単位はｖ）、縦軸は
ソース・ドレイン間電流（Ｉ、：単位はｎＡ）である。

この変化はゲート電極７に印加する負電圧によってゲー
ト絶縁薄膜３に近接するポリチオフェン膜４内に正孔（
ホール）の蓄積層が形成されることにより、ポリチオフ
ェン膜４の電導度が変化するためと考えられている。

〔発明が解決しようとする課題〕

しかしながら、従来のポリチオフェンを半導体として用
いたＦＥＴ素子では、基板とゲート電極を兼用して用い
ており、ゲート電極がゲート絶縁膜を介してソース電極
とドレイン電極の全部およびポリチオフェン膜の全部に
対峙する位置に存することになり、広いゲート電極面積
に起因する静電容量が大きくなるため、高速スイッチン
グが困難で、かつ素子間の分離ができず集積化が不可能
であった。また、熱酸化による酸化シリコンの比較的厚
い膜をゲート絶縁膜として用いており、ゲート電圧とし
て比較的大きな電圧を印加する必要があった。

この発明はかかる問題点を解決するためになされたもの
で、高速スイッチングが容易で、かつ集積化が可能な電
界効果型トランジスタを得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る電界効果型トランジスタは、半導体層を
π−共役系高分子から成る有機薄膜で形成し、ゲート電
極を、ソース電極とドレイン電極にはさまれた半導体層
に対峙する位置にだけに、またはソース電極とドレイン
電極にはさまれた半導体層およびその周辺のソース電極
とドレイン電極の両方の一部に対峙する位置にだけに設
けるようにしたものである。

〔作用〕

この発明においては、ゲート電極を、ゲート絶縁膜を介
してソース電極とドレイン電極にはさまれた半導体層に
対峙する位置にだけ、またはソース電極とドレイン電極
にはさまれた半導体層およびその周辺のソース電極とド
レイン電極の両方の一部に対峙する位置にだけ設けるこ
とにより、ソース・ゲート間およびドレイン・ゲート間
の静電容量が小さくなり、電流のスイッチング速度が速
くなり、かつ素子の集積化が可能となる。

〔実施例〕

第１図に、この発明の一実施例によるＦＥＴ素子の断面
図を示す。この図中、１は基板、２は基板１上に設けら
れたゲート電極として働く導電性の膜、３はゲート絶縁
膜、４は半導体層として働くπ−共役系高分子から成る
有機薄膜、５および６はそれぞれソース電極およびドレ
イン電極として作用する導電性の膜、７ａ、７ｂは絶縁
膜である。

ここで、この実施例によるＦＥＴ素子に用いる材料とし
ては以下に述べるものがある。

基板１には絶縁性の材料であればいずれも使用可能であ
り、具体的には高抵抗シリコン、酸化膜で被覆したシリ
コン、ガラス、アルミナ焼結体、およびポリイミドフィ
ルム、ポリエステルフィルムなどの各種絶縁性プラスチ
ック等が使用可能である。

ゲート電極として働く導電性の膜２およびソース電極、
ドレイン電極として働く導電性の膜５゜６としては、金
、白金、クロム、パラジウム、アルミニウム、インジウ
ムなどの金属や、白金シリサイド、パラジウムシリサイ
ド、低抵抗ポリシリコン、インジウム・錫酸化物（ＩＴ
Ｏ）、導電性高分子等の有機導電材料等を用いるのが一
般的であるが、もちろん、これらの材料に限られる訳で
はなく、またこれらの材料を２種以上用いても差し支え
ない。ここでこれら導電性の膜を設ける方法としては、
蒸着法、スパッタリング法、ＣＶＤ法、スピンコード法
、電解重合法、化学重合法等が好んで用いられる。

また、ゲート絶縁膜３および絶縁膜７ａ、７ｂとしては
、絶縁性のものであれば無機、有機のいずれの材料でも
使用可能であり、−船釣には酸化シリコン（Ｓ　ｉ　Ｏ
□）、窒化シリコン、酸化アルミニウム、ポリエチレン
、ポリビニルカルバゾール、ポリフェニレンスルフィド
、ポリバラキシレンなどが用いられる。これら絶縁膜の
作製方法としては、ＣＶＤ法、プラズマＣＶＤ法、蒸着
法。

スピンコード法、クラスタイオンビーム蒸着法等がある
がいずれも使用可能である。更に、ラングミュア・プロ
ジェット法も用いることができる。

また、ポリシリコンをゲート電極２として用いている場
合には、ゲート絶縁膜３としてはシリコンの熱酸化法等
によって得られる酸化シリコン膜を用いるのが簡便であ
る。なおゲート絶縁膜３の厚さとしては、原理的には厚
くてもＦＥＴ素子は動作するが、実用的な観点からは２
５００Å以下が好ましい。更にソース電極５とドレイン
電極６の間隔も、広くてもＦＥＴ素子は動作するが、特
性上２００μｍ以下が良い。

半導体層として働くを機薄膜４を形成するπ−共役系高
分子としては、π−共役系高分子ならばいずれも使用可
能であり、具体的にはポリピロール、ポリ　（Ｎ−置換
ピロール）、ポリ（３，４−二置換ピロール）、ポリチ
オフェン、ポリ　（３−置換チオフェン）、ポリ　（３
，４−二置換チオフェン）　、　ホｌＪ　　（２，５−
チェニレンビニレン）。

ポリアニリン、ポリアズレン、ポリピレン、ポリカルバ
ゾール、ポリ　（Ｎ−置換力ルバゾール）。

ポリセレノフェン、ポリフラン、ポリ　（２，５−フリ
レンビニレン）、ポリベンゾチオフェン、ポリ　（フェ
ニレンビニレン）、ポリベンゾフラン。

ポリ　（パラフェニレン）、ポリインドール、ポリイソ
チオナフテン、ポリピリダジン、ポリアセチレン、ポリ
ジアセチレン類、グラファイト高分子類等が挙げられる
が、もちろんこれらに限られるものではない。しかし、
ＦＥＴの特性、成膜性および合成の容易さから複素五員
環を有するπ−共役系高分子が好んで用いられ、その中
でも一般式（ただし、ＸはＳおよびＯ原子の内の一種、
Ｒ１およびＲｔは−Ｈ，−ＣＯＯＨ，−Ｃ，Ｈ！、、Ｉ
。

−〇　〇　＠　Ｈｚ　ｍ　＋　＋　＋および−ＣＯＯＣ
−Ｈｚ３．１基の内の一種、ｍは工ないし２２の整数、
ｎは整数である）で示されるもの、および一般式（ただし、Ｒ，およびＲ２は−Ｈ，−ＣＯＯＨ。

−Ｃ−Ｈｚ−ｒ、　　ＯＣ−Ｈｚ−＋、および−ＣＯＯ
Ｃ＠Ｈｚ＠＋＋基の内の一種、Ｒ１は−Ｈ，Ｃ−Ｈｚ−
＋。

一種、ｍは工ないし２２の整数、ｎは整数である）で示
されるものが特に好まれ、更にポリチオフェン、ポリ　
（３−メチルチオフェン）、ポリピロール、ポリ　（Ｎ
−メチルビロール）が実用上の観点から多用される。な
お、これらπ−共役系高分子はＦＥＴ素子の安定性およ
び特性の観点から極めて優れた材料である。このπ−共
役系高分子から成る有機薄膜の作製方法としては、通常
の高分子合成法で得られるπ−共役系高分子をスピンコ
ード法、蒸着法、ディッピング法等で設けるものや、あ
らかじめ触媒を塗布したところにモノマーガスを導入し
て得る方法、ＣＶＤ法、光ＣＶＤ法などのいわゆる気相
成長法または気相重合法、更に化学酸化重合法（化学重
合法）や電気化学的重合法（電解重合法）等があるが、
もちろんこれらに限られるものではない。また、モノマ
ーを水またはグリセリン等のサブフェイズ上に展開させ
て単分子膜や累積膜とし、基板上に堆積させるラングミ
ュア・プロジェット法（ＬＢ法）を用いることもできる
。この時には、基板上に堆積させる前に重合させる方法
や、堆積後重合させる方法によりπ−共役系高分子から
成る有機ｉｓ膜を得ることができる。あるいはまた、可
溶性の前駆体をスピンコードした後熱処理することによ
ってもπ−共役系高分子から成る有機薄膜を得ることが
できる。

π−共役系高分子は、ドーピング処理を施さなくても、
電導度は低いものの一般的にはｐ型の半導体としての性
質は有している。しかし、ＦＥＴ素子の特性の向上のた
めに、しばしばドーピング処理が行われる。このドーピ
ングの方法としては化学的方法と物理的方法がある（工
業材料、第３４巻、第４号、第５５頁、　１９８６年刊
行）。前者には（ｉ）気相からのドーピング、（ｉｉ）液相からのドーピング、（ｉｉｉ　）電気化学的ドーピング、および（ｉｖ）光
開始ドーピング等の方法があり、後者ではイオン注入法があり、いずれ
も使用可能である。しかし、操作性およびドーピング量
の制御性の観点から電気化学的ドーピング法が好んで用
いられる。しかも、電気化学的ドーピングでは、π−共
役系高分子が電気化学的重合法によって得られる場合に
は、重合後、同じ装置でドーピング量をコントロールす
ることができるという利点を有する。

以下に、この発明の一実施例によるＦＥＴ素子において
、π−共役系高分子から成る有機薄膜４を電気化学的重
合法にて作製する場合について説明する。電解重合法で
π−共役系高分子から成る有機薄［４を形成するに１よ
、このπ−共役系高分子に相当するモノマーおよび支持
電解質を有機溶媒または水、または水と有機溶媒との混
合溶媒に溶かして反応溶液とし、ソース電極５およびド
レイン電極６の少なくとも片方を作用電極とし、例えば
白金などの対極との間に電流を通じて重合反応を起こさ
せて作用電橋上およびその近傍上に所望のπ−共役系高
分子を析出させ、ソース電極５およびドレイン電極６間
をπ−共役系高分子でつなぎ、析出したπ−共役系高分
子から成る有機薄膜をよく洗浄した後、乾燥するという
方法を用いる。電気化学的重合法によってπ−共役系高
分子から成る有機薄膜４の膜厚を制御することは、合成
時に流す全クーロン量を制御することによって比較的容
易に達成できる。π−共役系高分子から成る有機薄膜４
を電気化学的重合法で得る時には、その殆どが酸化重合
であるために支持電解質のアニオンがドーピングされて
いるので、ＦＥＴ素子として優れた特性を得る目的でド
ーピング量の調整を行っても良く、場合によっては殆ど
脱ドーピングする場合もある。電気化学的重合法で得ら
れるポリチオフェン、ポリ　（３−メチルチオフェン）
。

ポリピロール、およびポリ　（Ｎ−メチルとロール）の
膜は特にＦＥＴ素子の半導体層としての特性が優れてい
るので、これらの材料の場合この合成法が好んで用いら
れる。

さて、電気化学的重合法で用いられる有機溶媒としては
、支持電解質および上記モノマーを溶解させるものなら
何でも良く、例えばアセトニトリル、ニトロベンゼン、
ベンゾニトリル、ニトロメタン、Ｎ、Ｎ−ジメチルホル
ムアミド（ＤＭＦ）。

ジメチルスルホキシド（ＤＭＳＯ）、ジクロロメタン、
テトラヒドロフラン、エチルアルコールおよびメチルア
ルコール、水等の極性溶媒が単独に、または２種以上の
混合溶媒として用いられる。支持電解質としては、酸化
電位および還元電位が高く、電解重合時にそれ自身が酸
化または還元反応を受けず、かつ溶媒中に溶解させるこ
とによって溶液に電導性を付与することのできる物質で
あり、例えば過塩素酸テトラアルキルアンモニウム塩９
テトラアルキルアンモニウムテトラフルオロボレート塩
、テトラアルキルアンモニウムへキサフルオロホスフェ
ート塩、テトラアルキルアンモニウムパラトルエンスル
ホネート塩、および水酸化ナトリウム等が用いられるが
、もちろん２種以上を併用しても構わない。

このようにして得られるＦＥＴ素子は、スイッチング素
子や大面積液晶表示装置の駆動回路として有用である。

以下、具体例によりこの実施例を更に詳細に説明するが
、もちろん、この実施例はこれらの具体例に限定される
ものではない。

具体例１厚さ１６００人程度０酸化膜で被覆した高抵抗ｎ型シリ
コンウェハ（４インチφ）の片面上にポリシリコン膜を
ＣＶＤ法によって約４０００人の厚さに形成し、これに
砒素をドーピングして導電性（３Ω／口）をもたせた。

次に、保護膜となるシリコン窒化膜（８００人）を全面
被覆し、フォトリソグラフィー法とエツチングによって
ゲート電極となる部分以外の保護膜を取り除き、これを
全面酸化した。

そしてゲート保護膜をエツチングによって取り除き、ゲ
ート電極を同一基板上に５個設けた。次に、ゲート酸化
によってゲート電極上に絶縁性の酸化シリコン膜（約６
００人）を形成し、これをゲート絶縁膜とした。この基
板上に再びＣＶＤ法によってポリシリコン膜（約３３０
０人）を形成し、これに砒素をドーピングして導電性（
３Ω／口）をもたせ、フォトリソグラフィー法とエツチ
ングによってゲート絶縁膜を介してゲート電極をはさむ
位置にゲート電極と各々２μｍ重なるようにソース電極
とドレイン電極に相当する導電性のポリシリコン膜を５
対形成した。最後に、このポリシリコン膜上に白金をス
パッタ法で被覆し、シンタリングして白金シリサイド膜
とし、これをソース電極およびドレイン電極とした。こ
のソース電極とドレイン電極の間隔、すなわちチャネル
長は約３μｍであり、これらの電極の幅、すなわちチャ
ネル幅は約１０００μｍである。更に、ソース、ドレイ
ン。

およびゲート部からＡｌｆ＠をワイヤボンダで取り出し
、接点部をエポキシ樹脂にて固定した。以上のようにし
て作製した基板をＦＥＴ素子基板とした。

７５ｒＪのアセトニトリル中に２，２′−ジチオフェン
（０，１５ｇ）　、過塩素酸テトラエチルアンモニウム
（０，５５ｇ　）を溶解させ、これを反応溶液とした。

上記ＦＢＴ素子基板上のソース電極およびドレイン電極
を作用電極とし、対極として白金板（１ｃｍＸ２ｃｍ）
を用い、参照電極としてＳＣＥ　（飽和カロメル電極）
を使用し、反応溶液中にこれらを浸した。窒素ガス雰囲
気下で作用電極を陽極として対極との間に一定電流（１
００μＡ　／ｃｊ）を３分間流し、作用電極上、すなわ
ちソース電極およびドレイン電極上と、両電極間の酸化
シリコン上を完全に約５０００厚のポリチオフェン薄膜
で被覆した。

次に、作用電極の電位をポテンショスタットで、ＳＣＨ
に対して０．Ｏｖに４時間設定して、ｐ型ドーピング状
態にあるポリチオフェンを電気化学的に脱ドーピングし
た後、アセトニトリルで２度洗浄後、減圧下で乾燥し、
更にこれに空気中で１２０℃、１２時間の熱処理を行っ
た。

以上のようにして、第１図に示した構造のＦＥＴ素子を
５個試作した。この具体例では、基板１は酸化膜で被覆
した高抵抗ｎ型シリコン、ゲート電極２は導電性ポリシ
リコン電極、ゲート絶縁膜３は酸化シリコン、半導体層
４はポリチオフェン膜、ソース電極５およびドレイン電
極６はそれぞれ白金シリサイド、そして絶縁膜７ａ、７
ｂは絶縁性の酸化シリコンである。これらのＦＥＴ素子
を試料１とした。

具体例２ガラス板（３インチ四方）を基板として用いた以外は、
具体例１とほぼ同様の製造プロセスでＦＥＴ素子を同一
基板上に５個作製した。ただし、ゲート絶縁膜の厚さを
約９００人に増やし、ソース電極とドレイン電極の間隔
も６μｍに増やすとともに、ゲート絶縁膜を介してソー
ス電極とドレイン電極がゲート電極と重ならないように
した。これらのＦＥＴ素子を試料２とした。

具体例３具体例１のＦＥＴ素子基板を用い、７５Ｊのニトロベン
ゼン中に３−メチルチオフェン（１，５ｇ）　。

過塩素酸テトラエチルアンモニウム（０，３５ｇ　）を
溶解させた反応溶液中で電解重合を行い、ポリ　（３−
メチルチオフェン）膜を白金シリサイドから成るソース
電極とドレイン電極上およびそれらの近傍の酸化シリコ
ン膜上に形成した。電解重合は、対極として白金板（１
ｃｍＸ２ｃｍ）を用い、作用極となるソース電極および
ドレイン電極の電位をＳＣＥに対して１．４■に設定し
て行い、５００人の膜厚が得られるまで反応を続けた後
、直ちに電極電位をＳＣＥに対゛してＯ，ＯＶに５時間
設定して、ポリ　（３−メチルチオフェン）膜を電気化
学的に脱ドーピングした。このポリ　（３−メチルチオ
フェン）膜はソース電極とドレイン電極の間の絶縁膜を
完全に被覆し、画電極を電気的に接続している。

得られた試料はアセトニトリルで２度洗浄後、減圧下で
乾燥した後、試料３とした。

比較例厚さ３０００人の酸化膜で被覆した低抵抗ｎ型シリコン
ウェハ（４インチφ）の片面上にフォトリソグラフィー
法と真空蒸着法を用いて下地に２００人厚０クロム膜を
はさんだ３００人厚０金電極を２つ設け、これらをそれ
ぞれソース電極とドレイン電極とした。このソース電極
とドレイン電極の間隔、すなわちチャネル長は１０μｍ
であり、これらの電極の幅、すなわちチャネル幅は２ｍ
ｍである。次に、金電極を設けていない側の酸化膜の一
部を研磨して取り除き、ここにガリウムとインジウムの
１対１合金を塗って、シリコンウェハにオーミック接触
を取り、銀ペーストで銅線を接続し、シリコンウェハ自
体がゲート電極として働き、酸化膜がゲート絶縁膜とし
て働くようにした。以上のようにして作製した基板をＦ
ＥＴ素子基板とし、具体例１と同様の方法でソース電極
とドレイン電極、およびこれら２つの電極によってはさ
まれたシリコン酸化膜をポリチオフェン膜によって被覆
した。

このようにして従来のＦＥＴ素子（＾ｐｐｉ、　Ｐｈｙ
ｓ。

Ｌｅｔｔ、　、第４９＠、第１２１０頁、　１９８６年
刊行）を得た。

第２図（ａ）、　（ｂ）、および（Ｃ）は各々上記試料
１．試料２．および試料３の代表的な電気特性図である
。

同一基板上の複数個のＦＥＴ素子は別々に駆動でき、か
つすべて同じ特性を示した。図において、横軸はソース
・ドレイン間電圧（Ｖｏｓ）　、縦軸はソース・ドレイ
ン間電流（Ｉｓ）であり、ゲート電圧（ＶＧ）によって
同じＶＯＳの時の１３の値が異なる。

また、試料１のＶ、を−１０Ｖに固定しておき、ＶＧを
０■から一２０Ｖに変化させた時の■３の時間変化を第
３図に示す。この図において、横軸は時間、縦軸はＶ、
及び■、である。この図より、試料１はゲート電圧によ
ってソース・ドレイン間電流を１ミリ秒以下の短時間で
高速にスイッチできることがわかる。なお、試料２およ
び試料３も同様の高速スイッチングが可能であった。

これらの本実施例によるＦＥＴ素子の電気特性と比較す
るため、比較例で作製した従来のＦＥＴ素子の電気特性
を第５図および第６図に示す。第５図において、横軸は
ソース・ドレイン間電圧（ＶＤＳ）、′ｉ；ｉＩ軸はソ
ース・ドレイン間電流（Ｉ、）である。従来のＦＥＴ素
子の場合、ゲート絶縁膜が３０００人と厚いため、ポリ
チオフェン膜に電界がかかりにくく、ゲート電圧（ＶＧ
）をＯＶから一５０Ｖに変えても変化させられる！、の
量は比較的少ない。第６図はＶＤＳを一５０Ｖにしてお
き、■。を０■から一５０Ｖに変化させた時のＩ、の時
間変化を示す図であり、横軸は時間、縦軸はＶ。

及び■３である。この図から、従来のＦＥＴ素子の場合
、ゲート電圧によるソース・ドレイン間電流のスイッチ
ング時間は２０ミリ秒程度であり、非常に遅いことがわ
かる。

以上の比較から示されるように、本実施例によるＦＥＴ
素子は、従来のポリチオフェンＦＥＴ素子に比べて、ゲ
ート電圧（■、）によってソース・ドレイン間電流（工
、）を変化させ得る速度、すなわちスイッチング速度が
大幅に速くなる。これは、本実施例によるＦＥＴ素子は
、従来のポリチオフェンＦＥＴ素子に比べてソース・ゲ
ート間およびドレイン・ゲート間の静電容量が小さくな
ったためと考えられる。つまり、トランジスタ動作にお
いて必要なことは、ゲート電圧がソース電極とドレイン
電極間近傍の半導体層の部分に印加されることである。

したがってゲート電極の内、ゲート絶縁膜を介してこの
部分と対峙する部分以外は不必要であるばかりでなく、
ソース電極およびドレイン電極とコンデンサを形成して
ゲート電極の静電容量を大きくし高速動作ができない等
の問題がある。そこでこの実施例では、トランジスタ動
作にとって不要なゲート電極の部分を除去し、ゲート電
極がゲート絶縁膜を介してソース電極とドレイン電極の
両方の一部およびソース電極とドレイン電極にばさまれ
た半導体層に対峙する位置にだけ、またはソース電極と
ドレイン電極にはさまれた半導体層に対峙する位置にだ
け存するようにする。また、上記具体例に示したように
、従来は困難であったが本実施例によるＦＥ、Ｔ素子は
同一基板上に別々に駆動できる複数個のＦＥＴ素子を集
積することができる。また、従来のポリチオフェンＦＥ
Ｔ素子と比べて、ゲート絶縁膜を２５００Å以下と薄く
したため半導体薄膜に電界がかかりやすくなり比較的小
さなゲート電圧（Ｖ、）でソース・ドレイン間電流（Ｉ
、）を大きく変化させ得るようになった。なお、ソース
電極とドレイン電極の間隔は原理的にはいくらでも良い
が、本実施例によるＦＥＴ素子では２００μｍ以下にし
たため、ソース・ドレイン間電流が大きくなっている。

また、本実施例によるＦＥＴ素子は空気中で加熱処理を
行っているにもかかわらず非常に安定であり、更に空気
中に一カ月以上放置しても、その電気特性は劣化しなか
った。

〔発明の効果〕

以上説明したとおり、この発明によれば、半導体層をπ
−共役系高分子から成る有機薄膜で形成し、ゲート電極
を、ソース電極とドレイン電極にはさまれた半導体層に
対峙する位置にだけ、またはソース電極とドレイン電極
にはさまれた半導体層およびその周辺のソース電極とド
レイン電極の両方の一部に対峙する位置にだけ設けたの
で、高速スイッチングが容易で、しかも素子の集積化が
可能であり、また特性の非常に安定なＦＥＴ素子が得ら
れる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＦＥＴ素子を示す断
面図、第２図はそのゲート電圧によるソース・ドレイン
間電流変化をソース・ドレイン間電圧に対して示す特性
図、第３図はそのゲート電圧によるソース・ドレイン間
電流の時間変化を示す特性図、第４図は従来のＦＥＴ素
子を示す断面図、第５図はそのゲート電圧によるソース
・ドレイン間電流変化をソース・ドレイン間電圧に対し
て示す特性図、第６図はそのゲート電圧によるソース・
ドレイン゛開電流の時間変化を示す特性図である。１は基板、２はゲート電極として働く導電性の膜、３は
ゲート絶縁膜、４は半導体層として働くπ−共役系高分
子から成る有機薄膜、５および６はそれぞれソース電極
およびドレイン電極として作用する導電性の膜、７ａ、
７ｂは絶縁膜である。なお、図中同一符号は同−又は相当部分を示す。

Claims

【特許請求の範囲】１）ソース電極とドレイン電極間の電流通路である半導
体層の電導度をゲート絶縁膜を介してゲート電極に印加
するゲート電圧により制御する電界効果型トランジスタ
において、上記半導体層がπ−共役系高分子から成る有機薄膜から
成り、上記ゲート電極が、上記ソース電極とドレイン電
極にはさまれた半導体層に対峙する位置にのみ、あるい
は該ソース電極とドレイン電極にはさまれた半導体層お
よびその周辺のソース電極とドレイン電極の両方の一部
に対峙する位置にのみ存することを特徴とする電界効果
型トランジスタ。