JP2527178B2 - 集積装置用フイルタ回路 - Google Patents
集積装置用フイルタ回路Info
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- H03K—PULSE TECHNIQUE
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- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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Description
【発明の詳細な説明】 本発明は一方がVDD（正）端子、他方がVSS（零基準電
圧）端子と称される２つの端子を経て給電されるMOSト
ランジスタを備える型の集積装置に設けられ、２個のMO
Sトランジスタを備え、各トランジスタのゲートを他方
のトランジスタのドレインに接続した集積装置用フィル
タ回路に関するものである。
圧）端子と称される２つの端子を経て給電されるMOSト
ランジスタを備える型の集積装置に設けられ、２個のMO
Sトランジスタを備え、各トランジスタのゲートを他方
のトランジスタのドレインに接続した集積装置用フィル
タ回路に関するものである。
一般に、集積装置の予定処理段で信号を濾波して、出
力側にエラー信号を生ぜしめ得る傾向にある寄生信号を
除去することおよび／または高振幅の寄生信号の通過中
集積装置の傷つき易い素子が破壊するのを防止すること
がしばしば必要となる。MOSトランジスタがそのゲート
電極のため極めて傷つき易いことも既知である。このゲ
ート電極は薄い誘電体層により基板から実際上分離され
ているが、この薄い誘電体層は数10V以上の電圧を供給
する際孔があくようになる。
力側にエラー信号を生ぜしめ得る傾向にある寄生信号を
除去することおよび／または高振幅の寄生信号の通過中
集積装置の傷つき易い素子が破壊するのを防止すること
がしばしば必要となる。MOSトランジスタがそのゲート
電極のため極めて傷つき易いことも既知である。このゲ
ート電極は薄い誘電体層により基板から実際上分離され
ているが、この薄い誘電体層は数10V以上の電圧を供給
する際孔があくようになる。
集積装置では、通常、例えばツェナーダイオードのよ
うな保護素子を信号入力端子および出力端子のすぐ近く
に設けて各端子の電圧を好適な最大値に制限し、この最
大値よりも低い振幅を有する有効な信号がこの保護素子
により悪影響を受けないようにする。又、これら信号の
デジタル処理にも１つ以上の濾波ステップを設けて入力
信号に含まれる雑音を除去し、従って雑音又は寄生信号
に起因する正しくない出力が発生する危険性を減少し得
るようにする。
うな保護素子を信号入力端子および出力端子のすぐ近く
に設けて各端子の電圧を好適な最大値に制限し、この最
大値よりも低い振幅を有する有効な信号がこの保護素子
により悪影響を受けないようにする。又、これら信号の
デジタル処理にも１つ以上の濾波ステップを設けて入力
信号に含まれる雑音を除去し、従って雑音又は寄生信号
に起因する正しくない出力が発生する危険性を減少し得
るようにする。
動作周波数よりも高い周波数の雑音信号を除去するフ
ィルタ回路（例えば、低域通過フィルタ）が、特に振幅
を減少し、従って少なくとも極めて短い寄生信号に関す
る限り、集積装置の傷つき易い素子を保護する傾向にあ
ることは明らかである。
ィルタ回路（例えば、低域通過フィルタ）が、特に振幅
を減少し、従って少なくとも極めて短い寄生信号に関す
る限り、集積装置の傷つき易い素子を保護する傾向にあ
ることは明らかである。
この種のフィルタ回路はフランス国特許第2,045,050
号明細書から特に既知である。
号明細書から特に既知である。
このフランス国特許明細書にはヒステリシス応答曲線
およびRC型の低域通過フィルタの特性を有するフィルタ
回路に適用することにより信号を整形し得る手段が記載
されている。
およびRC型の低域通過フィルタの特性を有するフィルタ
回路に適用することにより信号を整形し得る手段が記載
されている。
本発明の目的は、上述した欠点を除去し、実際のディ
ジタル信号を処理するのではなく、外部または内部原因
による極めて短い寄生変動を生じ得る電圧VDDおよびVSS
を集積装置の所定感応点に給電し得るようにしたフィル
タ回路を提供せんとするにある。
ジタル信号を処理するのではなく、外部または内部原因
による極めて短い寄生変動を生じ得る電圧VDDおよびVSS
を集積装置の所定感応点に給電し得るようにしたフィル
タ回路を提供せんとするにある。
本発明は、一方がVDD（正）端子、他方がVSS（零基準
電圧）端子と称される２つの端子を経て給電されるMOS
トランジスタを備える型の集積装置に設けられ、２個の
MOSトランジスタを備え、各トランジスタのゲートを他
方のトランジスタのドレインに接続した集積装置用フィ
ルタ回路において、集積装置の他方のトランジスタのゲ
ートに電圧VDDおよびVSSを供給するために、フィルタ回
路の両トランジスタを相補型とすると共にソースが端子
VSSに接続された第１トランジスタのドレインによって
電圧VSSに近似する濾波電圧Ｖ′SSの出力端子を構成
し、且つソースが端子VDDに接続された第２トランジス
タのドレインによって電圧VDDに近似する濾波電圧Ｖ′
DDの出力端子を構成するようにしたことを特徴とする。
電圧）端子と称される２つの端子を経て給電されるMOS
トランジスタを備える型の集積装置に設けられ、２個の
MOSトランジスタを備え、各トランジスタのゲートを他
方のトランジスタのドレインに接続した集積装置用フィ
ルタ回路において、集積装置の他方のトランジスタのゲ
ートに電圧VDDおよびVSSを供給するために、フィルタ回
路の両トランジスタを相補型とすると共にソースが端子
VSSに接続された第１トランジスタのドレインによって
電圧VSSに近似する濾波電圧Ｖ′SSの出力端子を構成
し、且つソースが端子VDDに接続された第２トランジス
タのドレインによって電圧VDDに近似する濾波電圧Ｖ′
DDの出力端子を構成するようにしたことを特徴とする。
原理的には、かかる回路には２つの可能な状態即ち２
個のトランジスタが高インピーダンスの状態にある一方
の状態および２個のトランジスタが双方共ターンオンし
ている他方の状態がある。しかし、２個のトランジスタ
が双方共ターンオンしている他方の状態は極めて安定し
ているが、２個のトランジスタが高インピーダンスにあ
る一方の状態は安定とはならず、出力電圧Ｖ′DDおよび
Ｖ′SSが供給される負荷に依存する。本発明によるフィ
ルタ回路がMOSトランジスタのゲートを給電するだけで
あるため、このフィルタ回路の出力負荷は純粋な容量性
となり、これは極めて高いインピーダンスを意味する。
２個のトランジスタのドレイン−ソースインピーダンス
は、ターンオフ状態ではMOSトランジスタのゲートによ
って形成される純粋な容量性の出力負荷のインピーダン
スよりも極めて低くなる。従って、フィルタ回路が電圧
供給時に短時間両トランジスタをターンオフされた状態
となる不所望な場合には、上述した濾波電圧Ｖ′DDおよ
びＶ′SSを出力する安定ターンオン状態にフィルタ回路
を復帰させる必要がある。
個のトランジスタが高インピーダンスの状態にある一方
の状態および２個のトランジスタが双方共ターンオンし
ている他方の状態がある。しかし、２個のトランジスタ
が双方共ターンオンしている他方の状態は極めて安定し
ているが、２個のトランジスタが高インピーダンスにあ
る一方の状態は安定とはならず、出力電圧Ｖ′DDおよび
Ｖ′SSが供給される負荷に依存する。本発明によるフィ
ルタ回路がMOSトランジスタのゲートを給電するだけで
あるため、このフィルタ回路の出力負荷は純粋な容量性
となり、これは極めて高いインピーダンスを意味する。
２個のトランジスタのドレイン−ソースインピーダンス
は、ターンオフ状態ではMOSトランジスタのゲートによ
って形成される純粋な容量性の出力負荷のインピーダン
スよりも極めて低くなる。従って、フィルタ回路が電圧
供給時に短時間両トランジスタをターンオフされた状態
となる不所望な場合には、上述した濾波電圧Ｖ′DDおよ
びＶ′SSを出力する安定ターンオン状態にフィルタ回路
を復帰させる必要がある。
これらの電圧は特定の用途に対し、MOSトランジスタ
のゲートに安全に供給し得るが、濾波されない電圧VDD
およびVSSは集積装置の残部のトランジスタのドレイン
またはソースに既知のように供給され、この際トランジ
スタのドレインまたはソース電極はゲート電極程傷つき
易くはない。
のゲートに安全に供給し得るが、濾波されない電圧VDD
およびVSSは集積装置の残部のトランジスタのドレイン
またはソースに既知のように供給され、この際トランジ
スタのドレインまたはソース電極はゲート電極程傷つき
易くはない。
例えば、規制された抵抗値またはスレシホルド電圧だ
け電圧VDD以下にシフトされた電圧を得るために、或い
は特に検査回路の場合に機能ブロックの入力側を“1"又
は“0"にセットするためには、MOSトランジスタのゲー
ト電圧Ｖ′DDおよびＶ′SSを直接供給する必要があり、
この検査回路は、中間の開発工程中設けるべき機能ブロ
ックの一部分のみを具え、この固定セットによりかかる
中間の開発工程で予め省略された１ブロックの出力信号
の位置をとるようにする。
け電圧VDD以下にシフトされた電圧を得るために、或い
は特に検査回路の場合に機能ブロックの入力側を“1"又
は“0"にセットするためには、MOSトランジスタのゲー
ト電圧Ｖ′DDおよびＶ′SSを直接供給する必要があり、
この検査回路は、中間の開発工程中設けるべき機能ブロ
ックの一部分のみを具え、この固定セットによりかかる
中間の開発工程で予め省略された１ブロックの出力信号
の位置をとるようにする。
電圧を供給すると、本発明フィルタ回路はそのターン
オン状態に到達するために所定時間を必要とする。
オン状態に到達するために所定時間を必要とする。
しかし、集積装置に第３トランジスタを具え、そのソ
ースを電圧VSSまたはVDDの一方の端子に接続し、ゲート
およびドレインを相互接続して等価濾波電圧出力Ｖ′SS
またはＶ′DDの端子に接続するようにすれば、電圧供給
時その安定状態に到達せしめるためにフィルタ回路が必
要とする時間を所望に応じ著しく短縮することができ
る。
ースを電圧VSSまたはVDDの一方の端子に接続し、ゲート
およびドレインを相互接続して等価濾波電圧出力Ｖ′SS
またはＶ′DDの端子に接続するようにすれば、電圧供給
時その安定状態に到達せしめるためにフィルタ回路が必
要とする時間を所望に応じ著しく短縮することができ
る。
この第３トランジスタをＮチャンネルMOSトランジス
タとし、そのソースを電圧点VSSに接続し、そのゲート
およびドレインを相互接続して出力電圧点Ｖ′SSに接続
する。出力電圧Ｖ′SSの電位が電圧供給瞬時に正とな
り、この瞬時に第１および第２トランジスタがターンオ
フする不所望な場合には第３トランジスタがターンオン
して、第２トランジスタがターンオンし、フィルタ回路
の最終安定状態への設定を加速するまで、出力電圧Ｖ′
SSを迅速に減少せしめるようにする。この後者の状態で
は第３トランジスタは最早やターンオンせず、従ってそ
の動作が、初期設定時、即ち上記不所望な状態が発生す
る場合のみの短い瞬時に限定されるようになる。この機
能を達成するために第３トランジスタをそのターンオン
状態中充分に導電性とする必要のないことを確かめた。
又、この目的のため、使用する処理の公差と両立し得る
最小のトランジスタを用い得ることもあきらかである。
本発明フィルタ回路が対称性であるため、第３トランジ
スタとしてＮチャンネルトランジスタの代わりにＰチャ
ンネルトランジスタを用いることもできる。この場合に
はＰチャンネルトランジスタのソースを電圧点VDDに接
続し、そのゲートおよびドレインを相互接続して出力電
圧点Ｖ′DDに接続する。
タとし、そのソースを電圧点VSSに接続し、そのゲート
およびドレインを相互接続して出力電圧点Ｖ′SSに接続
する。出力電圧Ｖ′SSの電位が電圧供給瞬時に正とな
り、この瞬時に第１および第２トランジスタがターンオ
フする不所望な場合には第３トランジスタがターンオン
して、第２トランジスタがターンオンし、フィルタ回路
の最終安定状態への設定を加速するまで、出力電圧Ｖ′
SSを迅速に減少せしめるようにする。この後者の状態で
は第３トランジスタは最早やターンオンせず、従ってそ
の動作が、初期設定時、即ち上記不所望な状態が発生す
る場合のみの短い瞬時に限定されるようになる。この機
能を達成するために第３トランジスタをそのターンオン
状態中充分に導電性とする必要のないことを確かめた。
又、この目的のため、使用する処理の公差と両立し得る
最小のトランジスタを用い得ることもあきらかである。
本発明フィルタ回路が対称性であるため、第３トランジ
スタとしてＮチャンネルトランジスタの代わりにＰチャ
ンネルトランジスタを用いることもできる。この場合に
はＰチャンネルトランジスタのソースを電圧点VDDに接
続し、そのゲートおよびドレインを相互接続して出力電
圧点Ｖ′DDに接続する。
又、動作および作用も、初期設定および遅延以外はＮ
チャンネルトランジスタの場合と同様である。この遅延
は、同一寸法のＮチャンネルトランジスタの導電率に比
べＰチャンネルトランジスタの導電率が低いため、僅か
ではあるが長くなる。
チャンネルトランジスタの場合と同様である。この遅延
は、同一寸法のＮチャンネルトランジスタの導電率に比
べＰチャンネルトランジスタの導電率が低いため、僅か
ではあるが長くなる。
図面につき本発明の実施例を説明する。
第１図は２個のトランジスタを具える本発明フィルタ
回路の接続配置を示す。即ちＮチャンネルNOS型の第１
トランジスタT1はそのソースを電圧VSSの電力供給レー
ルに接続し、ドレインをＰチャンネルMOS型の第２トラ
ンジスタT2のゲートに接続する。第２トランジスタT2
は、そのソースを正電圧VDDの電力供給レールに接続
し、ドレインを第１トランジスタT1のゲートに接続す
る。第１トランジスタT1のドレインおよび第２トランジ
スタT2のゲートの共通接続点から電圧VSSに近似する濾
波出力信号Ｖ′SSを発生する。同様に第２トランジスタ
T2のドレインおよび第１トランジスタT1のゲートの共通
接続点から電圧VDDに近似する濾波出力電圧Ｖ′DDを発
生する。
回路の接続配置を示す。即ちＮチャンネルNOS型の第１
トランジスタT1はそのソースを電圧VSSの電力供給レー
ルに接続し、ドレインをＰチャンネルMOS型の第２トラ
ンジスタT2のゲートに接続する。第２トランジスタT2
は、そのソースを正電圧VDDの電力供給レールに接続
し、ドレインを第１トランジスタT1のゲートに接続す
る。第１トランジスタT1のドレインおよび第２トランジ
スタT2のゲートの共通接続点から電圧VSSに近似する濾
波出力信号Ｖ′SSを発生する。同様に第２トランジスタ
T2のドレインおよび第１トランジスタT1のゲートの共通
接続点から電圧VDDに近似する濾波出力電圧Ｖ′DDを発
生する。
前述したように出力電圧Ｖ′SSおよびＶ′DDは集積装
置の他方のMOSトランジスタのゲートを給電する。更
に、これら出力電圧Ｖ′SSおよびＶ′DDが供給される負
荷L1およびL2（点線で示す）はそれ自体特性的に純粋な
容量性とする。これがため、図示のフィルタ回路が第１
および第２トランジスタT1およびT2のターンオフとなる
附勢時の状態にある場合にはこれらトランジスタのソー
ス−ドレイン通路のインピーダンスがMOSトランジスタ
のゲートの純粋な容量性インピーダンスよりも著しく低
くなり、従ってこのフィルタ回路は、第１および第２ト
ランジスタT1およびT2の双方をターンオンする安定状態
に切換える必要がある。この状態では両トランジスタT1
およびT2のドレイン−ゲート交差結合により保持され、
電圧VSSおよびVDDを、両トランジスタT1およびT2の個別
の導電通路を経て各等価出力電圧Ｖ′SSおよびＶ′DDの
端子に供給する。
置の他方のMOSトランジスタのゲートを給電する。更
に、これら出力電圧Ｖ′SSおよびＶ′DDが供給される負
荷L1およびL2（点線で示す）はそれ自体特性的に純粋な
容量性とする。これがため、図示のフィルタ回路が第１
および第２トランジスタT1およびT2のターンオフとなる
附勢時の状態にある場合にはこれらトランジスタのソー
ス−ドレイン通路のインピーダンスがMOSトランジスタ
のゲートの純粋な容量性インピーダンスよりも著しく低
くなり、従ってこのフィルタ回路は、第１および第２ト
ランジスタT1およびT2の双方をターンオンする安定状態
に切換える必要がある。この状態では両トランジスタT1
およびT2のドレイン−ゲート交差結合により保持され、
電圧VSSおよびVDDを、両トランジスタT1およびT2の個別
の導電通路を経て各等価出力電圧Ｖ′SSおよびＶ′DDの
端子に供給する。
基板に対する電極の漂遊容量と相俟って抵抗値が数10
0Ωの導電通路T1およびT2を挿入することにより低域通
過フィルタを形成し、これにより電力供給レールに存在
し得る極めて急峻な縁部を有する寄生信号を減衰し得る
ようにする。これがため、ゲートが電圧Ｖ′SSまたは
Ｖ′DDでバイアスされるトランジスタはゲートの絶縁誘
電体を損傷し得る傾向にある急峻な過電圧に対し保護さ
れるようになる。
0Ωの導電通路T1およびT2を挿入することにより低域通
過フィルタを形成し、これにより電力供給レールに存在
し得る極めて急峻な縁部を有する寄生信号を減衰し得る
ようにする。これがため、ゲートが電圧Ｖ′SSまたは
Ｖ′DDでバイアスされるトランジスタはゲートの絶縁誘
電体を損傷し得る傾向にある急峻な過電圧に対し保護さ
れるようになる。
第２図は第１図に示す本発明フィルタ回路の変更例を
示し、図中第１図に示す回路素子と同一素子には同一符
号を付して示す。
示し、図中第１図に示す回路素子と同一素子には同一符
号を付して示す。
第１図に示すフィルタ回路と比較するに、第２図に示
すフィルタ回路はＰチャンネルMOS型の第３トランジス
タT3を追加する点のみが相違する。この第３トランジス
タT3は、そのソースを第１トランジスタT1のソースに接
続し、ゲートおよびドレインを相互接続して電圧Ｖ′SS
の出力端子を構成する接続点に接続する。この第３トラ
ンジスタT3は、電圧が供給される際の極めて短い期間に
亘り、および電圧Ｖ′SSの接続点が正電圧を有し、且つ
電圧Ｖ′DDの接続点が電圧VSSにほぼ等しいか又はこれ
により低い電圧を有する場合にのみターンオンする。
すフィルタ回路はＰチャンネルMOS型の第３トランジス
タT3を追加する点のみが相違する。この第３トランジス
タT3は、そのソースを第１トランジスタT1のソースに接
続し、ゲートおよびドレインを相互接続して電圧Ｖ′SS
の出力端子を構成する接続点に接続する。この第３トラ
ンジスタT3は、電圧が供給される際の極めて短い期間に
亘り、および電圧Ｖ′SSの接続点が正電圧を有し、且つ
電圧Ｖ′DDの接続点が電圧VSSにほぼ等しいか又はこれ
により低い電圧を有する場合にのみターンオンする。
従って接続点Ｖ′SSの導体により接続された電気負荷
が電圧VSSまで第３トランジスタT3により極めて迅速に
減少する。その理由はこの処理中第２トランジスタT2が
それ自体ターンオンしてスイッチングを加速するからで
ある。電圧Ｖ′SSが電圧VSSの値に到達すると第３トラ
ンジスタT3はターンオン状態からターンオフ状態にスイ
ッチングされ、且つ集積装置の他の作動中このターンオ
フ状態に保持される。これがため第３トランジスタT3は
電圧の供給時、即ちかかるスイッチングが必要となる場
合にのみ、フィルタ回路をその最終状態にスイッチング
する処理を特に加速するようになる。
が電圧VSSまで第３トランジスタT3により極めて迅速に
減少する。その理由はこの処理中第２トランジスタT2が
それ自体ターンオンしてスイッチングを加速するからで
ある。電圧Ｖ′SSが電圧VSSの値に到達すると第３トラ
ンジスタT3はターンオン状態からターンオフ状態にスイ
ッチングされ、且つ集積装置の他の作動中このターンオ
フ状態に保持される。これがため第３トランジスタT3は
電圧の供給時、即ちかかるスイッチングが必要となる場
合にのみ、フィルタ回路をその最終状態にスイッチング
する処理を特に加速するようになる。
第２図に示したフィルタ回路では、この回路の過渡状
態がスイッチオン瞬時に有害となる際に両トランジスタ
T1およびT2により形成されるフィルタ回路のスイッチン
グを加速するトランジスタT3を使用する。しかし、この
トランジスタT3の代わりに、ＰチャンネルMOS型のトラ
ンジスタＴ′３を用いることによっても上述した所と同
様の効果を得ることができる。この場合、トランジスタ
Ｔ′３はそのソースを第２トランジスタT2のソースに接
続し、ゲートおよびドレインを相互接続して電圧Ｖ′DD
の出力接続点に接続し得るようにする。このトランジス
タＴ′３の接続配置を第２図に点線で示す。
態がスイッチオン瞬時に有害となる際に両トランジスタ
T1およびT2により形成されるフィルタ回路のスイッチン
グを加速するトランジスタT3を使用する。しかし、この
トランジスタT3の代わりに、ＰチャンネルMOS型のトラ
ンジスタＴ′３を用いることによっても上述した所と同
様の効果を得ることができる。この場合、トランジスタ
Ｔ′３はそのソースを第２トランジスタT2のソースに接
続し、ゲートおよびドレインを相互接続して電圧Ｖ′DD
の出力接続点に接続し得るようにする。このトランジス
タＴ′３の接続配置を第２図に点線で示す。
第３図は第２図のフィルタ回路の製造例をほぼ長方形
状の輪郭を有すパターン１の形態で示す。
状の輪郭を有すパターン１の形態で示す。
能動区域および導体接点を設けるためには、相補型MO
Sトランジスタを用いる集積装置の分野で既知の技術
（本例では詳細に示さない）を用いる。
Sトランジスタを用いる集積装置の分野で既知の技術
（本例では詳細に示さない）を用いる。
第３図の表面に見えるＰ型の半導体基板10は斜線を付
さない領域で示す。“ポケットN"と称されるＮ型表面領
域11を基板10の表面に位置させてＰチャンネルトランジ
スタT2の能動領域を形成し得るようにする。これと同時
にループとしてほぼ形成されたN+型の他の表面領域12に
よってトランジスタT1およびT3のソースおよびドレイン
領域を形成する。
さない領域で示す。“ポケットN"と称されるＮ型表面領
域11を基板10の表面に位置させてＰチャンネルトランジ
スタT2の能動領域を形成し得るようにする。これと同時
にループとしてほぼ形成されたN+型の他の表面領域12に
よってトランジスタT1およびT3のソースおよびドレイン
領域を形成する。
これらトランジスタT1およびT3は夫々接点窓15,16を
具え、ドレイン領域はこれら両トランジスタに対して共
通とすると共にドレイン接点窓17を具える。
具え、ドレイン領域はこれら両トランジスタに対して共
通とすると共にドレイン接点窓17を具える。
トランジスタT2のソースおよびドレイン領域はP+型の
表面領域20により形成し、この表面領域20はポケットN1
1内に含めると共にこのポケットＮ内にはソース接点窓2
1およびドレイン接点窓22を位置させる。
表面領域20により形成し、この表面領域20はポケットN1
1内に含めると共にこのポケットＮ内にはソース接点窓2
1およびドレイン接点窓22を位置させる。
本例フィルタ回路のトランジスタT1,T2およびT3のゲ
ートは、ドーピングにより導電性とし得る多結晶半導体
材料の層により形成する。この多結晶半導体材料層を互
いに絶縁された２部分に細分割する。この第１の細分割
部分にはパターン１の２つの隣接辺に沿って延在するＬ
字状縁部と、その支路30とを設け、この支路30はフィル
タ回路の内方に向かって延在する歯状部30aと相俟って
トランジスタT1のゲートを形成する。この細分割部分の
支路31の機能は後に説明する。又多結晶層の第２細分割
部分にもフィルタ回路のパターン１により形成される長
方形の中心に対し対称に位置するＬ字状縁部と、その支
路40と他方の支路41とを設け、この支路40はフィルタ回
路の内方に向かって延在する歯状部40aと相俟ってトラ
ンジスタT2のゲートを形成し、他方の支路41は歯状部40
aにも接続されている歯状部41aと相俟ってトランジスタ
T3のゲートを形成する。
ートは、ドーピングにより導電性とし得る多結晶半導体
材料の層により形成する。この多結晶半導体材料層を互
いに絶縁された２部分に細分割する。この第１の細分割
部分にはパターン１の２つの隣接辺に沿って延在するＬ
字状縁部と、その支路30とを設け、この支路30はフィル
タ回路の内方に向かって延在する歯状部30aと相俟って
トランジスタT1のゲートを形成する。この細分割部分の
支路31の機能は後に説明する。又多結晶層の第２細分割
部分にもフィルタ回路のパターン１により形成される長
方形の中心に対し対称に位置するＬ字状縁部と、その支
路40と他方の支路41とを設け、この支路40はフィルタ回
路の内方に向かって延在する歯状部40aと相俟ってトラ
ンジスタT2のゲートを形成し、他方の支路41は歯状部40
aにも接続されている歯状部41aと相俟ってトランジスタ
T3のゲートを形成する。
金属接点層は上側レベルに位置させると共に他の電極
および接点窓の区域を除く領域から絶縁する。即ち、こ
の金属接点層をカッティングして第３図に便宜上シンボ
ル状に示す所望の構成が得られるようにする。
および接点窓の区域を除く領域から絶縁する。即ち、こ
の金属接点層をカッティングして第３図に便宜上シンボ
ル状に示す所望の構成が得られるようにする。
この金属接点構成には互に絶縁された２つの周辺部分
を設け、その縁部もＬ字状とする。金属接点層の第１細
分割部分の縁部の支路45及び46はパターン１の２つの隣
接辺に沿って延在させるが金属接点層の第２細分割部分
の縁部の支路47及び48はパターン１の他の２つの隣接辺
に沿って延在させる。これがため、金属接点層の同一レ
ベルではこの層の絶縁された部分に関するＬ字状縁部は
パターン１の中心に対し逆方向を成す対となるように配
列する。しかし、各再分割部分に設けられたＬ字状縁部
の支路の交点がパターン１の各隅部に位置するように、
金属接点層の第１レベルの細分割部分は金属接点層の第
２レベルの再分割部分に対し配列される。
を設け、その縁部もＬ字状とする。金属接点層の第１細
分割部分の縁部の支路45及び46はパターン１の２つの隣
接辺に沿って延在させるが金属接点層の第２細分割部分
の縁部の支路47及び48はパターン１の他の２つの隣接辺
に沿って延在させる。これがため、金属接点層の同一レ
ベルではこの層の絶縁された部分に関するＬ字状縁部は
パターン１の中心に対し逆方向を成す対となるように配
列する。しかし、各再分割部分に設けられたＬ字状縁部
の支路の交点がパターン１の各隅部に位置するように、
金属接点層の第１レベルの細分割部分は金属接点層の第
２レベルの再分割部分に対し配列される。
又、第３図においては、接点層の上側レベルの縁部の
支路45,46−47,48は下側レベルの多結晶層の支路30,31
−40,41の外側に配置する。しかし、これは図面を明瞭
とするためであり、従って実際には同一辺に延在する２
つの支路は重畳されるようになる。その理由は、これら
支路が誘電体層により互に絶縁されているからである。
支路45,46−47,48は下側レベルの多結晶層の支路30,31
−40,41の外側に配置する。しかし、これは図面を明瞭
とするためであり、従って実際には同一辺に延在する２
つの支路は重畳されるようになる。その理由は、これら
支路が誘電体層により互に絶縁されているからである。
支路45及び46は、これに電圧VDDを供給すると共に接
点窓50を経てポケットN11及び第２トランジスタT2のソ
ース接点窓21に接続する。
点窓50を経てポケットN11及び第２トランジスタT2のソ
ース接点窓21に接続する。
支路47及び48は、これに電圧VSSを供給すると共に基
板の接点窓51,トランジスタT3のソース接点窓16及びト
ランジスタT1のソース接点窓15に接続する。
板の接点窓51,トランジスタT3のソース接点窓16及びト
ランジスタT1のソース接点窓15に接続する。
多結晶層の１部分の縁部を形成する支路30及び31はこ
れに電圧Ｖ′DDを発生させると共にトランジスタT2のド
レイン接点窓22に接続する。多結晶層の他の部分の縁部
を形成する支路40及び41はこれに電圧Ｖ′SSを発生させ
ると共にこの電圧をトランジスタT1及びT3の共通ドレイ
ン接点窓17に供給する。
れに電圧Ｖ′DDを発生させると共にトランジスタT2のド
レイン接点窓22に接続する。多結晶層の他の部分の縁部
を形成する支路40及び41はこれに電圧Ｖ′SSを発生させ
ると共にこの電圧をトランジスタT1及びT3の共通ドレイ
ン接点窓17に供給する。
かように配列することによって、互に４分の１宛回転
した４つの異なる方向にパターン１を設け得ると云う事
実を考慮して、パターンの４種の電圧を短い接続導体を
経て４つのＬ字状縁部の任意の個所で容易にアクセスし
得る利点がある。Ｌ字状縁部の隅部の対角線上の入出力
電圧VSS,VDD,V′SS,V′DDの端子は１例として示したも
のであり、実際にはこれら入出力電圧の端子は関連する
集積装置の幾何学的形状の関数として任意の好適な個所
に配設することができる。
した４つの異なる方向にパターン１を設け得ると云う事
実を考慮して、パターンの４種の電圧を短い接続導体を
経て４つのＬ字状縁部の任意の個所で容易にアクセスし
得る利点がある。Ｌ字状縁部の隅部の対角線上の入出力
電圧VSS,VDD,V′SS,V′DDの端子は１例として示したも
のであり、実際にはこれら入出力電圧の端子は関連する
集積装置の幾何学的形状の関数として任意の好適な個所
に配設することができる。
又、本発明は複雑な集積装置のフィルタ回路に適用す
る場合を示し、この集積装置は半導体基板の表面に配分
された機能ブロックに細分割するようにしたが、集積装
置が、固定電圧VSS又はVDDの少なくとも１つの電圧をト
ランジスタのゲートに給電するに要する特定の機能ブロ
ックを具える場合と同数のフィルタ回路を設けることも
でき、この場合各個別のフィルタ回路は特定の機能ブロ
ックの１つの近くに配列してこのブロック内のトランジ
スタのみを給電し得るようにする。
る場合を示し、この集積装置は半導体基板の表面に配分
された機能ブロックに細分割するようにしたが、集積装
置が、固定電圧VSS又はVDDの少なくとも１つの電圧をト
ランジスタのゲートに給電するに要する特定の機能ブロ
ックを具える場合と同数のフィルタ回路を設けることも
でき、この場合各個別のフィルタ回路は特定の機能ブロ
ックの１つの近くに配列してこのブロック内のトランジ
スタのみを給電し得るようにする。
かように本発明によれば良好なフィルタ効率を得るこ
とができる。その理由は、濾波を行わない導線VSS及びV
DDを長い導線とし、濾波を行う導線Ｖ′SS及びＶ′DDを
短い導線とし、これにより寄生信号が内部に発生しない
ようにするからである。
とができる。その理由は、濾波を行わない導線VSS及びV
DDを長い導線とし、濾波を行う導線Ｖ′SS及びＶ′DDを
短い導線とし、これにより寄生信号が内部に発生しない
ようにするからである。
更に第３図に示すパターンのようなフィルタ回路のパ
ターンの寸法は極めて小さく（36×50μｍ）することが
でき、従って複雑な集積装置の占積率を極めて小さく
し、トランジスタのゲートを１方又は他方の固定電圧に
接続するだけで特定の機能ブロックの各々を比較的個別
に給電することができる。
ターンの寸法は極めて小さく（36×50μｍ）することが
でき、従って複雑な集積装置の占積率を極めて小さく
し、トランジスタのゲートを１方又は他方の固定電圧に
接続するだけで特定の機能ブロックの各々を比較的個別
に給電することができる。
第１図は本発明フイルタ回路の構成を示すブロック図、 第２図は同じくその変形例を示すブロック図、 第３図は第２図に示すフイルタ回路の金属化接続部を示
す平面図である。 １……パターン、10……半導体基板 11……Ｎ型表面領域（ポケットＮ） 12……N+型表面領域、15,16……ソース接点窓 17……ドレイン接点窓、20……P+型表面領域 21……ソース接点窓、22……ドレイン接点窓 30,31,40,41,45,46,47,48……支路 30a,40a,41a……歯状部 T1〜T3……MOSトランジスタ
す平面図である。 １……パターン、10……半導体基板 11……Ｎ型表面領域（ポケットＮ） 12……N+型表面領域、15,16……ソース接点窓 17……ドレイン接点窓、20……P+型表面領域 21……ソース接点窓、22……ドレイン接点窓 30,31,40,41,45,46,47,48……支路 30a,40a,41a……歯状部 T1〜T3……MOSトランジスタ
Claims (4)
- 【請求項１】一方がVDD（正）端子、他方がVSS（零基準
電圧）端子と称される２つの端子を経て給電されるMOS
トランジスタを備える型の集積装置に設けられ、２個の
MOSトランジスタを備え、各トランジスタのゲートを他
方のトランジスタのドレインに接続した集積装置用フィ
ルタ回路において、集積装置の他方のトランジスタのゲ
ートに電圧VDDおよびVSSを供給するために、フィルタ回
路の両トランジスタを相補型とすると共にソースが端子
VSSに接続された第１トランジスタのドレインによって
電圧VSSに近似する濾波電圧Ｖ′SSの出力端子を構成
し、且つソースが端子VDDに接続された第２トランジス
タのドレインによって電圧VDDに近似する濾波電圧Ｖ′
DDの出力端子を構成するようにしたことを特徴とする集
積装置用フィルタ回路。 - 【請求項２】第３トランジスタを備え、そのソースを電
圧VSSまたはVDDの一方の端子に接続し、ゲートおよびド
レインを相互接続して等価濾波電圧出力Ｖ′SSまたは
Ｖ′DDの端子に接続するようにしたことを特徴とする特
許請求の範囲第１項に記載の集積装置用フィルタ回路。 - 【請求項３】ほぼ長方形状の輪郭を有するパターンの形
状に半導体基板に集積化して形成され、２種類の各レベ
ルの導電接点層を具えるフィルタ回路において、前記電
圧VSS,VDD,V′SS,V′DDが２つの導電層部分に現れるよ
うにし、これら電圧の２つが同一導電層の２つの絶縁部
分に対して現れるようにし、これら導電層部分の各々に
は前記長方形状の輪郭の２つの隣接辺に沿って夫々延在
するＬ字状縁部を設け、これらＬ字状縁部は同一レベル
上の層の２部分を含む前記パターンの中心に対し逆方向
に対となるように配設し、これら導電層部分の前記各Ｌ
字状縁部の交点が前記ほぼ長方形状の輪郭の各隅部に位
置するように第２レベルの配列を第１レベルの配列に対
し配設したことを特徴とする特許請求の範囲第２項に記
載の集積装置用フィルタ回路。 - 【請求項４】特許請求の範囲第１項乃至第３項の何れか
の項に記載のフィルタ回路を具え、半導体基板の表面上
に分布された機能ブロックに細分割された集積装置にお
いて、集積装置が少なくとも１つの固定電圧（高又は
低）によってトランジスタのゲートを給電するに要する
特定の機能ブロックを具える場合と同数の多数のフィル
タ回路を設け、各フィルタ回路を前記特定の機能ブロッ
クの１つの近くに配設すると共にこれによりこのブロッ
クに含まれるトランジスタの全部を給電するようにした
ことを特徴とする集積装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8604226 | 1986-03-25 | ||
| FR8604226A FR2596582B1 (fr) | 1986-03-25 | 1986-03-25 | Circuit de filtrage pour dispositif integre de type metal-oxyde-semiconducteur et son application a un tel dispositif |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62232210A JPS62232210A (ja) | 1987-10-12 |
| JP2527178B2 true JP2527178B2 (ja) | 1996-08-21 |
Family
ID=9333495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62069242A Expired - Fee Related JP2527178B2 (ja) | 1986-03-25 | 1987-03-25 | 集積装置用フイルタ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4808860A (ja) |
| EP (1) | EP0241067B1 (ja) |
| JP (1) | JP2527178B2 (ja) |
| DE (1) | DE3767534D1 (ja) |
| FR (1) | FR2596582B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5247209A (en) * | 1992-05-12 | 1993-09-21 | Acer Incorporated | Supply independent constant output circuit having fast stabilization |
| EP0641077A3 (en) * | 1993-08-26 | 1995-11-22 | Hewlett Packard Co | Circuit with fixed logic levels with protection against electrostatic discharges. |
| DE102008023126B4 (de) * | 2007-05-09 | 2012-08-30 | Infineon Technologies Ag | Schaltkreis und Verfahren zum Schalten einer Verbindung |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4295176A (en) * | 1979-09-04 | 1981-10-13 | Bell Telephone Laboratories, Incorporated | Semiconductor integrated circuit protection arrangement |
| JPS59115615A (ja) * | 1982-12-22 | 1984-07-04 | Fujitsu Ltd | 半導体回路 |
-
1986
- 1986-03-25 FR FR8604226A patent/FR2596582B1/fr not_active Expired
-
1987
- 1987-03-10 DE DE8787200441T patent/DE3767534D1/de not_active Expired - Lifetime
- 1987-03-10 EP EP87200441A patent/EP0241067B1/fr not_active Expired - Lifetime
- 1987-03-25 JP JP62069242A patent/JP2527178B2/ja not_active Expired - Fee Related
-
1988
- 1988-05-09 US US07/196,837 patent/US4808860A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0241067B1 (fr) | 1991-01-23 |
| US4808860A (en) | 1989-02-28 |
| JPS62232210A (ja) | 1987-10-12 |
| FR2596582B1 (fr) | 1988-06-10 |
| DE3767534D1 (de) | 1991-02-28 |
| FR2596582A1 (fr) | 1987-10-02 |
| EP0241067A1 (fr) | 1987-10-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |