JP2522832Y2 - Thin film transistor - Google Patents
Thin film transistorInfo
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Description
【考案の詳細な説明】 (産業上の利用分野) 本考案は、フラットパネルディスプレイ、イメージセ
ンサ等の駆動用の薄膜トランジスタに係り、特に薄膜ト
ランジスタにおける特性の経時変化の小さい良好な構造
の薄膜トランジスタに関する。DETAILED DESCRIPTION OF THE INVENTION (Industrial application field) The present invention relates to a thin film transistor for driving a flat panel display, an image sensor, and the like, and more particularly to a thin film transistor having a good structure in which characteristics of the thin film transistor have little change with time.
(従来の技術) 従来の薄膜トランジスタの構成は、第4図の断面説明
図に示すように、ガラスまたはセラミックの絶縁性の基
板1上にゲート電極2としてのクロム(Cr)層、下部絶
縁層3としてのシリコン窒化膜(SiNx)、半導体活性層
としてのイントリンシックアモルファスシリコン(i-a-
Si)層4、ゲート電極3に対向するよう設けられた上部
絶縁層5としてのシリコン窒化膜(SiNx)、オーミック
コンタクト層としてのn+アモルファスシリコン(n+a-S
i)層6、ドレイン電極11部分とソース電極12部分とし
てのアルミニウム(A1)の金属層7とを順次積層した逆
スタガー構造のトランジスタとなっている(特開昭61-8
9672号公報参照)。(Prior Art) As shown in the cross-sectional view of FIG. 4, a conventional thin film transistor has a chromium (Cr) layer as a gate electrode 2 and a lower insulating layer 3 on a glass or ceramic insulating substrate 1. Silicon nitride (SiNx) as the active layer and intrinsic amorphous silicon (ia-
Si) layer 4, a silicon nitride film (SiNx) as an upper insulating layer 5 provided to face the gate electrode 3, and n + amorphous silicon (n + aS) as an ohmic contact layer.
i) The transistor has an inverted staggered structure in which a layer 6, a drain electrode 11 portion and an aluminum (A1) metal layer 7 as a source electrode 12 portion are sequentially laminated.
9672).
また、従来の薄膜トランジスタの製造方法は、絶縁性
の基板1上にゲート電極2としてのクロム(Cr)を蒸着
し、フォトリソ法により所定の形状にパターニングして
ゲート電極2を形成する。次にゲート電極2の絶縁層
(下部絶縁層3)としてシリコン窒化膜(SiNx)を、半
導体活性層としてのイントリンシックアモルファスシリ
コン(i-a-Si)層4を、更に上部絶縁層5としてのシリ
コン窒化膜(SiNx)をプラズマCVD(P-CVD)法により連
続着膜する。In a conventional method of manufacturing a thin film transistor, chromium (Cr) as a gate electrode 2 is deposited on an insulating substrate 1 and patterned into a predetermined shape by a photolithography method to form the gate electrode 2. Next, a silicon nitride film (SiNx) as an insulating layer (lower insulating layer 3) of the gate electrode 2, an intrinsic amorphous silicon (ia-Si) layer 4 as a semiconductor active layer, and a silicon nitride film as an upper insulating layer 5 A film (SiNx) is continuously deposited by a plasma CVD (P-CVD) method.
そして、シリコン窒化膜(SiNx)の上部の絶縁膜をフ
ォトリソ法によりパターニングして上部絶縁層5の形状
を形成する。Then, the insulating film on the silicon nitride film (SiNx) is patterned by photolithography to form the shape of the upper insulating layer 5.
この上部にオーミックコンタクト層としてのn+アモル
ファスシリコン(n+a-Si)層6をP-CVD法により着膜す
る。その上にフォトレジストを塗布し、i-a-Si層4及び
n+a-Si層6の外まわりを形成するようにレジストパター
ンを形成し、エッチングを行う。An n + amorphous silicon (n + a-Si) layer 6 as an ohmic contact layer is deposited on the upper portion by a P-CVD method. A photoresist is applied thereon, and the ia-Si layer 4 and
A resist pattern is formed so as to form the outer periphery of the n + a-Si layer 6, and etching is performed.
その上に、薄膜トランジスタのドレイン電極11とソー
ス電極12となるアルミニウム(A1)の金属層7をDCマグ
ネトロンスパッタにより着膜し、その上にフォトレジス
トを塗布する。上部絶縁層5の上部中央部分を開けるよ
うに、上記金属層7をフォトリソ工程とエッチング工程
でパターニングし、エッチングして、ドレイン電極11と
ソース電極12の形状を形成する。A metal layer 7 of aluminum (A1) to be the drain electrode 11 and the source electrode 12 of the thin film transistor is deposited thereon by DC magnetron sputtering, and a photoresist is applied thereon. The metal layer 7 is patterned and etched by a photolithography step and an etching step so as to open an upper central portion of the upper insulating layer 5 to form shapes of the drain electrode 11 and the source electrode 12.
次に、CF4とO2の混合ガスを用いてエッチングを行う
と、ゲート電極2上部のn+a-Si層6が除去され、n+a-Si
層6のパターンが形成される。このようにして、従来の
薄膜トランジスタが製造される。Next, when etching is performed using a mixed gas of CF 4 and O 2 , the n + a-Si layer 6 on the gate electrode 2 is removed, and n + a-Si
The pattern of layer 6 is formed. In this way, a conventional thin film transistor is manufactured.
(発明が解決しようとする課題) しかしながら、上記従来の薄膜トランジスタでは、実
用化を図るために閾値電圧の値が、電圧等のストレスに
よりシフトする現象を極力低く抑える検討が為されてお
らず、薄膜トランジスタの特性の安定化、つまり高い信
頼性が得られないとの問題点があった。(Problems to be Solved by the Invention) However, in the above-mentioned conventional thin film transistor, no study has been made to suppress the phenomenon that the value of the threshold voltage shifts due to stress such as voltage as low as possible for practical use. However, there is a problem that the characteristics cannot be stabilized, that is, high reliability cannot be obtained.
ここで、薄膜トランジスタの特性の安定化には、下部
絶縁層の他に、半導体活性層であるイントリンシックア
モルファスシリコン(i-a-Si)層と、その表面の上部絶
縁層の膜質が重要であることがわかっている。Here, in order to stabilize the characteristics of the thin film transistor, in addition to the lower insulating layer, the film quality of the intrinsic amorphous silicon (ia-Si) layer, which is the semiconductor active layer, and the upper insulating layer on the surface is important. know.
特に、上部絶縁層が薄膜トランジスタの信頼性へどう
影響するかについて、第5図の電子経路を説明するため
の薄膜トランジスタの部分的断面説明図を使って説明す
る。In particular, how the upper insulating layer affects the reliability of the thin film transistor will be described with reference to a partial cross-sectional view of the thin film transistor for explaining the electron path in FIG.
ゲート電極2とドレイン電極11のオーバーラップ部分
では、電子はドレイン電極11が形成する電界の影響で上
部絶縁層5とi-a-Si層4との界面に沿って走行し、この
部分を走行する電子は、ドレイン電極11からの垂直方向
の電界により、上部絶縁層5中に捕獲され、捕獲された
電子による電界は、i-a-Si層4が約50nm程度と非常に薄
いため、ゲート電極2側界面(チャンネル部)に影響を
及ぼし、自由電子密度を減少させ、閾値電圧のシフトを
引き起こすことになっている。In the overlapping portion between the gate electrode 2 and the drain electrode 11, the electrons travel along the interface between the upper insulating layer 5 and the ia-Si layer 4 under the influence of the electric field formed by the drain electrode 11, and the electrons traveling in this portion Is because the electric field in the vertical direction from the drain electrode 11 is trapped in the upper insulating layer 5 and the electric field due to the trapped electrons is very small in the ia-Si layer 4 at about 50 nm, (A channel portion), which reduces the free electron density and causes a shift in threshold voltage.
具体的に説明すると、i-a-Si層4とSiNxの下部絶縁層
3の界面及びi-a-Si層4とSiNxの上部絶縁層5の界面
は、電子のトラップ準位が小さくなるよう成膜条件を最
適化している。More specifically, the film forming conditions at the interface between the ia-Si layer 4 and the lower insulating layer 3 of SiNx and at the interface between the ia-Si layer 4 and the upper insulating layer 5 of SiNx are set so as to reduce the electron trap level. Optimized.
しかしながら、i-a-Si層4との界面準位密度を減らす
のには限界があり、またプラズマCVD法で連続着膜する
際に下部絶縁層3を高温で、上部絶縁層5を下部絶縁層
3よりも低温で形成しているために、i-a-Si層4と上部
絶縁層5との界面は、下部絶縁層3との界面に比べてト
ラップが多くなってしまう。その結果ドレイン電極11側
のi-a-Si層4と上部絶縁層5との界面で電子がトラップ
されやすくなって、これが薄膜トランジスタの経時変化
を引き起こす原因のひとつになって電流を流れにくくし
ており、高い信頼性を得ることができない問題点となっ
ていた。However, there is a limit in reducing the interface state density with the ia-Si layer 4, and the lower insulating layer 3 is heated at a high temperature and the upper insulating layer 5 is Since the interface is formed at a lower temperature than that, the interface between the ia-Si layer 4 and the upper insulating layer 5 has more traps than the interface with the lower insulating layer 3. As a result, electrons are likely to be trapped at the interface between the ia-Si layer 4 and the upper insulating layer 5 on the drain electrode 11 side, and this is one of the causes of the aging of the thin film transistor, making it difficult for the current to flow. This is a problem that high reliability cannot be obtained.
本考案は上記実情に鑑みてなされたもので、電導キャ
リアである電子がi-a-Si層と上部絶縁層との界面にてト
ラップされないような薄膜トランジスタの構成として、
特性の経時変化の小さい良好な薄膜トランジスタを提供
することを目的とする。The present invention has been made in view of the above circumstances, as a configuration of a thin film transistor such that electrons serving as conductive carriers are not trapped at the interface between the ia-Si layer and the upper insulating layer.
It is an object of the present invention to provide a favorable thin film transistor whose characteristics have little change over time.
(手段) 上記従来例の問題点を解決するための本考案は、基板
上にゲート電極と、前記ゲート電極を被覆する下部絶縁
層と、前記下部絶縁層を介して前記ゲート電極上部に形
成されたイントリンシックアモルファスシリコン層と、
前記イントリンシックアモルファスシリコン層上部に形
成された上部絶縁層と、前記上部絶縁層を挟んで分割形
成されたn+アモルファスシリコン層と、前記n+アモルフ
ァスシリコン層を被覆する金属層とを有する薄膜トラン
ジスタにおいて、前記イントリンシックアモルファスシ
リコン層と前記上部絶縁層との境界にp型アモルファス
シリコン層を設け、前記イントリンシックアモルファス
シリコン層と前記n+アモルファスシリコン層との境界に
n型アモルファスシリコン層を設けたことを特徴として
いる。(Means) In order to solve the problems of the above conventional example, the present invention is directed to forming a gate electrode on a substrate, a lower insulating layer covering the gate electrode, and an upper insulating layer formed on the gate electrode via the lower insulating layer. An intrinsic amorphous silicon layer,
A thin film transistor having an upper insulating layer formed on the intrinsic amorphous silicon layer, an n + amorphous silicon layer divided and formed with the upper insulating layer interposed therebetween, and a metal layer covering the n + amorphous silicon layer. Providing a p-type amorphous silicon layer at a boundary between the intrinsic amorphous silicon layer and the upper insulating layer, and providing an n-type amorphous silicon layer at a boundary between the intrinsic amorphous silicon layer and the n + amorphous silicon layer. It is characterized by.
(作用) 本考案によれば、イントリンシックアモルファスシリ
コン(i-a-Si)層と上部絶縁層とが接触する部分にはp
型アモルファスシリコン(p-a-Si)層を介在させ、i-a-
Si層とn+アモルファスシリコン(n+a-Si)層とが接触す
る部分にはn型アモルファスシリコン(n-a-Si)層を介
在させるようにしているので、n+a−Si層からn-a-Si層
を通ってi-a-Si層中を走行する電子は、上部絶縁層の下
部に形成されたp-a-Si層のためにドレイン電極のオーバ
ーラップ部分において上部絶縁層の界面には到達でぎ
ず、上部絶縁層中のトラップに捕獲されることがない。(Operation) According to the present invention, the contact between the intrinsic amorphous silicon (ia-Si) layer and the upper insulating layer is p
Ia-type amorphous silicon (pa-Si) layer
Since an n-type amorphous silicon (na-Si) layer is interposed at a portion where the Si layer and the n + amorphous silicon (n + a-Si) layer are in contact, the n + a-Si layer Electrons traveling in the ia-Si layer through the Si layer cannot reach the interface of the upper insulating layer at the overlapping portion of the drain electrode because of the pa-Si layer formed under the upper insulating layer, It is not trapped by traps in the upper insulating layer.
(実施例) 本考案の一実施例について図面を参照しながら説明す
る。(Embodiment) An embodiment of the present invention will be described with reference to the drawings.
第1図は、本考案の一実施例に係る薄膜トランジスタ
の断面説明図である。第4図と同様の構成をとる部分に
ついては、同一の符号を付して説明する。FIG. 1 is an explanatory sectional view of a thin film transistor according to an embodiment of the present invention. Portions having the same configuration as in FIG. 4 are described with the same reference numerals.
本実施例の薄膜トランジスタの構成は、第1図に示す
ように、ガラス等の基板1上にゲート電極2としてのク
ロム(Cr)層、ゲート電極2を被覆する下部絶縁層3と
してのシリコン窒化膜(SiNx)、下部絶縁層3を介して
ゲート電極2上部に形成される半導体活性層としてのイ
ントリンシックアモルファスシリコン(i-a-Si)層4、
i-a-Si層4の上面であって上部絶縁層5が形成される部
分にp型アモルファスシリコン(p-a-Si)層8、p-a-Si
層8上部にゲート電極3に対向するように形成される上
部絶縁層5としてのシリコン窒化膜(SiNx)を順次積層
し、上部絶縁層5で分割されるi-a-Si層4とその上部の
n+アモルファスシリコン(n+a-Si)層6との間に形成さ
れるn型アモルファスシリコン(n-a-Si)層9、n-a-Si
層9の上部で上部絶縁層5の端部にオーバーラップする
ように形成されるオーミックコンタクト層としてのリン
(P)を含むn+a-Si層6、そしてn+a-Si層6を覆うよう
に形成される金属層7としてのアルミニウム(A1)層を
積層した逆スタガー構造のトランジスタである。As shown in FIG. 1, the structure of the thin film transistor of this embodiment is such that a chromium (Cr) layer as a gate electrode 2 on a substrate 1 made of glass or the like, and a silicon nitride film as a lower insulating layer 3 covering the gate electrode 2. (SiNx), an intrinsic amorphous silicon (ia-Si) layer 4 as a semiconductor active layer formed on the gate electrode 2 via the lower insulating layer 3,
A p-type amorphous silicon (pa-Si) layer 8 and a pa-Si layer 8 are formed on the upper surface of the ia-Si layer 4 where the upper insulating layer 5 is formed.
A silicon nitride film (SiNx) as an upper insulating layer 5 formed so as to face the gate electrode 3 is sequentially stacked on the layer 8, and the ia-Si layer 4 divided by the upper insulating layer 5 and the upper
n-type amorphous silicon (na-Si) layer 9 formed between n + amorphous silicon (n + a-Si) layer 6;
An n + a-Si layer 6 containing phosphorus (P) as an ohmic contact layer formed so as to overlap an end of the upper insulating layer 5 on the upper portion of the layer 9, and covers the n + a-Si layer 6. An inverted staggered transistor in which an aluminum (A1) layer as the metal layer 7 formed as described above is laminated.
そして、上部絶縁層5にて分割形成されたn-a-Si層9
と、n+a-Si層6と、金属層7とがドレイン電極11とソー
ス電極12とを形成している。Then, the na-Si layer 9 divided by the upper insulating layer 5
, N + a-Si layer 6 and metal layer 7 form drain electrode 11 and source electrode 12.
次に、本実施例の薄膜トランジスタの製造方法につい
て、第3図(a)〜(c)の製造プロセス断面説明図を
使って説明する。Next, a method of manufacturing the thin film transistor according to the present embodiment will be described with reference to FIGS. 3 (a) to 3 (c).
まず、基板1上にゲート電極2としてのクロム(Cr)
を約500Å程度の厚さで蒸着し、フォトリソ法により所
定の形状にパターニングしてゲート電極2のパターンを
形成する。First, chromium (Cr) as a gate electrode 2 on a substrate 1
Is deposited to a thickness of about 500 °, and is patterned into a predetermined shape by a photolithography method to form a pattern of the gate electrode 2.
次に、ゲート電極2の上に、下部絶縁層3としてSiNx
層を約3000Å程度の厚さで、半導体活性層としてi-a-Si
層4を約500Å程度の厚さで、p-a-Si層8を約50〜1000
Å程度の厚さで、上部絶縁層5としてSiNx層を約1500Å
程度の厚さで、この四層を着膜する。Next, on the gate electrode 2, SiNx is used as the lower insulating layer 3.
The thickness of the layer is about 3000mm.
The layer 4 is about 500 mm thick and the pa-Si layer 8 is about 50-1000
Approximately 1500 thick SiNx layer as upper insulating layer 5
These four layers are deposited to a thickness of about the same.
そして、ゲート電極2に対向するような形状で上部絶
縁層5のSiNxをパターニングして上部絶縁層5のパター
ンを形成する(第3図(a)参照)。Then, the SiNx of the upper insulating layer 5 is patterned so as to face the gate electrode 2 to form a pattern of the upper insulating layer 5 (see FIG. 3A).
次、オーミックコンタクト層のリン(P)を含むn+a-
Si層6を約1000Å程度の厚さで着膜する(第3図(b)
参照)。そして、アニールを施してn+a-Si層6と接触し
ているp-a-Si層8をn-a-Si層9に変化させる。これによ
り、n+a-Si層6からi-a-Si層4へ電子がn-a-Si層9を通
過することができるようになる。但し、上部絶縁層5の
下部部分のp-a-Si層8はn+a-Si層6と接触していないた
めにアニールによってもn-a-Siに変化せず、p-a-Si層8
として残ることになる。Next, n + a- containing phosphorus (P) of ohmic contact layer
The Si layer 6 is deposited to a thickness of about 1000 ° (FIG. 3 (b)
reference). Then, annealing is performed to change the pa-Si layer 8 in contact with the n + a-Si layer 6 into a na-Si layer 9. As a result, electrons can pass from the n + a-Si layer 6 to the ia-Si layer 4 through the na-Si layer 9. However, since the pa-Si layer 8 under the upper insulating layer 5 does not contact the n + a-Si layer 6, it does not change to na-Si by annealing, and the pa-Si layer 8 does not change.
Will remain as.
次に、n+a-Si層6、n-a-Si層9、i-a-Si層4をパター
ニングして、n+a-Si層6が上部絶縁層5の端部にオーバ
ーラップする形状となるパターンと、n-a-Si層9のパタ
ーン、i-a-Si層4のパターンを形成する(第3図(c)
参照)。Next, the n + a-Si layer 6, the na-Si layer 9, and the ia-Si layer 4 are patterned to form a pattern in which the n + a-Si layer 6 overlaps the edge of the upper insulating layer 5. And a pattern of the na-Si layer 9 and a pattern of the ia-Si layer 4 (FIG. 3C)
reference).
そして、全体を覆うようにアルミニウム(A1)をDCマ
グネトロンスパッタで約1μm程度の厚さに着膜し、分
割形成されたn+a-Si層6をそれぞれ覆うような形状にて
パターニングして、金属層7のパターンを形成し、ドレ
イン電極11とソース電極12を形成する。Then, aluminum (A1) is deposited to a thickness of about 1 μm by DC magnetron sputtering so as to cover the whole, and patterned in such a shape as to cover the divided n + a-Si layers 6 respectively. A pattern of the metal layer 7 is formed, and a drain electrode 11 and a source electrode 12 are formed.
以上のように、本実施例の薄膜トランジスタが製造さ
れる。As described above, the thin film transistor of this example is manufactured.
次に、本実施例の薄膜トランジスタにおける電流経路
を、第2図の薄膜トランジスタの部分的断面説明図を使
って説明する。Next, a current path in the thin film transistor of this embodiment will be described with reference to a partial cross-sectional view of the thin film transistor shown in FIG.
この場合、ソース電極12側のn+a-Si層6からn-a-Si層
9を通過してi-a-Si層4に入り込んだ電子(e-)は、p-
a-Si層8が存在するためにドレイン電極11のオーバーラ
ップ部分においても、p-a-Si層8には電子(e-)が入り
にくい状態となっており、上部絶縁層5の界面には到達
できず、上部絶縁層5のトラップに捕獲されることはな
い。In this case, the electrons (e − ) that have entered the ia-Si layer 4 from the n + a-Si layer 6 on the source electrode 12 side through the na-Si layer 9 are p-
The presence of the a-Si layer 8 makes it difficult for electrons (e − ) to enter the pa-Si layer 8 even at the overlapping portion of the drain electrode 11 and reaches the interface of the upper insulating layer 5. It cannot be trapped by the trap of the upper insulating layer 5.
i-a-Si層4とp-a-Si層8の界面準位密度は、SiNx層4
のそれよりも小さくできるため、従来の薄膜トランジス
タのように上部絶縁層5のトラップに電子が捕獲される
ことがなくなり、従来例よりも経時変化の小さい薄膜ト
ランジスタを得ることができる。The interface state density between the ia-Si layer 4 and the pa-Si layer 8 is
Therefore, unlike the conventional thin film transistor, electrons are not trapped in the trap of the upper insulating layer 5, and a thin film transistor having less change with time than the conventional example can be obtained.
ここで、p-a-Si層8の膜厚は、50〜1000Åである。p-
a-Si層8は、電子が上部絶縁層5の界面に入り込まない
ようにするためのものであるため、あまり薄い膜厚であ
ると、電子を通してしまうことになるし、あまり厚い膜
厚であると、アニール処理を行った時に、p-a-Si層8の
表面部分しかn-a-Si層9に変化させることができないの
で、50〜1000Åの膜厚が適当である。Here, the thickness of the pa-Si layer 8 is 50 to 1000 °. p-
Since the a-Si layer 8 is for preventing electrons from entering the interface of the upper insulating layer 5, if the film thickness is too small, electrons will pass through and the film thickness will be too large. Since only the surface portion of the pa-Si layer 8 can be changed to the na-Si layer 9 when the annealing process is performed, a film thickness of 50 to 1000 ° is appropriate.
本実施例の薄膜トランジスタによれば、i-a-Si層4と
上部絶縁層5とが接触する部分にp-a-Si層8を介在さ
せ、i-a-Si層4とn+a-Si層6とが接触する部分にn-a-Si
層9を介在させるようにしているので、ドレイン電極11
のオーバーラップ領域において界面準位密度の小さいi-
a-Si層4とp-a-Si層8の界面を電子が走ることにより、
上部絶縁層5の界面で電子が捕獲されず、経時変化の小
さな薄膜トランジスタとすることができる効果がある。According to the thin film transistor of the present embodiment, the pa-Si layer 8 is interposed at the portion where the ia-Si layer 4 and the upper insulating layer 5 are in contact, and the ia-Si layer 4 and the n + a-Si layer 6 are in contact with each other. Na-Si on the part
Since the layer 9 is interposed, the drain electrode 11
Low interface state density in the overlap region of
The electrons run at the interface between the a-Si layer 4 and the pa-Si layer 8,
Electrons are not captured at the interface of the upper insulating layer 5, and there is an effect that a thin film transistor with little change over time can be obtained.
(考案の効果) 本考案によれば、イントリンシックアモルファスシリ
コン(i-a-Si)層と上部絶縁層とが接触する部分にはp
型アモルファスシリコン(p-a-Si)層を介在させ、i-a-
Si層とn+アモルファスシリコン(n+a-Si)層とが接触す
る部分にはn型アモルファスシリコン(n-a-Si)層を介
在させるようにしているので、n+a-Si層からn-a-Si層を
通ってi-a-Si層中を走行する電子は、上部絶縁層の下部
に形成されたp-a-Si層のためにドレイン電極のオーバー
ラップ部分において上部絶縁層の界面には到達でぎず、
上部絶縁層中のトラップに捕獲されることがなく、薄膜
トランジスタの特性について経時変化を小さくでき、高
信頼の薄膜トランジスタとすることができる効果があ
る。(Effects of the Invention) According to the present invention, the portion where the intrinsic amorphous silicon (ia-Si) layer and the upper insulating layer are in contact with each other has p
Ia-type amorphous silicon (pa-Si) layer
Since an n-type amorphous silicon (na-Si) layer is interposed at a portion where the Si layer and the n + amorphous silicon (n + a-Si) layer are in contact, the n + a-Si layer Electrons traveling in the ia-Si layer through the Si layer cannot reach the interface of the upper insulating layer at the overlapping portion of the drain electrode because of the pa-Si layer formed under the upper insulating layer,
There is an effect that the characteristics of the thin film transistor can be less changed over time without being captured by traps in the upper insulating layer, and a highly reliable thin film transistor can be obtained.
第1図は、本考案に係る一実施例の薄膜トランジスタの
断面説明図、第2図は電子経路を説明するための薄膜ト
ランジスタの部分的断面説明図、第3図は(a)〜
(c)はの製造プロセス断面説明図、第4図は従来の薄
膜トランジスタの断面説明図、第5図は従来の電子経路
を説明するための薄膜トランジスタの部分的断面説明図
である。 1……基板 2……ゲート電極 3……下部絶縁層 4……イントリンシックアモルファスシリコン層 5……上部絶縁層 6……n+アモルファスシリコン層 7……金属層 8……p型アモルファスシリコン層 9……n型アモルファスシリコン層 11……ドレイン電極 12……ソース電極FIG. 1 is a cross-sectional view of a thin film transistor according to an embodiment of the present invention, FIG. 2 is a partial cross-sectional view of a thin film transistor for explaining an electron path, and FIGS.
(C) is a cross-sectional explanatory view of the manufacturing process, FIG. 4 is a cross-sectional explanatory view of a conventional thin film transistor, and FIG. 5 is a partial cross-sectional explanatory view of a conventional thin film transistor for explaining an electron path. DESCRIPTION OF SYMBOLS 1 ... Substrate 2 ... Gate electrode 3 ... Lower insulating layer 4 ... Intrinsic amorphous silicon layer 5 ... Upper insulating layer 6 ... n + amorphous silicon layer 7 ... Metal layer 8 ... p-type amorphous silicon layer 9 n-type amorphous silicon layer 11 drain electrode 12 source electrode
Claims (1)
被覆する下部絶縁層と、前記下部絶縁層を介して前記ゲ
ート電極上部に形成されたイントリンシックアモルファ
スシリコン層と、前記イントリンシックアモルファスシ
リコン層上部に形成された上部絶縁層と、前記上部絶縁
層を挟んで分割形成されたn+アモルファスシリコン層
と、前記n+アモルファスシリコン層を被覆する金属層と
を有する薄膜トランジスタにおいて、 前記イントリンシックアモルファスシリコン層と前記上
部絶縁層との境界にp型アモルファスシリコン層を設
け、前記イントリンシックアモルファスシリコン層と前
記n+アモルファスシリコン層との境界にn型アモルファ
スシリコン層を設けたことを特徴とする薄膜トランジス
タ。A gate electrode on a substrate; a lower insulating layer covering the gate electrode; an intrinsic amorphous silicon layer formed on the gate electrode via the lower insulating layer; A thin film transistor having an upper insulating layer formed above the layer, an n + amorphous silicon layer dividedly formed with the upper insulating layer interposed therebetween, and a metal layer covering the n + amorphous silicon layer, wherein the intrinsic amorphous A thin film transistor comprising: a p-type amorphous silicon layer provided at a boundary between a silicon layer and the upper insulating layer; and an n-type amorphous silicon layer provided at a boundary between the intrinsic amorphous silicon layer and the n + amorphous silicon layer. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7823990U JP2522832Y2 (en) | 1990-07-25 | 1990-07-25 | Thin film transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7823990U JP2522832Y2 (en) | 1990-07-25 | 1990-07-25 | Thin film transistor |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0436256U JPH0436256U (en) | 1992-03-26 |
JP2522832Y2 true JP2522832Y2 (en) | 1997-01-16 |
Family
ID=31621338
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7823990U Expired - Lifetime JP2522832Y2 (en) | 1990-07-25 | 1990-07-25 | Thin film transistor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2522832Y2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015005757A (en) * | 2009-02-13 | 2015-01-08 | 株式会社半導体エネルギー研究所 | Semiconductor device |
-
1990
- 1990-07-25 JP JP7823990U patent/JP2522832Y2/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015005757A (en) * | 2009-02-13 | 2015-01-08 | 株式会社半導体エネルギー研究所 | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JPH0436256U (en) | 1992-03-26 |
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