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JP2646829B2 - The high-voltage thin film transistor - Google Patents

The high-voltage thin film transistor

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JP2646829B2
JP2646829B2 JP27781090A JP27781090A JP2646829B2 JP 2646829 B2 JP2646829 B2 JP 2646829B2 JP 27781090 A JP27781090 A JP 27781090A JP 27781090 A JP27781090 A JP 27781090A JP 2646829 B2 JP2646829 B2 JP 2646829B2
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孝夫 友野
市郎 浅井
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【発明の詳細な説明】 (産業上の利用分野) 本発明は、プリンタヘッド、エレクトロルミネッセンスディスプレイ等の駆動用に利用される薄膜トランジスタに係り、特に高耐圧であってトランジスタ特性を向上させることができる高耐圧薄膜トランジスタに関する。 BACKGROUND OF THE INVENTION (FIELD OF THE INVENTION) The present invention, a printer head, relates to a thin film transistor to be used for driving such EL displays, it is possible to improve the transistor characteristics in particular high-voltage It relates to a high-voltage thin film transistor.

(従来の技術) 従来の高耐圧薄膜トランジスタの構成について、第6 The (prior art) of conventional high voltage thin film transistor structure, a sixth
図の従来の薄膜トランジスタの断面説明図を使って説明する。 Using a cross-sectional illustration of a conventional thin film transistor of FIG explained.

第6図に示すようにガラス等の基板1上にクロム(C Chromium on a substrate 1 made of glass or the like as shown in FIG. 6 (C
r)等で形成されたゲート電極2と、該ゲート電極2を被覆するシリコン窒化膜(SiNx)のゲート絶縁膜3と、 A gate electrode 2 formed by r) or the like, a gate insulating film 3 of silicon nitride film (SiNx) covering the gate electrode 2,
該ゲート絶縁膜3上に被着されたアモルファスシリコン(a−Si)の第1アモルファス半導体層4と、上記ゲート電極2部分の上部に設けられた第1アモルファス半導体層4を保護するためのSiNxのチャネル保護膜5と、上記第1アモルファス半導体活性層4上に設けられた高濃度の不純物が混入されたオーミックコンタクト用のn +アモルファスシリコン(n + a−Si)の第2アモルファス半導体層6と、該第2アモルファス半導体層6上に設けられるアルミニウム(Al)の配線用金属層8が上記第2アモルファス半導体層6へ拡散するのを防止するクロム(Cr)の拡散防止層7が形成され、チャネル保護膜5で分割形成された第2アモルファス半導体層6、拡散防止層7、配線用金属層8がそれぞれソース電極9、ドレイン電極10を構成しており、 SiNx for protecting the first amorphous semiconductor layer 4 of the gate insulating film 3 on the deposited is amorphous silicon (a-Si), a first amorphous semiconductor layer 4 provided on the upper portion of the gate electrode 2 parts a channel protective film 5, the second amorphous semiconductor layer of the n + amorphous silicon for ohmic contact high concentrations of impurities are mixed provided on the first amorphous semiconductor active layer 4 (n + a-Si) 6 When the diffusion preventing layer 7 of chromium (Cr) which wiring metal layer 8 of aluminum (Al) which is provided on the second amorphous semiconductor layer 6 can be prevented from diffusing into the second amorphous semiconductor layer 6 is formed , second amorphous semiconductor layer 6, the diffusion preventing layer 7, which is separately formed in the channel protective film 5, wiring metal layer 8 is a source electrode 9, respectively, constitute the drain electrode 10, 通常「逆スタガー型」と称されるものが知られている。 What is commonly referred to as "reverse stagger type" is known.

そして、ドレイン電極10に高い電圧が掛かる場合に対応して、ゲート電極2上部のチャネル領域(領域長L1) Then, in response to when a high voltage to the drain electrode 10 is applied, the gate electrode 2 above the channel region (region length L1)
に加えてゲート電極2とドレイン電極10の間にオフセット領域(領域長L2)を設けることによって抵抗を高め、 Enhanced resistance by providing an offset region (region length L2) between the gate electrode 2 and the drain electrode 10 in addition to,
高耐圧薄膜トランジスタとしていた。 It was a high-voltage thin film transistor.

(発明が解決しようとする課題) しかしながら、上記従来の高耐圧薄膜トランジスタでは、静電プロッター等のインバータとして300V以上の高電圧で駆動する高耐圧薄膜トランジスタについて、そのチャネル領域長L1とオフセット領域長L2の最適化が十分検討されておらず、高耐圧薄膜トランジスタの特性を更に向上させることができないとの問題点があった。 (Problems to be Solved) However, the above conventional high voltage thin film transistor, the high-voltage thin-film transistor for driving a high voltage as an inverter more than 300V electrostatic plotter or the like, of the channel region length L1 and the offset region length L2 optimization has not been sufficiently studied, there is a problem in that it is not possible to further improve the characteristics of the high voltage thin film transistor.

本発明は上記実情に鑑みて為されたもので、実用上30 The present invention has been made in view of the above, practically 30
0V〜500V駆動が可能な高耐圧薄膜トランジスタであって、チャネル領域長とオフセット領域長が最適化された高耐圧薄膜トランジスタを提供することを目的とする。 A high-voltage thin film transistor which can be 0V~500V driven, the channel region length and the offset region length and to provide a high breakdown voltage thin film transistor is optimized.

(課題を解決するための手段) 上記従来例の問題点を解決するための本発明は、基板上にゲート電極、ゲート絶縁膜、第1アモルファス半導体層、チャネル保護膜が形成され、前記チャネル保護膜を挟んでソース電極とドレイン電極としての第2アモルファス半導体層、拡散防止層、金属層が形成され、前記ソース電極側の前記チャネル保護膜の端部から前記ドレイン電極側の前記ゲート電極の端部までの領域をチャネル領域とし、前記ドレイン電極側の前記チャネル保護膜の端部から前記ドレイン電極側の前記ゲート電極の端部までの領域をオフセット領域とする高耐圧薄膜トランジスタにおいて、前記チャネル領域の領域長を14〜20μ The present invention for solving the above prior art problems (Means for Solving the Problems) includes a gate electrode, a gate insulating film on the substrate, a first amorphous semiconductor layer, a channel protective film is formed, the channel protection the second amorphous semiconductor layer serving as a source electrode and a drain electrode sandwiching the film, the diffusion preventing layer, the metal layer is formed, an end of the gate electrode of the drain electrode side from an end portion of the channel protective layer of the source electrode side the region up part as a channel region, in the high voltage thin film transistor to a region offset region from the end portion of the channel protective layer of the drain electrode side to the end portion of the gate electrode of the drain electrode side, of the channel region 14~20μ the region length
m、前記オフセット領域の領域長を20〜30μmとしたことを特徴としている。 m, is characterized by the area length of the offset region was 20 to 30 [mu] m.

(作用) 本発明によれば、ソース電極側のチャネル保護膜の端部からドレイン電極側のゲート電極の端部までの領域(チャネル領域)の領域長を14〜20μmとし、ドレイン電極側のチャネル保護膜の端部からドレイン電極側のゲート電極の端部までの領域(オフセット領域)の領域長を20〜30μmとして、チャネル領域長とオフセット領域長を最適化した高耐圧薄膜トランジスタとしているので、良好なトランジスタ特性を得ることができ、インバータのHIGH/LOW比を大きく取ることができる。 According to (action) the present invention, the region length is 14~20μm region from the end portion of the channel protective film of the source electrode side to an end portion of the gate electrode of the drain electrode side (channel region), the drain electrode side channel the area size of the region from the end portion to an end of the gate electrode of the drain electrode side of the protective film (offset regions) as 20 to 30 [mu] m, since a high-voltage thin film transistor with optimized channel region length and the offset region length, good a transistor characteristic can be obtained, it is possible to increase the inverter HIGH / LOW ratio.

(実施例) 本発明の一実施例について、図面を参照しながら説明する。 An example of (Example) The present invention will be described with reference to the drawings.

第1図は、本発明の一実施例に係る高耐圧薄膜トランジスタの断面説明図である。 FIG. 1 is a cross-sectional view of the high voltage thin film transistor according to an embodiment of the present invention. 第6図と同様の構成をとる部分については、同じ符号を付して説明する。 The parts take the same configuration as FIG. 6, are designated by the same reference numerals.

本実施例の高耐圧薄膜トランジスタは、第1図に示すように、ガラス等の基板1上にクロム(Cr)等で形成されたゲート電極2と、該ゲート電極2を被覆するシリコン窒化膜(SiNx)のゲート絶縁膜3と、該ゲート絶縁膜3上に被着されたアモルファスシリコン(a−Si)の第1アモルファス半導体層4と、上記ゲート電極2部分の上部に設けられた第1アモルファス半導体層4を保護するためのSiNxのチャネル保護膜5と、上記第1アモルファス半導体層4上に設けられた高濃度の不純物が混入されたオーミックコンタクト用のn +アモルファスシリコン(n + a−Si)の第2アモルファス半導体層6と、該第2 High-voltage thin film transistor of this embodiment, as shown in FIG. 1, a gate electrode 2 formed on the substrate 1 by a chromium (Cr) or the like such as glass, silicon nitride film covering the gate electrode 2 (SiNx a gate insulating film 3), a first amorphous semiconductor layer 4 deposited amorphous silicon on the gate insulating film 3 (a-Si), a first amorphous semiconductor provided on the upper portion of the gate electrode 2 parts a channel protective film 5 of SiNx for protecting the layer 4, n + amorphous silicon for ohmic contact high concentrations of impurities are mixed provided on the first amorphous semiconductor layer 4 (n + a-Si) a second amorphous semiconductor layer 6, the second
アモルファス半導体層6上に設けられるアルミニウム(Al)の配線用金属層8が上記第2アモルファス半導体層6へ拡散するのを防止するクロム(Cr)の拡散防止層7が形成され、チャネル保護膜5で分割形成された第2 Wiring metal layer 8 of aluminum is provided on the amorphous semiconductor layer 6 (Al) is the diffusion preventing layer 7 of chromium (Cr) to prevent diffusion into the second amorphous semiconductor layer 6 is formed, a channel protective film 5 second tHAT divided form
アモルファス半導体層6、拡散防止層7、配線用金属層8がそれぞれソース電極9、ドレイン電極10を構成しており、「逆スタガー型」となっている。 Amorphous semiconductor layer 6, the diffusion preventing layer 7, wiring metal layer 8 is a source electrode 9, respectively, constitute the drain electrode 10, it is "inverted staggered".

そして、ドレイン電極10に高い電圧がかかる場合に対応して、ゲート電極2上部のチャネル領域(領域長L1) Then, in response to when a high voltage to the drain electrode 10 such, the gate electrode 2 above the channel region (region length L1)
に加えて、ゲート電極2とドレイン電極10の間にオフセット領域(領域長L2)を設けることによって抵抗を高めて、高耐圧薄膜トランジスタとするものである。 In addition to, increasing the resistance by providing an offset region (region length L2) between the gate electrode 2 and the drain electrode 10, and a high-voltage thin-film transistor.

本実施例のチャネル領域とは、ソース電極9側のチャネル保護膜5の端部からドレイン電極10側のゲート電極2の端部までの領域をいい、オフセット領域とは、ドレイン電極10側のチャネル保護膜5の端部からドレイン電極10側のゲート電極2の端部までの領域をいう。 The channel region of this embodiment, refers to the region from the end of the channel protective film 5 of the source electrode 9 side to the end portion of the gate electrode 2 of the drain electrode 10 side, and the offset region, the drain electrode 10 side channel It refers to the region from the end portion of the protective film 5 to the end of the gate electrode 2 of the drain electrode 10 side.

次に、本実施例の高耐圧薄膜トランジスタの製造方法について説明する。 Next, a method for manufacturing a high breakdown voltage thin film transistor of this embodiment.

まず、ガラス等の基板1上に約500Å程度にCrを蒸着する。 First, depositing Cr to about 500Å on the substrate 1 of glass or the like. フォトリソプロセスを経てゲート電極2を形成する。 Through a photolithographic process to form a gate electrode 2. その上部にプラズマCVD(P−CVD)法によりゲート絶縁膜3としてSiNxを約3000Å程度、第1アモルファス半導体層4としてa−Siを約500Å程度、チャネル保護膜5としてのSiNxを約1500Å程度で連続着膜する。 The plasma CVD (P-CVD) method thereon about 3000Å ​​about a SiNx gate insulating film 3, about 500Å about the a-Si as the first amorphous semiconductor layer 4, at about 1500Å about the SiNx as the channel protective film 5 continuous wear to film.

この上部にレジストを塗布し、露光・現像してレジストパターンを形成し、当該レジストパターンに従ってチャネル保護膜5のパターンを形成する。 The upper resist is applied to, exposure and development to form a resist pattern to form a pattern of the channel protection film 5 in accordance with the resist pattern. この場合、チャネル領域長とオフセット領域を計算してチャネル保護膜 In this case, the channel protective film by calculating the channel region length and the offset region
25のサイズを決めるものとする。 It is assumed that determine the 25 size.

この上部に第2アモルファス半導体層6として、フォスフィンがドープされたn +アモルファスシリコン(n + a A second amorphous semiconductor layer 6 on the upper, phosphine-doped n + amorphous silicon (n + a
−Si)をP−CVD法により約1000Å程度着膜する。 -Si) to be about 1000Å-deposit by P-CVD method. この上部に拡散防止層7となるCrを約1500Å程度蒸着する。 The Cr as a diffusion preventing layer 7 on the upper deposited about 1500 Å.
その上にフォトレジストを塗布し、チャネル保護膜5の上部を開けるようにレジストパターンを形成し、拡散防止層7のCrと第2アモルファス半導体層6のn + a−Siのエッチングを行う。 A photoresist is applied thereon to form a resist pattern to open an upper portion of the channel protective film 5, to etch the Cr and n + a-Si of the second amorphous semiconductor layer 6 of the diffusion preventing layer 7.

その上に、アルミニウム(Al)の配線用金属層8をDC Thereon, a wiring metal layer 8 of aluminum (Al) DC
マグネトロンスパッタにより約1μm程度着膜し、その上にフォトレジストを塗布する。 And-deposit about 1μm by magnetron sputtering, a photoresist thereon. チャネル保護膜5の上部中央部を開けるように、上記配線用金属層8をフォトリソ工程とエッチング工程でパターンニングし、エッチングして、ドレイン電極10とソース電極9の形状を形成する。 To open the upper middle portion of the channel protective film 5, the wiring metal layer 8 is patterned by photolithography and etching processes, it is etched to form the shape of the drain electrode 10 and the source electrode 9.

このようにして、本実施例の高耐圧薄膜トランジスタが製造される。 Thus, a high-voltage thin film transistor of this embodiment can be manufactured.

次に、300V〜500Vの高電圧における高耐圧薄膜トランジスタにおけるチャネル領域長L1とオフセット領域長L2 Next, the channel region length of the high-voltage thin-film transistor in the high voltage 300V~500V L1 and the offset region length L2
の最適化について、第2図〜第5図を使って説明する。 Optimization of will be described with reference to FIG. 2-FIG. 5.

第2図は、ON、OFF電流値のL2依存性を示した図、ソース電極9とドレイン電極10の間に400Vの電圧を印加した場合に、オフセット領域長L2を可変とした時のゲート電極2の電圧(Vg)を20Vとした場合のON電流(I ON) FIG. 2, ON, shows the L2-dependent OFF current value, when the applied voltage was 400V between the source electrode 9 and the drain electrode 10, the gate electrode when the offset area length L2 variable 2 voltage ON current when the (Vg) was 20V (I ON)
の変化を第2図上部の折線に示し、ゲート電極2の電圧(Vg)を0Vとした場合のOFF電流(I OFF)の変化を第2 Shows the change in FIG. 2 upper part of the fold line, the second variation of the OFF current when the voltage of the gate electrode 2 (Vg) was 0V (I OFF)
図下部の点線に示している。 It is shown in dotted lines in FIG lower. 第2図では、チャネル領域長L1=17μm、チャネル幅W=352μmとしている。 In Figure 2, the channel region length L1 = 17 .mu.m, and a channel width W = 352μm.

第2図によると、オフセット領域長L2が20〜30μmを境として、それ以上になると、ON電流(I ON)が下降し、またL2が20μm以上になると、OFF電流(I OFF)が減少して一定となり、L2が20μm以下だと、OFF電流(I According to FIG. 2, as a border offset area length L2 is 20 to 30 [mu] m, becomes a greater and descends ON current (I ON), also when L2 is more than 20 [mu] m, OFF current (I OFF) is reduced becomes constant Te, L2 is when he 20μm or less, OFF current (I
OFF)が増加することがわかる。 It can be seen that the OFF) is increased. 従って、オフセット領域長L2を20〜30μmと設定するのが適当である。 Accordingly, it is appropriate to set the offset area length L2 and 20 to 30 [mu] m.

第3図は、ストレス後におけるトランジスタのON抵抗値(Rt)のL1依存性を示した図で、チャネル領域長L1を可変とした場合、高耐圧薄膜トランジスタのソース電極9とドレイン10の間に400Vの電圧を30分掛けて、トランジスタをOFF状態としてストレスを与えた後のトランジスタのON抵抗値(Rt)を示している。 Figure 3 is a diagram showing an L1 dependency of the ON resistance value of the transistor after the stress (Rt), when the channel region length L1 is variable, 400V between the source electrode 9 and the drain 10 of the high voltage thin film transistor by applying a voltage of 30 minutes indicates the ON resistance value of the transistor after stressed transistors as OFF state (Rt). 第3図では、オフセット領域長L2=25μm、チャネル幅W=352μmとしている。 In Figure 3, the offset area length L2 = 25 [mu] m, and a channel width W = 352μm.

第3図によると、チャネル領域長L1を長くすると、Rt According to Figure 3, increasing the channel region length L1, Rt
は減少して、17μm以上では小さく一定となることがわかる。 It can be seen that a small constant in the reduced, 17 .mu.m or more. 従って、ストレステストによりチャネル領域長L1 Therefore, the channel region length by stress tests L1
を17μm以上と設定するのが適当であるが、トランジスタの高密度化を考えるとチャネル領域長L1は、できる限り小さい方が好ましい。 The although it is appropriate to set the above 17 .mu.m, the channel region length L1 Considering the density of transistors smaller as possible it is preferable.

以上の説明より、最適値はチャネル領域長L1が17μ From the above description, the optimum value is the channel region length L1 is 17μ
m、オフセット領域長L2が25μmとなり、アロワンスを見込むと、L1が14〜20μm、L2が20〜30μmとなる。 m, the offset region length L2 is expected 25μm. Therefore, the allowances, L1 is 14~20Myuemu, L2 is 20 to 30 [mu] m.

チャネル領域長L1を17μm、オフセット領域長L2を25 A channel region length L1 17 .mu.m, the offset area length L2 25
μmと最適化した時のゲート電圧(Vg)・ドレイン電流(Ids)特性を示したのが第4図で、ゲート電圧(Vg) μm and optimized gate voltage when the (Vg) · drain current (Ids) characteristics in Figure 4 that shows a gate voltage (Vg)
を6V、10V、15Vとした時のドレイン電圧(Vds)・ドレイン電流(Ids)特性を示したのが第5図である。 The 6V, 10V, that showed drain voltage (Vds) · drain current (Ids) characteristics when a 15V is a fifth view.

第4図及び第5図から、デバイスのパラメータを最適化した高耐圧薄膜トランジスタは、良好なトランジスタ特性を示すことがわかる。 From FIGS. 4 and 5, the high-voltage thin film transistor with optimized parameters of the device, it can be seen that the good transistor characteristics.

また、この最適値を有する高耐圧薄膜トランジスタは、500Vまで動作させても、良好なトランジスタ特性を得ることができる。 The high-voltage thin film transistor having the optimum value, be operated to 500V, it is possible to obtain satisfactory transistor characteristics.

尚、本実施例の高耐圧薄膜トランジスタの構成は、 The configuration of the high-voltage thin film transistor of this embodiment,
「スタガー型」のトランジスタにも適用できる。 It can also be applied to the transistor of the "staggered".

本実施例によれば、実用上300V〜500Vの高電圧で駆動する高耐圧薄膜トランジスタのチャネル領域長L1を14〜 According to this embodiment, 14 to the channel region length L1 of the high voltage thin film transistor for driving a high voltage practically 300V~500V
20μm、オフセット領域長L2を20〜30μmと設定してチャネル領域長L1とオフセット領域長L2を最適化しているので、高耐圧状況において良好なトランジスタ特性を得ることができ、インバータのHIGH/LOW比を大きく取ることができる効果がある。 20 [mu] m, since the offset area length L2 is set to 20~30μm are optimized channel region length L1 and the offset region length L2, in the high voltage situations can obtain good transistor characteristics, the inverter HIGH / LOW ratio there is an effect that can take a large.

(発明の効果) 本発明によれば、ソース電極側のチャネル保護膜の端部からドレイン電極側のゲート電極の端部までの領域(チャネル領域)の領域長を14〜20μmとし、ドレイン電極側のチャネル保護膜の端部からドレイン電極側のゲート電極の端部までの領域(オフセット領域)の領域長を20〜30μmとして、チャネル領域長とオフセット領域長を最適化した高耐圧薄膜トランジスタとしているので、良好なトランジスタ特性を得ることができ、インバータのHIGH/LOW比を大きく取ることができる効果がある。 According to (Effect of the Invention) The present invention, the area length of a region (channel region) from the end of the channel protective film of the source electrode side to an end portion of the gate electrode of the drain electrode side is 14~20Myuemu, the drain electrode side as 20~30μm the area size of the region from the end of the channel protective film to the end portion of the gate electrode of the drain electrode side (offset regions), since the high-voltage thin film transistor with optimized channel region length and the offset region length , it is possible to obtain good transistor characteristics, there is an effect that it is possible to increase the inverter HIGH / LOW ratio.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1図は本発明の一実施例に係る高耐圧薄膜トランジスタの断面説明図、第2図はON、OFF電流値のL2依存性を示した図、第3図はストレス後におけるトランジスタの Figure 1 is cross-sectional view of a high-voltage thin film transistor according to an embodiment of the present invention, FIG. 2 ON, it shows the L2-dependent OFF current value, FIG. 3 is a transistor after stress
ON抵抗値(Rt)のL1依存性を示した図、第4図は最適化されたデバイスパラメータ値を用いた高耐圧薄膜トランジスタのゲート電圧・ドレイン電流特性を示した図、第5図は最適化されたデバイスパラメータ値を用いた高耐圧薄膜トランジスタのドレイン電圧・ドレイン電流特性を示した図、第6図は従来の高耐圧薄膜トランジスタの断面説明図である。 Shows the L1-dependent ON resistance (Rt), Fig. 4 shows a gate voltage-drain current characteristics of the high voltage thin film transistor using an optimized device parameter values ​​figure Figure 5 is optimized shows the drain voltage-drain current characteristics of the high voltage thin film transistor using the devices parameter values, Figure 6 is a sectional view of conventional high voltage thin film transistor. 1……基板 2……第1ゲート電極 3……ゲート絶縁膜 4……第1アモルファス半導体層 5……チャネル保護膜 6……第2アモルファス半導体層 7……拡散防止層 8……配線用金属層 9……ソース電極 10……ドレイン電極 1 ...... substrate 2 ...... first gate electrode 3 ...... gate insulating film 4 ...... first amorphous semiconductor layer 5 ...... channel protective film 6 ...... second amorphous semiconductor layer 7 ...... diffusion preventing layer 8 for ...... wiring metal layer 9 ...... source electrode 10 ...... drain electrode

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平2−83941(JP,A) 特開 昭63−226071(JP,A) 特開 昭58−115864(JP,A) 特開 昭63−221677(JP,A) 特開 平4−125970(JP,A) 特開 平4−154128(JP,A) ────────────────────────────────────────────────── ─── of the front page continued (56) reference Patent flat 2-83941 (JP, a) JP Akira 63-226071 (JP, a) JP Akira 58-115864 (JP, a) JP Akira 63- 221677 (JP, A) JP flat 4-125970 (JP, A) JP flat 4-154128 (JP, A)

Claims (1)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】基板上にゲート電極、ゲート絶縁膜、第1 1. A gate electrode on a substrate, a gate insulating film, first
    アモルファス半導体層、チャネル保護膜が形成され、前記チャネル保護膜を挟んでソース電極とドレイン電極としての第2アモルファス半導体層、拡散防止層、金属層が形成され、前記ソース電極側の前記チャネル保護膜の端部から前記ドレイン電極側の前記ゲート電極の端部までの領域をチャネル領域とし、前記ドレイン電極側の前記チャネル保護膜の端部から前記ドレイン電極側の前記ゲート電極の端部までの領域をオフセット領域とする高耐圧薄膜トランジスタにおいて、 前記チャネル領域の領域長を14〜20μm、前記オフセット領域の領域長を20〜30μmとしたことを特徴とする高耐圧薄膜トランジスタ。 Amorphous semiconductor layer, a channel protective film is formed, the second amorphous semiconductor layer serving as a source electrode and a drain electrode sandwiching the channel protective film, the diffusion preventing layer, the metal layer is formed, the channel protective layer of the source electrode side region of the region from end to end of the gate electrode of the drain electrode side as a channel region, from the end of the channel protective layer of the drain electrode side to the end portion of the gate electrode of the drain electrode side in the high voltage thin film transistor and the offset region, high-voltage thin-film transistor, characterized in that the area length of said channel region 14~20Myuemu, and the area length of said offset region and 20 to 30 [mu] m.
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