JPS62239579A - Manufacture of thin film transistor - Google Patents
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- 239000010409 thin film Substances 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims abstract description 7
- 238000004544 sputter deposition Methods 0.000 claims abstract description 5
- 239000010408 film Substances 0.000 claims description 44
- 238000010030 laminating Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims 1
- 239000004020 conductor Substances 0.000 description 9
- 239000002184 metal Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 239000012495 reaction gas Substances 0.000 description 3
- 229910004205 SiNX Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- VNNRSPGTAMTISX-UHFFFAOYSA-N chromium nickel Chemical compound [Cr].[Ni] VNNRSPGTAMTISX-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910001120 nichrome Inorganic materials 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000010025 steaming Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
Description
【発明の詳細な説明】
「技術分野」
本発明は、チャンネル部のセルフアライメントを可能に
した薄膜トランジスタの製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a method of manufacturing a thin film transistor that enables self-alignment of a channel portion.
「従来技術およびその問題点」
薄１１Ａ Ｉ−ランジスタ（ＴＰＴ）は、′上界効果ト
ランジスタ（ＦＥＴ）の一種で、絶縁性基板上に薄膜を
形成するだけで製造できるので、薄膜形成技術を用いて
大面積のパネル面に多数の素子を一度に形成できる利点
がある。特に、゛ｒ：導体層として水素化アモルファス
シリコン等のＳｉ系材料が採用されるようになってから
は、従来から欠点とされていたｌＵｇ現性、制御性、均
一性が数片できる可能性がでてきたため、積極的に研究
が始められている。"Prior art and its problems" A thin 11A I-transistor (TPT) is a type of top-field effect transistor (FET) and can be manufactured by simply forming a thin film on an insulating substrate, so it can be manufactured using thin film formation technology. This method has the advantage that a large number of elements can be formed on a large panel surface at once. In particular, since Si-based materials such as hydrogenated amorphous silicon have been adopted as the conductor layer, there is a possibility that the flexibility, controllability, and uniformity of lUg, which have traditionally been considered drawbacks, may be reduced. As a result, active research has begun.
１１９膜トランジスタの注ＩＩされている用途の一つと
して、液晶テレビなどにおけるスイ・ンチング素子が挙
げられる。すなわち、液晶テレビの画素電極の一つ一つ
に対応して薄膜トランジスタを形成し、これらの薄膜ト
ランジスタを介して各画素電極に電圧を印加する。いわ
ゆるアクティブマトリクスアドレス方式を採用すること
により、従来の単純７トリクスアドレス方式に比べてコ
ントラストや解像度を大幅に改善できるからである。One of the noted uses of the 119 film transistor is as a switching element in liquid crystal televisions and the like. That is, a thin film transistor is formed corresponding to each pixel electrode of a liquid crystal television, and a voltage is applied to each pixel electrode via these thin film transistors. This is because by adopting the so-called active matrix addressing method, contrast and resolution can be significantly improved compared to the conventional simple 7-trix addressing method.
薄＋１Ａトランジスタの一例として、逆スタガー構造の
ものを挙げれば、第５図に示すように、絶縁性基板１１
上にゲート電極１２）ゲート絶縁膜１３および半導体層
１４が順次積層され、この半導体層１４の上にソース電
極１５とドレイン電極１６とがチャンネル部１７を挾ん
で形成されることにより構成されている。この場合、半
導体層１４とソース電極１５およびドレイン心極１８と
の間に、いわゆるショットキ抵抗を少なくするために、
高ドーピング層１４ａを設ける場合もある。そして、ゲ
ート電Ｊ４ｉ１２に電圧を印加すると、１へ導体層１４
のゲート電極１２に近接した部分にキャリヤｅが形成さ
れ、このキャリヤ形成部を通ってドレイン電極１６から
ソース電極１５に電流が流れるようになっている。As an example of a thin +1A transistor, an inverted stagger structure is shown in FIG.
A gate electrode 12)) A gate insulating film 13 and a semiconductor layer 14 are sequentially laminated, and a source electrode 15 and a drain electrode 16 are formed on this semiconductor layer 14 with a channel portion 17 in between. . In this case, in order to reduce the so-called Schottky resistance between the semiconductor layer 14 and the source electrode 15 and drain core 18,
A highly doped layer 14a may also be provided. Then, when a voltage is applied to the gate voltage J4i12, the conductor layer 14
Carriers e are formed in a portion close to the gate electrode 12, and current flows from the drain electrode 16 to the source electrode 15 through this carrier formation portion.
これらの薄膜Ｉ・ランジスタにおいては、ゲート電極１
２とチャンネル部１７とを正確に位置合せすることがそ
の特性上極めて重要となる。この位置ずれの許容範囲は
、例えば数ｐｍ以下のオーダーであるため、フォトマス
クを用いた場合には１位置合せが極めて困難となる。In these thin film I transistors, the gate electrode 1
2 and the channel portion 17 is extremely important due to its characteristics. The permissible range of this positional shift is, for example, on the order of several pm or less, so when a photomask is used, it is extremely difficult to perform one positional alignment.
そこで、第６図に示すようなセルフアライメントを利用
した薄膜トランジスタ形成技術が提案されている。すな
わち、絶縁性基板ｌｌ上にゲート電極１２とゲート絶縁
膜１３と半導体層１４とを積層した後、この半導体層１
４上にポジ型のレジストを塗布する。そして、絶縁性基
板１１の背面側から光りを照射すると、ゲート電極１２
にさえぎられた部分のみが不溶性のレジスト１８となっ
て残る。この状態で、心安に応じて高ドーピング層１４
ａを形成した後、ソース、ドレイン電極を形成する金属
膜を積層し、リフトオフ法によりレジスト１８を除去す
ると、レジスト１８の部分の高ドーピング層および金属
膜が除去されてソース電極１５とドレイン電極１６とに
パターン化される。この場合、チャンネル部１７はレジ
スト１８が形成された部分となるので、ゲート電極１２
と正確に一致する。Therefore, a thin film transistor forming technique using self-alignment as shown in FIG. 6 has been proposed. That is, after laminating the gate electrode 12, the gate insulating film 13, and the semiconductor layer 14 on the insulating substrate 11, the semiconductor layer 1
4. Apply a positive resist on top. Then, when light is irradiated from the back side of the insulating substrate 11, the gate electrode 12
Only the blocked portion remains as insoluble resist 18. In this state, the highly doped layer 14 may be
After forming the metal film a, a metal film forming the source and drain electrodes is laminated, and the resist 18 is removed by a lift-off method.The highly doped layer and the metal film in the resist 18 portion are removed, and the source electrode 15 and the drain electrode 16 are removed. It is patterned into In this case, since the channel portion 17 is a portion where the resist 18 is formed, the gate electrode 12
matches exactly.
しかしながら、この薄膜トランジスタの製造方法におい
ては、絶縁性基板ｔｉの背面側から光りを照射し、洗浄
してゲート電極１２に対応する部分のレジスＩ・１８を
残して除去する際に、レジスト１８全部が除去されてし
まわないようにするため、洗浄は水洗程度の処理しかで
きない。このため、ゲート電極１２に対応する部分以外
のレジスト１８を完全に除去することが難しく、その上
からソース電極１５およびドレイン電極１６を構成する
金属膜を形成した場合に、゛Ｐ：導体層１４またはその
ヒの高ドーピング層＋４ａ と金属膜との接合がうまく
いかず、動作不良をおこしやすかった。このことはリフ
トオフ法における共通の問題点でもある。However, in this thin film transistor manufacturing method, when the insulating substrate ti is irradiated with light from the back side and removed by cleaning, leaving only the resist I 18 in the portion corresponding to the gate electrode 12, the entire resist 18 is removed. To prevent it from being removed, cleaning can only be done by rinsing with water. For this reason, it is difficult to completely remove the resist 18 other than the portion corresponding to the gate electrode 12, and when a metal film constituting the source electrode 15 and drain electrode 16 is formed thereon, ゛P: conductor layer 14 Alternatively, the bonding between the highly doped layer +4a and the metal film was not successful, and malfunctions were likely to occur. This is also a common problem in lift-off methods.
「発明の］°１的」
本発明の目的は、ト述したようなリフＩ・オフ法による
セルフアライメントの問題点に鑑み、リフトオフ法でな
い方法でセルフアライメントを可能にした薄膜トランジ
スタの製造方法を提供することにある。[Objective of the Invention] In view of the above-mentioned problems with self-alignment using the lift-off method, an object of the present invention is to provide a method for manufacturing a thin film transistor that enables self-alignment using a method other than the lift-off method. It's about doing.
「発明の構成」
本発明の薄膜トランジスタの製造方法は、第２図に示す
ように、絶縁性基板２１上にゲート電極２２を断面凸形
に形成し、第３図に示すように、その上にゲート絶縁膜
２３および半導体層２４を順次積層した後、バイアスス
パッタリング法により導電膜２８をその上面が平坦にな
るように積層し、等方性エツチングを行なって前記ゲー
ト電極２２の凸形部に対応する部分の前記半導体層２４
を露出させ、第１図に示すように、ソース電極２５およ
びドレイン電極２Ｂをパターン化することを特徴とする
。"Structure of the Invention" The method for manufacturing a thin film transistor of the present invention includes forming a gate electrode 22 with a convex cross section on an insulating substrate 21, as shown in FIG. After sequentially stacking the gate insulating film 23 and the semiconductor layer 24, a conductive film 28 is stacked using a bias sputtering method so that its upper surface is flat, and isotropic etching is performed to correspond to the convex portion of the gate electrode 22. The portion of the semiconductor layer 24
The feature is that the source electrode 25 and the drain electrode 2B are patterned as shown in FIG.
このように、本発明は、等方性エツチングを行なったと
きに半導体層の最初に露出する部分がゲート電極の凸形
部に対応する部分となることを利用して、セルフアライ
メントを１１目七にしたモノである。したがって、リフ
トオフ法のようなフォトリソを用いないので、半導体層
２４とソース電極２５およびドレイン電極２６との界面
にレジス；・残留物等が介在することはなく、歩留りを
向上させることができる。また、ゲート電極２２を凸形
とすることにより、ゲート電極２２の上方において、ゲ
ート電極２２の両側方向からソース電極２５およびドレ
イン′Ｉｌｉ極２６が入り込むような形状となり、ゲー
ト電極２２の幅よりもチャンネル部２７の幅の方が狭く
なる。このような構造とすると、ソース電極２５から半
導体層２４のゲート電極２２に近接した部分、さらに半
導体層２４のゲート電極２２に近接した部分からドレイ
ン電極２６にキャリヤが移動する際にその移動経路が短
くなるので、半導体層２４を通るキャリヤの移動抵抗が
小さくなり、素子の特性を向上させることができる。As described above, the present invention utilizes the fact that when isotropic etching is performed, the first exposed portion of the semiconductor layer corresponds to the convex portion of the gate electrode, and self-alignment is performed in the 11th direction. It's something I made. Therefore, since photolithography such as a lift-off method is not used, no resist, residue, etc. are present at the interfaces between the semiconductor layer 24 and the source electrode 25 and drain electrode 26, and the yield can be improved. Further, by making the gate electrode 22 convex, the shape is such that the source electrode 25 and the drain pole 26 enter from both sides of the gate electrode 22 above the gate electrode 22, and the width is wider than the width of the gate electrode 22. The width of the channel portion 27 is narrower. With this structure, when carriers move from the source electrode 25 to the portion of the semiconductor layer 24 close to the gate electrode 22 and further from the portion of the semiconductor layer 24 close to the gate electrode 22 to the drain electrode 26, the movement path is Since the length is short, the resistance to carrier movement through the semiconductor layer 24 is reduced, and the characteristics of the device can be improved.
本発明の好ましい態様によれば、前記ゲート電極２２は
、例えば第１図〜第４図に示すように、線幅の異なる二
層の導電膜２２ａ 、 ２２ｂを積層して形成される。According to a preferred embodiment of the present invention, the gate electrode 22 is formed by laminating two conductive films 22a and 22b having different line widths, as shown in FIGS. 1 to 4, for example.
これによれば、ゲート電極を容易に断Ｉｎｉ凸形に形成
することができる。さらに、ゲート１［１，極２２を二
層構造とすることにより、断線を防止する効果も得られ
る。According to this, the gate electrode can be easily formed into a convex shape. Furthermore, by forming the gate 1[1 and the pole 22 into a two-layer structure, an effect of preventing disconnection can also be obtained.
本発明のさらに好ましい態様によれば、を導体層２４の
上層部に高ドーピング層２４ａを形成した後、前記導電
膜２８を形成する。このように、高ドーピング層２４ａ
を設けることにより、いわニルショットキ抵抗を減少さ
せることができる。According to a further preferred embodiment of the present invention, the conductive film 28 is formed after the highly doped layer 24a is formed on the upper layer of the conductive layer 24. In this way, the highly doped layer 24a
By providing this, it is possible to reduce the Nirschottky resistance.
「発明の実施例」
第１図には本発明によって得られた薄膜トランジスタの
一例が示されており、第２図および第３図にはその製造
工程が示されている。以下、その工程に従って説明する
。"Embodiments of the Invention" FIG. 1 shows an example of a thin film transistor obtained by the present invention, and FIGS. 2 and 3 show the manufacturing process thereof. The process will be explained below.
■ゲート電極形成工程
第２図に示すように、透明ガラス板からなる絶縁性基板
２１上に導電ＩＩりを蒸看、スパッタなどの手段で全面
形成し、フォトエツチングを行なって第１の導電膜２２
ａを形成する。さらにその上に、同様な操作で導電膜を
全面形成し、フォトエツチングを行なって第２の導電膜
２２ｂを形成する。この場合、第１の導１模２２ａの線
幅よりも第２の導電膜２２ｂの線幅を広くすることによ
り、ゲー＋−’、ｖ、極２２極所２凸形をなすように形
成される。ゲート電極２２の材質は、以下のプロセスに
おいて溶融しないことが必要とされるので、ＭＯｌＣ「
、Ｗなどの高融点金属が好ましいが、Ｔｉ、ＡＩ、 Ｘ
ｉ、 ＮｉＣｒなども使用可能である。また、 ＩＴＯ
などの透明導電膜の使用も可能である。第１の導電膜２
２ａおよび第２の導電膜２２ｂの材質は同じでもよく、
異なっていてもよい。なお、第１の導電膜２２ａの厚さ
は１０００人程度１第２の導電膜２２ｂの厚さは５００
人程１が適ちである。■Gate electrode formation process As shown in FIG. 2, a conductive film is formed on the entire surface of an insulating substrate 21 made of a transparent glass plate by means such as steaming or sputtering, and then photoetched to form a first conductive film. 22
form a. Furthermore, a conductive film is formed on the entire surface by a similar operation, and photoetching is performed to form a second conductive film 22b. In this case, by making the line width of the second conductive film 22b wider than the line width of the first conductor 1 pattern 22a, it is formed to form a convex shape with two convex positions at the two poles. Ru. The material of the gate electrode 22 is required not to melt in the following process.
, W, and other high melting point metals are preferred, but Ti, AI, X
i, NiCr, etc. can also be used. Also, ITO
It is also possible to use transparent conductive films such as. First conductive film 2
2a and the second conductive film 22b may be made of the same material,
May be different. The thickness of the first conductive film 22a is approximately 1,000. The thickness of the second conductive film 22b is approximately 500.
Level 1 is appropriate.
■ゲート絶縁膜、半導体層形成工程第
３図に示すように、例えばプラズマＣｖＤを用いてゲー
ト絶縁膜２３、半導体層２４、高ドーピング層２４ａを
連続堆積させる。(2) Step of Forming Gate Insulating Film and Semiconductor Layer As shown in FIG. 3, a gate insulating film 23, a semiconductor layer 24, and a highly doped layer 24a are successively deposited using, for example, plasma CVD.
ゲート絶縁膜２３としては、例えばＳｉＮｘ （窒化シ
リコン）１１々、ｓｈｏ、（二酸化シリコン）膜などが
使用でき、特に高誘電率、高耐圧性で表面特性のよいＳ
ｉＮｘ膜が適している。ＳｉＮｘ膜は１反応ガスとし
て５ｉｌ１４＋ ＮＨ，１＋ Ｎ２を用いることにより
形成することができる。ゲート絶縁膜２３の厚さは２０
００人程度１適当である。As the gate insulating film 23, for example, SiNx (silicon nitride) 11, sho (silicon dioxide) film, etc. can be used, and in particular S, which has a high dielectric constant, high breakdown voltage, and good surface characteristics, can be used.
iNx membranes are suitable. The SiNx film can be formed by using 5il14+ NH and 1+ N2 as one reaction gas. The thickness of the gate insulating film 23 is 20
Approximately 1 is appropriate for about 00 people.
゛１′：導体層２４としては、例えば水素化アモルファ
スシリコン（ａ−Ｓｉ：Ｈ）などのＳｉ系材料が適して
いる。 ａ−Ｓｉ：Ｈは、反応ガスとして５ｉｌｌａ
＋ １１２を用いることにより形成できる。１Ｆ、導体
層２４の厚さは１０００人程度１第ちである。1': As the conductor layer 24, a Si-based material such as hydrogenated amorphous silicon (a-Si:H) is suitable. a-Si:H is 5illa as a reaction gas
+112. 1F, the thickness of the conductor layer 24 is about 1,000 people.
さらに、半導体層２４上に高ドーピング層２４ａを形成
してもよく、゛姓導体層２４として例えばａ−９ｉ：Ｈ
を用いた場合、高ドーピング層２４ａはｎ＋ａ−Ｓｉ：
）ｌとされる。 ｎ＋ａ−３ｉ：Ｈは、反応ガスとして
５ＡＩＬ ＋ ＰＨ３＋ＩＩ、を用いることにより形成
できる。高ドーピング層２４ａの厚さは！ｏｏ Ａ程度
が適当である。Further, a highly doped layer 24a may be formed on the semiconductor layer 24, for example, a-9i:H.
When using n+a-Si, the highly doped layer 24a is n+a-Si:
)l. n+a-3i:H can be formed by using 5AIL + PH3+II as a reaction gas. What is the thickness of the highly doped layer 24a? oo A grade is appropriate.
■導電膜形成工程
に記のように、半導体層２４、さらに必要に応じて高ド
ーピング層２４ａを形成した後、その−ヒに導′ＩＩｆ
Ｉ＆！ ２８をバイアススパッタリング法によりＬ面を
′Ｉ” Ｉｊｊ化させて形成する。導電膜２８としては
、例えばＡ１、ＮｉＣｒ、ＡＩ／Ｃｒ 、 ＡＩ／Ｔｉ
などの金属、さらにはＩＴＯなどの透明導電膜が採用さ
れる。そのｆＩＩさは、少なくとも全面が導電膜２８で
覆われる程度の厚ｙとすることが必要である。(2) As described in the conductive film formation process, after forming the semiconductor layer 24 and further the highly doped layer 24a as required,
I&! The conductive film 28 is formed by making the L plane 'I' Ijj by bias sputtering method.The conductive film 28 is made of, for example, A1, NiCr, AI/Cr, AI/Ti.
A transparent conductive film such as metals such as ITO or ITO is used. The thickness y needs to be such that at least the entire surface is covered with the conductive film 28.
■エツチング工程
第３図に示す状態で、導電膜２８を等方性エツチングす
る。等方性エンチングにより、半導体層２４または高ド
ーピング層２４ａの最初に露出する部分は、ゲー］・電
極２２の凸形に対応する部分となる。(2) Etching process In the state shown in FIG. 3, the conductive film 28 is isotropically etched. Due to the isotropic etching, the first exposed portion of the semiconductor layer 24 or the highly doped layer 24a becomes a portion corresponding to the convex shape of the electrode 22.
こうして、ゲート電極２２の上方に位置する部分の導電
膜２日が除去され、ソース電極２５とドレイン電極２６
とにパターン化され、それらの間にチャンネル部２７が
形成される。チャンネル部２７は、ゲート′「電極２２
の凸形部に対応して形成され、結果的にセルフアライメ
ントがなされる。In this way, the portion of the conductive film located above the gate electrode 22 is removed, and the source electrode 25 and drain electrode 26 are removed.
and a channel portion 27 is formed between them. The channel portion 27 is connected to the gate ′′ electrode 22
is formed corresponding to the convex portion of the surface, resulting in self-alignment.
なお、必要に応じて、これらの層の上に、パッシベーシ
ョン膜を形成してもよい。パッシベーション１１りは１
例えば５ｉＮｘｌ模をプラズマＣＶ［ｌにより形成すれ
ばよい。Note that a passivation film may be formed on these layers, if necessary. Passivation 11 Riwa 1
For example, a 5iNxl pattern may be formed using plasma CV[l.
７５４図には１本発明によって得られたｔ’＋１膜トラ
ンジスタの他の例が示されている。FIG. 754 shows another example of a t'+1 film transistor obtained according to the present invention.
この薄膜トランジスタでは、ゲート電極２２が。In this thin film transistor, the gate electrode 22 is.
第１の導゛Ｉに膜２２ａの上にそれよりも幅の狭い第２
の導電ｊ１り２２ｂを積層して、断面凸形に形成されて
いる。このように、ゲート電極２２を断面凸形にする方
法は種々の方法が採用可能である。また。On the first conductor I, a second conductor having a narrower width is placed on the membrane 22a.
The conductive conductors 22b are stacked to form a convex cross section. As described above, various methods can be used to make the gate electrode 22 convex in cross section. Also.
ゲート電極２２が段部を有さない山形の凸形とされても
よい。The gate electrode 22 may have a convex chevron shape without a step.
なお、本発明による薄膜トランジスタは、液晶ディスプ
レイ、薄１模εＬディスプレイ等のディスプレイ、イメ
ージセンサ、論理集積回路など各種用途に適用できる。Note that the thin film transistor according to the present invention can be applied to various uses such as liquid crystal displays, displays such as thin 1 mm εL displays, image sensors, and logic integrated circuits.
「発明の効果」
以上説明したように、本発明によれば、ゲート電極とチ
ャンネル部との整合に際し、フォトリソを使わずにセル
フアライメントが可能なので、半導体層または高ドーピ
ング層と、ソース電極および１ニレイン電極との接合面
がきれいに形成され。"Effects of the Invention" As explained above, according to the present invention, when aligning the gate electrode and the channel part, self-alignment is possible without using photolithography. The bonding surface with Nirein electrode is formed neatly.
歩留りが向上する。また、ゲート電極を凸形とすること
により、ゲート電極の上方において、ゲート電極の両側
方向からソース電極およびドレイン電極が入り込むよう
な形状となり、ゲート電極の幅よりもチャンネル部の幅
の方が狭くなる。このため、ソース′１ヒ極から半導体
層のゲート電極に近接した部分、さらに半導体層のゲー
ト電極に近接した部分からドレイン電極にキャリヤが移
動する際にその移動経路が短くなるので、半導体層を通
るキャリヤの移動抵抗が小さくなり、素子の特性を向上
させることができる。さらに、ゲート電極を二層構造と
して凸形にすることにより、断線防１１：の効果も得ら
れる。Yield is improved. In addition, by making the gate electrode convex, the source and drain electrodes are shaped above the gate electrode from both sides of the gate electrode, and the width of the channel part is narrower than the width of the gate electrode. Become. Therefore, when carriers move from the source '1 hypode to the part of the semiconductor layer close to the gate electrode, and further from the part of the semiconductor layer close to the gate electrode to the drain electrode, the movement path is shortened, so that the semiconductor layer The resistance to movement of passing carriers is reduced, and the characteristics of the device can be improved. Furthermore, by making the gate electrode have a two-layer structure and a convex shape, the effect of preventing disconnection 11 can also be obtained.
第１図は本発明によって得られた薄膜トランジスタの一
例を示す断面図、第２図、Ｔｈ’Ｓ３図は同薄膜トラン
ジスタの製造工、程を示す断面図、第４図は本発明によ
って得られた薄膜トランジスタの他の例を示す断面図、
第５図は従来のす；）膜トランジスタの一例を示す断面
図、第６図は従来の薄膜ｌ・ランジスタにおけるソース
、ドレイン電極の形成工程の一例を示す断面図である。
ＩＡ中、２１は絶縁性基板、２２はゲート電極、２２ａ
は第１の導電１１り、２２ｂは第２の導電膜、２３はゲ
ート１絶縁膜、２４は半導体層、２４ａは高ドーピング
層、２５はソース電極、２６はドレイン電極、２７はチ
ャンネル部、２日は導電ｎりである。
第５図
Ｒ
５第６図FIG. 1 is a cross-sectional view showing an example of a thin film transistor obtained by the present invention, FIG. 2 and Th'S3 are cross-sectional views showing the manufacturing process of the same thin film transistor, and FIG. 4 is a thin film transistor obtained by the present invention. A sectional view showing another example of
FIG. 5 is a sectional view showing an example of a conventional thin film transistor, and FIG. 6 is a sectional view showing an example of a process for forming source and drain electrodes in a conventional thin film transistor. In IA, 21 is an insulating substrate, 22 is a gate electrode, 22a
2 is the first conductive layer 11, 22b is the second conductive film, 23 is the gate 1 insulating film, 24 is the semiconductor layer, 24a is the highly doped layer, 25 is the source electrode, 26 is the drain electrode, 27 is the channel part, 2 The sun is conductive. Figure 5 R 5 Figure 6
Claims (3)
半導体層を順次積層し、この半導体層の上にソース電極
とドレイン電極とをチャンネル部を挾んで形成する薄膜
トランジスタの製造方法において、前記ゲート電極を断
面凸形に形成し、その上に前記ゲート絶縁膜および前記
半導体層を順次積層した後、バイアススパッタリング法
により導電膜をその上面が平坦になるように積層し、等
方性エッチングを行なって前記ゲート電極の凸形部に対
応する部分の前記半導体層を露出させ、前記ソース電極
および前記ドレイン電極をパターン化することを特徴と
する薄膜トランジスタの製造方法。(1) A method for manufacturing a thin film transistor in which a gate electrode, a gate insulating film, and a semiconductor layer are sequentially laminated on an insulating substrate, and a source electrode and a drain electrode are formed on this semiconductor layer with a channel portion in between. After forming an electrode with a convex cross section and sequentially stacking the gate insulating film and the semiconductor layer thereon, a conductive film is stacked using a bias sputtering method so that its upper surface is flat, and isotropic etching is performed. A method for manufacturing a thin film transistor, comprising: exposing a portion of the semiconductor layer corresponding to a convex portion of the gate electrode, and patterning the source electrode and the drain electrode.
層の導電膜を積層して前記ゲート電極を形成する薄膜ト
ランジスタの製造方法。(2) A method for manufacturing a thin film transistor according to claim 1, wherein the gate electrode is formed by laminating two conductive films having different line widths.
記半導体層の上層部に高ドーピング層を形成した後、前
記導電膜を形成する薄膜トランジスタの製造方法。(3) The method for manufacturing a thin film transistor according to claim 1 or 2, wherein the conductive film is formed after forming a highly doped layer in the upper layer of the semiconductor layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8299786A JPS62239579A (en) | 1986-04-10 | 1986-04-10 | Manufacture of thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8299786A JPS62239579A (en) | 1986-04-10 | 1986-04-10 | Manufacture of thin film transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62239579A true JPS62239579A (en) | 1987-10-20 |
Family
ID=13789860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8299786A Pending JPS62239579A (en) | 1986-04-10 | 1986-04-10 | Manufacture of thin film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62239579A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5010027A (en) * | 1990-03-21 | 1991-04-23 | General Electric Company | Method for fabricating a self-aligned thin-film transistor utilizing planarization and back-side photoresist exposure |
| JPH03505654A (en) * | 1989-04-27 | 1991-12-05 | ヒューズ・エアクラフト・カンパニー | Edge doping method for mesa structures of SOS and SOI devices |
| JPH04505830A (en) * | 1990-10-05 | 1992-10-08 | ゼネラル・エレクトリック・カンパニイ | Reliable control of source/drain-gate overlap in self-aligned TFTs using top-hat gate electrode format |
-
1986
- 1986-04-10 JP JP8299786A patent/JPS62239579A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03505654A (en) * | 1989-04-27 | 1991-12-05 | ヒューズ・エアクラフト・カンパニー | Edge doping method for mesa structures of SOS and SOI devices |
| US5010027A (en) * | 1990-03-21 | 1991-04-23 | General Electric Company | Method for fabricating a self-aligned thin-film transistor utilizing planarization and back-side photoresist exposure |
| JPH04505830A (en) * | 1990-10-05 | 1992-10-08 | ゼネラル・エレクトリック・カンパニイ | Reliable control of source/drain-gate overlap in self-aligned TFTs using top-hat gate electrode format |
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