JPS62239580A - Thin film transistor - Google Patents
Thin film transistorInfo
- Publication number
- JPS62239580A JPS62239580A JP61082998A JP8299886A JPS62239580A JP S62239580 A JPS62239580 A JP S62239580A JP 61082998 A JP61082998 A JP 61082998A JP 8299886 A JP8299886 A JP 8299886A JP S62239580 A JPS62239580 A JP S62239580A
- Authority
- JP
- Japan
- Prior art keywords
- metal film
- electrode
- gate electrode
- resist
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 title claims description 29
- 239000002184 metal Substances 0.000 claims abstract description 33
- 229910052751 metal Inorganic materials 0.000 claims abstract description 33
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000010408 film Substances 0.000 claims description 53
- 238000000034 method Methods 0.000 abstract description 20
- 239000004973 liquid crystal related substance Substances 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 8
- 239000004020 conductor Substances 0.000 description 8
- 239000000969 carrier Substances 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 206010011732 Cyst Diseases 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- VNNRSPGTAMTISX-UHFFFAOYSA-N chromium nickel Chemical compound [Cr].[Ni] VNNRSPGTAMTISX-UHFFFAOYSA-N 0.000 description 1
- 208000031513 cyst Diseases 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910001120 nichrome Inorganic materials 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Abstract
Description
【発明の詳細な説明】
「技術分野」
本発明は、チャンネル部のセルフアライメントを可能に
した薄膜トランジスタに関する。DETAILED DESCRIPTION OF THE INVENTION TECHNICAL FIELD The present invention relates to a thin film transistor whose channel portion can be self-aligned.
「従来技術およびその問題点」
薄膜トランジスタ（↑ＦＴ）は、電界効果トランジスタ
（ＦＥＴ）の一種で、絶縁性基板上に薄膜を形成するだ
けで製造できるので、薄膜形成技術を用いて大面積のパ
ネル面に多数の素子を一度に形成できる利点がある。特
に、半導体層として水素化アモルファスシリコン等のＳ
ｉ系材料が採用されるようになってからは、従来から欠
点とされていた再現性、制御性、均ゴ性が４蓋できる＋
＋（脂性がでてきたため、積極的に研究が始められてい
る。"Prior art and its problems" Thin film transistors (↑FT) are a type of field effect transistor (FET) and can be manufactured by simply forming a thin film on an insulating substrate. It has the advantage that many elements can be formed on a surface at once. In particular, S such as hydrogenated amorphous silicon is used as a semiconductor layer.
Since the adoption of i-based materials, reproducibility, controllability, and uniformity, which were traditionally considered disadvantages, have been improved.
+ (Since oiliness has appeared, active research has begun.
薄１１！２ ）ランジスタの注目されている用途の一つ
として、液晶テレビなどにおけるスイッチング素子が挙
げられる。すなわち、液晶テレビの画素゛心棒の一つ一
つに対応して薄膜トランジスタを形成し、これらの薄膜
トランジスタを介して各画素電極に電圧を印加する、い
わゆるアクティブマトリクスアドレス方式を採用するこ
とにより、従来の中線マトリクスアドレス方式に比べて
コントラストや解像度を大幅に改善できるからである。Thin 11!2) One of the applications that attract attention for transistors is as switching elements in liquid crystal televisions and the like. In other words, by adopting the so-called active matrix addressing method, in which a thin film transistor is formed corresponding to each pixel (center rod) of an LCD TV, and a voltage is applied to each pixel electrode via these thin film transistors, it is possible to This is because contrast and resolution can be significantly improved compared to the median matrix addressing method.
ｔ’、’ｊ ＩＩ！Ｊ ｌ−ランジスタの一例として、
逆スタガー構造のものを挙げれば、第１２図に示すよう
に、絶縁性基板ｌｌ上にゲート電極１２．ゲート絶縁膜
１３および半導体層１４が順次積層され、この半導体層
１４の上にソース電極１５とドレイン電極１６とがチャ
ンネル部１７を挾んで形成されることにより構成されて
いる。この場合、半導体層１４とソース電極１５および
ドレイン電極１６との間に、いわゆるショットキ抵抗を
少なくするために、高ドーピング層１４ａを設ける場合
もある。そして、ゲート電極１２に電圧を印加すると、
半導体層１４のゲート電極１２に近接した部分にキャリ
ヤｅが形成され、このキャリヤ形成部を通ってドレイン
電極１Ｂからソース電極１５に電流が流れるようになっ
ている。t','j II! As an example of a J l-transistor,
In an example of an inverted staggered structure, as shown in FIG. 12, a gate electrode 12. A gate insulating film 13 and a semiconductor layer 14 are sequentially laminated, and a source electrode 15 and a drain electrode 16 are formed on the semiconductor layer 14 with a channel portion 17 in between. In this case, a highly doped layer 14a may be provided between the semiconductor layer 14 and the source electrode 15 and drain electrode 16 in order to reduce so-called Schottky resistance. Then, when a voltage is applied to the gate electrode 12,
Carriers e are formed in a portion of the semiconductor layer 14 close to the gate electrode 12, and current flows from the drain electrode 1B to the source electrode 15 through this carrier formation portion.
これらの薄膜トランジスタにおいては、ケート電極１２
とチャンネル部１７とを正確に位置合せすることがその
特性上極めて重要となる。この位置ずれの許容範囲は、
例えばａｐｍ以下のオーダーであるため、フォトマスク
を用いた場合には、位置合せが極めて困難となる。In these thin film transistors, the gate electrode 12
Accurate alignment of the channel portion 17 and the channel portion 17 is extremely important due to its characteristics. The permissible range of this positional deviation is
For example, since it is on the order of apm or less, alignment is extremely difficult when using a photomask.
そこで、第１３図に示すようなセルフアライメントを利
用した薄膜トランジスタ形成技術が提案されている。す
なわち、絶縁性基板１１上にゲート電極１２とゲート絶
縁１１り１３とｔ導体層１４とを積層した後、このｔ導
体層１４上にポジ型のレジストを塗布する。そして、絶
縁性基板１１の背面側から光りを照射すると、ゲート電
極１２にぎえぎられた部分のみが不溶性のレジスト１８
となって残る。この状態で、必要に応じて高ドーピング
層１４ａを形成した後、ソース、ドレイン電極を形成す
る金属膜を積層し、リフトオフ法によりレジスト１８を
除去すると、レジスト１８の部分の高ドーピング層およ
び金属膜が除去されてソース電極１５とドレイン電極１
６とにパターン化される。この場合、チャンネル部１７
はレジスト１８が形成された部分となるので。Therefore, a thin film transistor forming technique using self-alignment as shown in FIG. 13 has been proposed. That is, after the gate electrode 12, the gate insulator 11, and the t-conductor layer 14 are laminated on the insulating substrate 11, a positive resist is applied onto the t-conductor layer 14. Then, when light is irradiated from the back side of the insulating substrate 11, only the part cut off by the gate electrode 12 is exposed to the insoluble resist 18.
It remains. In this state, after forming a highly doped layer 14a as necessary, metal films forming source and drain electrodes are laminated, and when the resist 18 is removed by a lift-off method, the highly doped layer 14a and the metal film in the resist 18 part are removed. is removed and the source electrode 15 and drain electrode 1 are removed.
It is patterned into 6. In this case, the channel section 17
This is the part where the resist 18 is formed.
ゲート電極１２と正確に一致する。It corresponds exactly to the gate electrode 12.
しかしながら、このようにして得られた薄膜トランジス
タにおいては、リフトオフ法によりレジスト上の金属膜
を除去したときにその周囲まで除去されてしまうので、
実際にはチャンネル部１７の幅がゲート電極１２よりも
広くなり、ソース電極１５およびドレイン電極１８とゲ
ート電極１２との距離がかなり離れる傾向があった。前
述したように、この６ＭＩＩＡ）ランジスタにおいては
、ゲート電極１２に電圧を印加したとき、半導体層！４
のゲート電極１２に近接した部分にキャリヤｅが形成さ
れるので、ソース電極１５から半導体層１４のゲート電
極１２に近接した部分へ至る過程、さらにそこからドレ
イン電極１６へ至る過程において、半導体層１４のキャ
リヤｅが少ない部分を通ってキャリヤｅを移動させなけ
ればならないので、その部分がかなりの抵抗となってい
る。そして、素子の特性を高めるためには、この抵抗を
できるだけ少なくすることが望まれている。However, in the thin film transistor obtained in this way, when the metal film on the resist is removed by the lift-off method, the surrounding area is also removed.
In reality, the width of the channel portion 17 was wider than the gate electrode 12, and the distance between the source electrode 15 and the drain electrode 18 and the gate electrode 12 tended to be quite large. As mentioned above, in this 6MIIA) transistor, when a voltage is applied to the gate electrode 12, the semiconductor layer! 4
Since carriers e are formed in a portion of the semiconductor layer 14 close to the gate electrode 12, in the process from the source electrode 15 to the portion of the semiconductor layer 14 close to the gate electrode 12, and from there to the drain electrode 16, Since the carrier e must be moved through a portion where there is less carrier e, this portion presents considerable resistance. In order to improve the characteristics of the element, it is desired to reduce this resistance as much as possible.
「発明の目的」
本発明の１」的は、上述したようなリフトオフ法による
セルフアライメントを適用した際に、ソース電極および
ドレイン電極と半導体層のキャリヤ形成部との間の抵抗
を少なくし、特性を向上させるようにした薄膜トランジ
スタを提供することにある。``Object of the Invention'' Object 1 of the present invention is to reduce the resistance between the source electrode and the drain electrode and the carrier formation part of the semiconductor layer when applying self-alignment by the lift-off method as described above, and to improve the characteristics. An object of the present invention is to provide a thin film transistor with improved performance.
「発明の構成」
本発明の薄膜トランジスタは１例えば第１図に示すよう
に、透明絶縁性基板２１上にゲート電極２２）ゲート絶
縁膜２３および半導体層２４が順次積層され、この半導
体層２４の上にソース電極２５とドレイン電極２６とが
チャンネル部２７を挾んで形成された構造をなし、前記
ゲート電極２２が金属膜２２ａとこの金属膜２２ａより
幅の広い透明導電膜２２ｂとから構成されていることを
特徴とする。また、本発明においては、前記半導体層２
４と前記ソース電極２５およびドレイン電極２６との界
面に高ドーピング層２４ａが形成されていてもよい。"Structure of the Invention" In the thin film transistor of the present invention, for example, as shown in FIG. A source electrode 25 and a drain electrode 26 are formed to sandwich a channel portion 27, and the gate electrode 22 is composed of a metal film 22a and a transparent conductive film 22b wider than the metal film 22a. It is characterized by Further, in the present invention, the semiconductor layer 2
A highly doped layer 24a may be formed at the interface between the source electrode 25 and the drain electrode 26.
本発明では、上記のように、ゲート電極２２が金属膜２
２ａとこの金属膜２２ａより幅の広い透明導電膜２２ｂ
とから構成されているので、ゲート電極２２の実質的な
幅は透明導電１模２２ｂの幅となる。そして、前述した
ようなリフトオフ法によるセルフアライメントを適用し
た場合、絶縁性基板２１の背面側から光を照射すると、
透明導電膜２２ｂが光を透過するため、レジストが残る
部分は金属膜２２ａに対応した部分となる。したがって
、チャンネル部２７の幅は、ゲート電極２２の実質的な
幅（すなわち透明導電膜２２ｂの幅）よりも狭くなり、
ソース電極１５およびトレイン電極１６と半導体層１４
のゲート電極１２に近接した部分との距離が短くなる。In the present invention, as described above, the gate electrode 22 is connected to the metal film 2.
2a and a transparent conductive film 22b wider than this metal film 22a.
Therefore, the substantial width of the gate electrode 22 is the width of the transparent conductive layer 22b. When self-alignment using the lift-off method as described above is applied, when light is irradiated from the back side of the insulating substrate 21,
Since the transparent conductive film 22b transmits light, the portion where the resist remains corresponds to the metal film 22a. Therefore, the width of the channel portion 27 is narrower than the substantial width of the gate electrode 22 (i.e., the width of the transparent conductive film 22b).
Source electrode 15 and train electrode 16 and semiconductor layer 14
The distance from the portion close to the gate electrode 12 becomes shorter.
このため、その部分をキャリヤが移動する際の抵抗が少
なくなり、素子の特性を向上させることができる。また
、水素化アモルファスシリコンなどの半導体を用いた場
合には、光が照射されるとキャリヤが形成されてキャリ
ヤの移動抵抗が小さくなる傾向がある。この薄膜トラン
ジスタを例えば液晶ディスプレイに応用した場合には、
多くの場合絶縁性基板２１の背面側からバックライトの
光が照射される。この光はゲート電極２２の透明導電膜
２２ｂを通過して、その部分の゛ｈ導体層２４を活性化
させ多量のキャリヤを形成する。その結果、ソース電極
２５およびドレイン電極２Ｂと半導体層１４のゲート電
極１２に近接した部分との間の抵抗がさらに小さくなり
、素子の特性がさらに向上する。さらに、ゲート電極を
二層構造としたことにより、断線防止の効果も得られる
。Therefore, the resistance when carriers move through that portion is reduced, and the characteristics of the device can be improved. Furthermore, when a semiconductor such as hydrogenated amorphous silicon is used, carriers are formed when irradiated with light, and the carrier movement resistance tends to decrease. For example, when this thin film transistor is applied to a liquid crystal display,
In many cases, backlight light is irradiated from the back side of the insulating substrate 21. This light passes through the transparent conductive film 22b of the gate electrode 22, activates the conductor layer 24 in that portion, and forms a large amount of carriers. As a result, the resistance between the source electrode 25 and drain electrode 2B and the portion of the semiconductor layer 14 close to the gate electrode 12 is further reduced, and the characteristics of the device are further improved. Furthermore, by forming the gate electrode into a two-layer structure, the effect of preventing disconnection can also be obtained.
なお、本発明の１ｔす膜トランジスタは、第１図に示し
たような逆スタガー構造に限定されるものではない。Note that the 1t film transistor of the present invention is not limited to the inverted staggered structure as shown in FIG.
「発明の実施例」
第２図ないし第１Ｏ図には、本発明の薄膜トランジスタ
を液晶ディスプレイに応用した場合の実施例がその製造
工程に従って示されている。以下。"Embodiments of the Invention" FIGS. 2 to 1O show embodiments in which the thin film transistor of the present invention is applied to a liquid crystal display according to its manufacturing process. below.
その工程に従って説明する。The process will be explained below.
■メタルグー１・形成工程
第２図に示すように、透明ガラス板からなる絶縁性基板
２１上に金属膜を蒸着、スパッタなどの手段で全面形成
し、フォトエツチングを行なってゲート電極２２の金属
膜２２ａを形成する。金属膜２２ａの材質は、以下のプ
ロセスにおいて溶融しないことが必要とされるので、
Ｍｏ、 Ｃｒ、 Ｗなどの高融点金Ｊｆｆｌが好ましい
が、 Ｔｉ、 ＡＩ、 Ｎｉ、 ＮｉＣｒなども使用可
能である。また、金属膜２２ａの厚さは１０００人程度
１適当である。■Metal Goo 1 Formation Process As shown in Figure 2, a metal film is formed on the entire surface of the insulating substrate 21 made of a transparent glass plate by means such as vapor deposition or sputtering, and photoetching is performed to form the metal film of the gate electrode 22. 22a is formed. Since the material of the metal film 22a is required not to melt in the following process,
High melting point gold Jffl such as Mo, Cr, and W is preferred, but Ti, AI, Ni, NiCr, and the like can also be used. Further, the thickness of the metal film 22a is suitable for about 1000 people.
■透明導電膜形成工程
第３図に示すように、ＩＴＯなどからなる透明導電膜を
蒸着、スパッタなどの手段により全面形成し、フォトエ
ツチングを行なってゲート電極２２の透明導電膜２２ｂ
を形成する。ｉｆｉ明導電導電膜２２ｂ属膜２２ａより
も広い幅を有し、金属膜２２ａの上に形成される。なお
、このとき同時に液晶ディスプレイの画素電極３１が形
成される。透明導電膜の厚さは５００人程１が適当であ
る。■Transparent conductive film forming process As shown in FIG. 3, a transparent conductive film made of ITO or the like is formed on the entire surface by means such as vapor deposition or sputtering, and photoetching is performed to form the transparent conductive film 22b of the gate electrode 22.
form. ifi brightly conductive conductive film 22b has a wider width than the metal film 22a and is formed on the metal film 22a. Note that at this time, the pixel electrode 31 of the liquid crystal display is formed at the same time. The appropriate thickness of the transparent conductive film is about 500 mm.
■ゲート絶縁１１！２）半導体層形成工程第４図に示す
ように、例えばプラズマＣＶＤを用いてゲート絶縁膜２
３、半導体層２４、高ドーピング層２４ａをｉ！Ｉ！続
堆積させる。■Gate insulation 11! 2) Semiconductor layer forming process As shown in Figure 4, gate insulation film 2 is formed using plasma CVD, for example.
3. I! the semiconductor layer 24 and the highly doped layer 24a. I! Continue to deposit.
ゲー！・絶縁膜２３としては、例えばＳｉＮｘ （窒化
シリコン）膜、ＳｉＱ□（二酸化シリコン）１１りなど
が使用でき、特に高誘電率、高耐圧性で表面特性のよい
ＳｉＮｘ膜が適している。 Ｓ：Ｎｘ膜は、反応ガスと
して５ｉｌｌ、 ＋ＮＨ，＋ Ｎ２を用いることにより
形成することができる。ゲート絶縁膜２３の厚さは２０
００人程度１適当である。Game! - As the insulating film 23, for example, a SiNx (silicon nitride) film, a SiQ□ (silicon dioxide) film, etc. can be used, and an SiNx film with a high dielectric constant, high breakdown voltage, and good surface characteristics is particularly suitable. The S:Nx film can be formed by using 5ill, +NH, +N2 as reaction gases. The thickness of the gate insulating film 23 is 20
Approximately 1 is appropriate for about 00 people.
゛Ｐ：導体層２４としては、例えば水素化アモルファス
シリコン（ａ−９ｉ：Ｈ）などの８１系材料が適してい
る。 ａ−３ｉ：Ｈは１反応ガスとしてＳ ｉ Ｈ，＋
Ｈ，を用いることにより形成できる。゛ｈ導体層２４
の厚さはｔｏｏ。゛P: For the conductor layer 24, an 81-series material such as hydrogenated amorphous silicon (a-9i:H) is suitable. a-3i: H is 1 reaction gas S i H, +
It can be formed by using H.゛h conductor layer 24
The thickness is too.
へ程度が適当である。The degree is appropriate.
さらに、゛ト導体層２４上に高ドーピング層２４ａを形
成してもよく、半導体層２４として例えばａ−Ｓｉ：Ｈ
を用いた場合、高ドーピング層２４ａはｎ＋ａ−３ｉ：
Ｈとされる。 ｎ＋ａ−９ｉ：Ｈは、反応ガスとして５
ｉ１１． ＋ ＰＨ３＋１１２を用いることにより形成
できる。高ドーピング層２４ａの厚さは１００人程１が
適当である。Further, a highly doped layer 24a may be formed on the semiconductor layer 24, for example, a-Si:H
is used, the highly doped layer 24a is n+a-3i:
It is considered H. n+a-9i:H is 5 as a reaction gas
i11. + It can be formed by using PH3+112. The thickness of the highly doped layer 24a is suitably about 100 mm.
■コンタク！・ホール形成工程
第５図に示すように、全面にポジ型のレジスト３２を形
成した後、マスク３３を被せて露光し、フォトエツチン
グを行なってコンタクトホール３４を形成する。■Contact! -Hole Formation Step As shown in FIG. 5, after forming a positive resist 32 on the entire surface, a mask 33 is placed on the resist 32, exposure is performed, and photoetching is performed to form a contact hole 34.
（５）ソース、ドレイン電極形成工程
第６図に示すように、再び全面にポジ型のレジストを塗
布し、画素電極３１を覆うマスク３５を配置した後、絶
縁性基板２１の背面側から光りを照射する。そして、水
洗することにより、ゲート゛市極２２の金属膜２２ａに
対応する部分および画素電極３１に対応する部分にのみ
レジスト３６が残る。(5) Source and drain electrode formation process As shown in FIG. 6, after applying a positive resist to the entire surface again and placing a mask 35 covering the pixel electrode 31, light is emitted from the back side of the insulating substrate 21. irradiate. Then, by washing with water, the resist 36 remains only in the portions of the gate electrode 22 corresponding to the metal film 22a and the portions corresponding to the pixel electrodes 31.
次に、第７図に示すように、１／シスト３６の上から全
面に金属膜３７を蒸着、スパッタ等の手段で形成し、ア
セトン、ハクリ液などを用いてレジスト３６を除去する
。その結果、リフトオフ法により、レジスト３６上の金
属膜３７は一緒に除去され、第８図に示すように、ソー
ス電極２５およびドレイン電極２６が形成される。ソー
ス電極２５およびドレイン電極２６の間はチャンネル部
２７となり、このチャンネル部２７はゲート電極２２の
金属膜２２ａに対応した位置に設けられる。このように
してゲート電極２２とチャンネル部２７との位置合せが
自動的になされる。ソース電極２５およびドレイン電極
２６の金属としては、例えばＡ！、旧Ｏｒ、 ＡＩ／Ｃ
ｒ 、ＡＩ／Ｔｉなどが採用される。例えばＡＩ／Ｔｉ
を用いる場合、Ａ１層の厚さが３０００人、Ｔｉ層の厚
さが１００人程１となるようにすることが好ましい。Next, as shown in FIG. 7, a metal film 37 is formed over the entire surface of the 1/cyst 36 by means such as vapor deposition or sputtering, and the resist 36 is removed using acetone, a peeling solution, or the like. As a result, the metal film 37 on the resist 36 is removed together with the lift-off method, and a source electrode 25 and a drain electrode 26 are formed as shown in FIG. A channel portion 27 is formed between the source electrode 25 and the drain electrode 26, and this channel portion 27 is provided at a position corresponding to the metal film 22a of the gate electrode 22. In this way, the gate electrode 22 and the channel portion 27 are automatically aligned. As the metal of the source electrode 25 and the drain electrode 26, for example, A! , old Or, AI/C
r, AI/Ti, etc. are adopted. For example, AI/Ti
When using, it is preferable that the thickness of the A1 layer is about 3000 mm, and the thickness of the Ti layer is about 100 mm.
■チャンネル部品ドーピング層除去工程第８図に示すよ
うに、チャンネル部２７の高ドーピング層２４ａを反応
性イオンエツチングなどの方法により除去する。このと
きソース電極２５およびドレイン電極２６はマスクの役
目を果す。(2) Channel component doping layer removal step As shown in FIG. 8, the highly doped layer 24a of the channel portion 27 is removed by a method such as reactive ion etching. At this time, the source electrode 25 and the drain electrode 26 serve as a mask.
これらの工程により、薄膜トランジスタが形成されるが
、この後、第１０図に示すように、画素電極３１上のゲ
ート絶縁膜２３、半導体層２４を除去する。さらに、必
要に応じて、薄膜トランジスタ形成部にパッシベーショ
ン膜を形成する。パッシベーションｎりは、例えばＳｉ
Ｎｘ膜をプラズマＣｖＯにより形成すればよい。Through these steps, a thin film transistor is formed, and then, as shown in FIG. 10, the gate insulating film 23 and semiconductor layer 24 on the pixel electrode 31 are removed. Furthermore, if necessary, a passivation film is formed in the thin film transistor formation area. Passivation is, for example, Si
The Nx film may be formed using plasma CvO.
第１１図には、この薄膜トランジスタを用いた液晶ディ
スプレイの回路が示されている０図において、Ｇはゲー
ト電極配線ライン、Ｄはドレイン電極配線ライン、Ｔは
薄膜トランジスタ、Ｓはソース電極ライン、ＬＣは液晶
である。したがって、ドレイン電極配線ラインＤからの
電流は、ゲート電極配線ラインＧに電圧が印加されてい
るときのみ、ソース電極ラインＳに流れ、液晶しＣに電
圧を印加して所定の表示を行なうことになる。このよう
に薄膜トランジスタＴを介して各画素３１に電圧を印加
することにより、所望の画素３１による表示を誤動作な
く選択的に行なうことができ、それによってコントラス
トおよび解像度を飛躍的に高めることができる。In Figure 11, a circuit of a liquid crystal display using this thin film transistor is shown. In Figure 0, G is a gate electrode wiring line, D is a drain electrode wiring line, T is a thin film transistor, S is a source electrode line, and LC is a It is a liquid crystal. Therefore, the current from the drain electrode wiring line D flows to the source electrode line S only when a voltage is applied to the gate electrode wiring line G, and a voltage is applied to the liquid crystal C to perform a predetermined display. Become. By applying voltage to each pixel 31 through the thin film transistor T in this manner, display by the desired pixel 31 can be performed selectively without malfunction, thereby dramatically increasing contrast and resolution.
また、この薄膜トランジスタでは、ゲート電極２２に電
圧が印加されたとき、半導体層２４のゲート電極２２に
近接した部分にキャリヤが形成され、ソース電極２５か
らドレイン電極２６へのキャリヤの移動は、第１０図中
矢印Ｐで示す経路を通ってなされることになる。この場
合、チャンネル部２７がゲート電極２２の実質的な幅（
透明導電膜２２ｂの幅）よりも狭くなっているので、ソ
ース電極２５から半導体層２４のキャリヤ形成部に至る
距離および半導体層２４のキャリヤ形成部からドレイン
電極２Ｂに至る距離が短くなり、キャリヤの移動経路Ｐ
における導通抵抗が小さくなる。さらに、絶縁性基板２
１の背面側からバックライトの光を照射したとき、その
光は透明導゛准膜２２ｂを透過して゛ト導体層２４のそ
れと対応した部分Ａを活性化するので、キャリヤの移動
経路Ｐにおける導通抵抗がさらに小さくなる。このため
、良好な特性を得ることができる。Further, in this thin film transistor, when a voltage is applied to the gate electrode 22, carriers are formed in a portion of the semiconductor layer 24 close to the gate electrode 22, and the movement of carriers from the source electrode 25 to the drain electrode 26 is This is done through the route indicated by arrow P in the figure. In this case, the channel portion 27 has a substantial width (
Since the width of the transparent conductive film 22b is narrower than the width of the transparent conductive film 22b, the distance from the source electrode 25 to the carrier formation part of the semiconductor layer 24 and the distance from the carrier formation part of the semiconductor layer 24 to the drain electrode 2B are shortened, and the carrier Travel route P
The conduction resistance at is reduced. Furthermore, the insulating substrate 2
When backlight light is irradiated from the back side of the carrier layer 1, the light passes through the transparent conductor layer 22b and activates the corresponding portion A of the conductor layer 24, thereby preventing conduction in the carrier movement path P. The resistance becomes even smaller. Therefore, good characteristics can be obtained.
なお、」二記実施例では、金属膜２２ａの上に透明導電
１１々２２ｂが形成されているが、透明導′ＦＸ、膜２
２ｂの上に金属膜２２ａが形成されていてもよい。In the second embodiment, the transparent conductors 11 and 22b are formed on the metal film 22a.
A metal film 22a may be formed on 2b.
なお、本発明による薄膜トランジスタは、液晶ディスプ
レイのみでなく、薄膜ＥＬディスプレイ等の他のディス
プレイ、イメージセンサ、論理集積回路など各種用途に
適用できる。Note that the thin film transistor according to the present invention can be applied not only to liquid crystal displays but also to other displays such as thin film EL displays, image sensors, logic integrated circuits, and various other uses.
「発明の効果」
以上説明したように、本発明によれば、ゲート電極を金
属膜とこの金属膜よりも幅の広い透明導電膜とで構成し
たので、リフトオフ法によるセルフアライメントを採用
したとき、チャンネル部の幅をゲート電極の幅よりも狭
くすることができ。"Effects of the Invention" As explained above, according to the present invention, since the gate electrode is composed of a metal film and a transparent conductive film wider than the metal film, when self-alignment using the lift-off method is adopted, The width of the channel part can be made narrower than the width of the gate electrode.
それによりキャリヤの移動抵抗を小さくして特性を数片
することができる。さらに、ゲート電極を二層構造とし
たことにより、断線防止の効果も得られる。This makes it possible to reduce the carrier movement resistance and improve the characteristics. Furthermore, by forming the gate electrode into a two-layer structure, the effect of preventing disconnection can also be obtained.
第１図は本発明による薄膜トランジスタの−例を示す断
面図、第２図、第３図、第４図、第５図、第６図、第７
図、第８図、第９図および第１０図は本発明の薄１模ト
ランジスタを液晶ディスプレイに応用した場合の実施例
をその製造工程に従って示す断面図、第１１図は同薄膜
トランジスタを採用した液晶ディスプレイの部分回路図
、第１２図は従来の薄膜トランジスタの一例を示す断面
図、第１３図は従来の薄膜トランジスタにおけるソース
、ドレイン電極の形成工程の一例を示す断面図である。
図中、２１は絶縁性基板、２２はゲート電極、２２ａは
金属膜、２２ｂは透明導電膜、２３はゲート絶縁１１り
、２４は半導体層、２４ａは高ドーピング層、２５はソ
ース電極、２６はドレイン電極、２７はチャンネル部で
ある。
第 ２ 図
２２ 第５図
零 ６ 図
２２ 筆 ８Ｃ！１
Ｄ、Ｄ Ｄ
第１１ 図
第１２図
第１３図FIG. 1 is a sectional view showing an example of a thin film transistor according to the present invention, FIGS. 2, 3, 4, 5, 6, and 7.
8, 9, and 10 are cross-sectional views showing examples of the thin film transistor of the present invention applied to a liquid crystal display according to the manufacturing process, and FIG. 11 is a liquid crystal display using the same thin film transistor. A partial circuit diagram of a display, FIG. 12 is a sectional view showing an example of a conventional thin film transistor, and FIG. 13 is a sectional view showing an example of a process for forming source and drain electrodes in a conventional thin film transistor. In the figure, 21 is an insulating substrate, 22 is a gate electrode, 22a is a metal film, 22b is a transparent conductive film, 23 is a gate insulator 11, 24 is a semiconductor layer, 24a is a highly doped layer, 25 is a source electrode, and 26 is a The drain electrode 27 is a channel portion. 2nd Figure 22 5th Figure Zero 6 Figure 22 Brush 8C! 1 D, D D Fig. 11 Fig. 12 Fig. 13
Claims (2)
半導体層が順次積層され、この半導体層の上にソース電
極とドレイン電極とがチャンネル部を挾んで形成された
薄膜トランジスタにおいて、前記ゲート電極が金属膜と
この金属膜より幅の広い透明導電膜とから構成されてい
ることを特徴とする薄膜トランジスタ。(1) In a thin film transistor in which a gate electrode, a gate insulating film, and a semiconductor layer are sequentially laminated on an insulating substrate, and a source electrode and a drain electrode are formed on this semiconductor layer with a channel portion sandwiched therebetween, the gate electrode is A thin film transistor comprising a metal film and a transparent conductive film wider than the metal film.
前記ソース電極およびドレイン電極との界面には高ドー
ピング層が形成されている薄膜トランジスタ。(2) The thin film transistor according to claim 1, wherein a highly doped layer is formed at an interface between the semiconductor layer and the source and drain electrodes.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8299886A JPH0685440B2 (en) | 1986-04-10 | 1986-04-10 | Thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8299886A JPH0685440B2 (en) | 1986-04-10 | 1986-04-10 | Thin film transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62239580A true JPS62239580A (en) | 1987-10-20 |
| JPH0685440B2 JPH0685440B2 (en) | 1994-10-26 |
Family
ID=13789889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8299886A Expired - Lifetime JPH0685440B2 (en) | 1986-04-10 | 1986-04-10 | Thin film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685440B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02235027A (en) * | 1989-03-09 | 1990-09-18 | Matsushita Electric Ind Co Ltd | Active matrix array substrate and production thereof |
| US5146301A (en) * | 1987-10-15 | 1992-09-08 | Sharp Kabushiki Kaisha | Terminal electrode structure of a liquid crystal panel display |
| US5156986A (en) * | 1990-10-05 | 1992-10-20 | General Electric Company | Positive control of the source/drain-gate overlap in self-aligned TFTS via a top hat gate electrode configuration |
| US5320973A (en) * | 1986-07-11 | 1994-06-14 | Fuji Xerox Co., Ltd. | Method of fabricating a thin-film transistor and wiring matrix device |
| JP2003043522A (en) * | 2001-08-02 | 2003-02-13 | Sony Corp | Reflection type liquid crystal display device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6129820A (en) * | 1984-07-23 | 1986-02-10 | Seiko Instr & Electronics Ltd | Substrate for active matrix display device |
-
1986
- 1986-04-10 JP JP8299886A patent/JPH0685440B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6129820A (en) * | 1984-07-23 | 1986-02-10 | Seiko Instr & Electronics Ltd | Substrate for active matrix display device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5320973A (en) * | 1986-07-11 | 1994-06-14 | Fuji Xerox Co., Ltd. | Method of fabricating a thin-film transistor and wiring matrix device |
| US5146301A (en) * | 1987-10-15 | 1992-09-08 | Sharp Kabushiki Kaisha | Terminal electrode structure of a liquid crystal panel display |
| JPH02235027A (en) * | 1989-03-09 | 1990-09-18 | Matsushita Electric Ind Co Ltd | Active matrix array substrate and production thereof |
| US5156986A (en) * | 1990-10-05 | 1992-10-20 | General Electric Company | Positive control of the source/drain-gate overlap in self-aligned TFTS via a top hat gate electrode configuration |
| JP2003043522A (en) * | 2001-08-02 | 2003-02-13 | Sony Corp | Reflection type liquid crystal display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0685440B2 (en) | 1994-10-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6927105B2 (en) | Thin film transistor array substrate and manufacturing method thereof | |
| US7608494B2 (en) | Thin film transistor array panel and a method for manufacturing the same | |
| US4918504A (en) | Active matrix cell | |
| US6800873B2 (en) | Semiconductor device and electronic device | |
| US5229644A (en) | Thin film transistor having a transparent electrode and substrate | |
| KR0159318B1 (en) | Thin film transistor | |
| US6362028B1 (en) | Method for fabricating TFT array and devices formed | |
| KR100844392B1 (en) | Thin film transistors and their manufacture method | |
| JPH1041519A (en) | Liquid crystal display device and its manufacture | |
| US5828428A (en) | Resistive circuit for a thin film transistor liquid crystal display and a method for manufacturing the same | |
| US5198377A (en) | Method of manufacturing an active matrix cell | |
| JPH05190857A (en) | Thin-film transistor | |
| JPH08236775A (en) | Film transistor, and its manufacture | |
| JPH0824185B2 (en) | Thin film transistor device and manufacturing method thereof | |
| US5347146A (en) | Polysilicon thin film transistor of a liquid crystal display | |
| JPS62239580A (en) | Thin film transistor | |
| JPH1079514A (en) | Method for manufacturing active matrix board | |
| US6362030B1 (en) | Method of manufacturing an active matrix substrate | |
| JPS61191072A (en) | Thin film transistor and manufacture thereof | |
| JPH11326941A (en) | Active matrix display device | |
| JPH04326769A (en) | Thin film transistor and manufacture thereof | |
| JPH1065177A (en) | Thin-film transistor device, manufacturing method thereof, and liquid crystal display device | |
| JP3536518B2 (en) | Polycrystalline semiconductor TFT, manufacturing method thereof, and TFT substrate | |
| KR100205867B1 (en) | Active matrix substrate and its fabrication method | |
| KR100495804B1 (en) | Thin Film Transistor Board for Liquid Crystal Display and Manufacturing Method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |