JP2521228Y2 - Display device - Google Patents
Display deviceInfo
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Description
【考案の詳細な説明】 （イ）産業上の利用分野 本考案は、入力データに応じた表示を行なうことが出
来る表示装置に関するもので、特にブランキング機能を
有する表示装置に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to a display device capable of displaying according to input data, and more particularly to a display device having a blanking function.
（ロ）従来の技術 周波数シンセサイザ方式ラジオ受信機においては、同
調周波数を示すデジタルデータを用いて周波数表示を行
なっている。通常前記周波数表示は、第３図に示す如
く、入力デジタルデータをシフトレジスタ（１）を用い
てシリアル−パラレル変換し、前記シフトレジスタ
（１）の出力信号をラッチ回路（２）によりラッチし、
前記ラッチ回路（２）の出力信号を表示駆動回路（３）
に印加し、該表示駆動回路（３）から得られる表示信号
を液晶、発光ダイオード、螢光表示管等の表示素子
（４）に印加することによって行なわれる。(B) Conventional technology In a frequency synthesizer type radio receiver, frequency display is performed using digital data indicating a tuning frequency. Normally, in the frequency display, as shown in FIG. 3, input digital data is serial-parallel converted using a shift register (1), and an output signal of the shift register (1) is latched by a latch circuit (2).
The output signal of the latch circuit (2) is displayed on the display drive circuit (3).
And a display signal obtained from the display drive circuit (3) is applied to a display element (4) such as a liquid crystal, a light emitting diode, a fluorescent display tube or the like.
しかして、電源投入直後においては、ラッチ回路
（２）の内容が不定である為、表示駆動回路（３）をブ
ランキング状態にする必要がある。通常、前記表示駆動
回路（３）をブランキングする為のブランキング回路
は、電源（VDD）とアースとの間に直列接続された抵抗
（５）及びコンデンサ（６）と、該抵抗（５）及びコン
デンサ（６）の接続中点に得られる電圧を反転するイン
バータ（７）とによって構成されている。電源投入後、
電源電圧がインバータ（７）の動作電圧を越えると、前
記インバータ（７）の出力電圧が「Ｈ」になり、表示駆
動回路（３）のブランキングが開始される。時間が経過
し、コンデンサ（６）の端子電圧が所定値に達すると、
インバータ（７）の出力電圧が「Ｌ」になり、表示駆動
回路（３）のブランキングが解除され、ラッチ回路
（２）の出力信号に応じた表示信号が前記表示駆動回路
（３）から発生し、表示が行なわれる。従って、第２図
の表示装置を用いれば、電源投入直後のラッチ回路
（２）の不所望の内容を表示しない様にすることが出来
る。Immediately after the power is turned on, the contents of the latch circuit (2) are indefinite, so the display drive circuit (3) needs to be in the blanking state. Normally, the blanking circuit for blanking the display drive circuit (3) includes a resistor (5) and a capacitor (6) connected in series between a power source (V DD ) and ground, and the resistor (5 ) And an inverter (7) that inverts the voltage obtained at the connection midpoint of the capacitor (6). After turning on the power,
When the power supply voltage exceeds the operating voltage of the inverter (7), the output voltage of the inverter (7) becomes "H", and the blanking of the display drive circuit (3) is started. When time passes and the terminal voltage of the capacitor (6) reaches a predetermined value,
The output voltage of the inverter (7) becomes "L", the blanking of the display drive circuit (3) is released, and the display signal corresponding to the output signal of the latch circuit (2) is generated from the display drive circuit (3). Then, the display is performed. Therefore, by using the display device of FIG. 2, it is possible to prevent the undesired contents of the latch circuit (2) from being displayed immediately after the power is turned on.
尚、上述の如きブランキング機能を有する表示装置
は、昭和59年11月15日に発行されたカタログ三洋半導体
ニューズ1465Bに記載された周波数表示用IC LC7570で
用いられている。The display device having the blanking function as described above is used in the frequency display IC LC7570 described in Catalog Sanyo Semiconductor News 1465B issued on November 15, 1984.
（ハ）考案が解決しようとする問題点 しかしながら、第２図の如く、ブランキング期間がデ
ータの転送時間と無関係に定められるものにおいては、
コンデンサ（６）の充電時定数を短かくしすぎると、デ
ータの転送途中でブランキングが解除され、誤データの
表示が成されてしまうという問題があった。また、誤表
示を防止する為、コンデンサ（６）の充電時定数を十分
に長くすると、電源を投入してから表示が出る迄の時間
が長くなってしまうという問題があった。更に、ブラン
キング期間を、コンデンサ（６）の端子電圧が零から所
定値に達する迄の時間に応じて定めている為、前記コン
デンサ（６）の容量を大としなければならなかった。(C) Problems to be solved by the device However, as shown in FIG. 2, in the case where the blanking period is determined independently of the data transfer time,
If the charging time constant of the capacitor (6) is set too short, blanking is canceled during the data transfer, resulting in the display of erroneous data. Further, if the charging time constant of the capacitor (6) is made sufficiently long in order to prevent erroneous display, there is a problem that the time from when the power is turned on until the display is displayed becomes long. Furthermore, since the blanking period is determined according to the time required for the terminal voltage of the capacitor (6) to reach a predetermined value from zero, the capacity of the capacitor (6) must be increased.
（ニ）問題点を解決するための手段 本考案は、上述の点に鑑み成されたもので、データの
転送開始及び転送終了時点を定めるチップイネーブル信
号のエッジ検出を行なうエッジ検出回路と、電源投入に
応じて発生するセット信号に応じてセットされ、前記エ
ッジ検出回路の出力信号に応じてリセットされるフラグ
発生回路とを設け、該フラグ発生回路から発生するフラ
グにより表示駆動回路をブランキングする点を特徴とす
る。(D) Means for Solving the Problems The present invention has been made in view of the above points, and an edge detection circuit for detecting an edge of a chip enable signal that determines a data transfer start and transfer end time, and a power supply. A flag generating circuit which is set in response to a set signal generated in response to an input and is reset in response to an output signal of the edge detecting circuit, and a display driving circuit is blanked by a flag generated from the flag generating circuit. Characterized by points.
（ホ）作用 本考案に依れば、電源投入直後に表示駆動回路のブラ
ンキングを開始することが出来る。また、フラグ回路の
リセットをエッジ検出回路の出力信号で行なっているの
で、データ転送の終了直後にブランキングを解除するこ
とが出来る。(E) Operation According to the present invention, the blanking of the display drive circuit can be started immediately after the power is turned on. Further, since the flag circuit is reset by the output signal of the edge detection circuit, the blanking can be canceled immediately after the end of the data transfer.
（ヘ）実施例 第１図は、本考案の一実施例を示す回路図で、（８）
は表示されるべき入力データが印加される第１入力端
子、（９）はクロック端子、（10）はチップイネーブル
（CE）信号が印加される第２入力端子、（11）は前記CE
信号に応じてクロック信号を通過させるアンドゲート、
（12）はシリアル型の入力データをパラレル型に変換す
るシフトレジスタ、（13）は該シフトレジスタ（12）の
出力信号をラッチするラッチ回路、（14）は該ラッチ回
路（13）の出力信号に応じて表示信号を発生する表示駆
動回路、（15）は表示駆動回路（14）により駆動される
表示素子、（16）は前記CE信号の終了エッジを検出する
エッジ検出回路、（17）は電源（VDD）とアースとの間
に直列接続された抵抗（18）及びコンデンサ（19）と該
抵抗（18）及びコンデンサ（19）の接続中点に得られる
電圧を反転するインバータ（20）とから成るセット信号
発生回路、及び（21）は該セット信号発生回路（17）の
出力セット信号に応じてセットされ、エッジ検出回路
（16）の出力エッジ信号に応じてリセットされ、その間
フラグを発生するフラグ発生回路である。尚、第２入力
端子に印加されるCE信号は、本来チップの選択に用いら
れるものであるが、データの転送開始時に発生し、転送
終了時に終了するものであるから、エッジ検出回路（1
6）から発生するエッジ信号は、データが終了した直後
に発生するものとなる。(F) Embodiment FIG. 1 is a circuit diagram showing an embodiment of the present invention.
Is a first input terminal to which input data to be displayed is applied, (9) is a clock terminal, (10) is a second input terminal to which a chip enable (CE) signal is applied, and (11) is the CE
AND gate that passes the clock signal according to the signal,
(12) is a shift register for converting serial type input data to parallel type, (13) is a latch circuit for latching the output signal of the shift register (12), (14) is an output signal of the latch circuit (13) A display drive circuit for generating a display signal in response to the display signal, (15) a display element driven by the display drive circuit (14), (16) an edge detection circuit for detecting the end edge of the CE signal, and ( 17 ) A resistor (18) and a capacitor (19) connected in series between a power source (V DD ) and ground, and an inverter (20) for inverting the voltage obtained at the connection midpoint of the resistor (18) and the capacitor (19). And a set signal generating circuit (21), which is set according to an output set signal of the set signal generating circuit ( 17 ) and is reset according to an output edge signal of the edge detecting circuit (16), and a flag is set during that period. Occurrence times of flags It is. Although the CE signal applied to the second input terminal is originally used for chip selection, it occurs at the start of data transfer and ends at the end of transfer, so the edge detection circuit (1
The edge signal generated from 6) will be generated immediately after the end of the data.
電源が投入され、第２図（イ）に示す如く、電源電圧
（実線）がインバータ（20）の動作電圧（VM）を越える
と、前記インバータ（20）の出力が「Ｈ」（第２図
（ロ））になり、フラグ回路（21）のセットが行なわれ
るので、前記フラグ回路（21）からフラグ（第２図
（ホ））が発生し、表示駆動回路（14）のブランキング
が開始される。時間が経過し、コンデンサ（19）の端子
電圧がインバータ（20）のスレシホールドレベル（VS）
を越えると、前記インバータ（20）の出力が「Ｌ」にな
り、セット信号が停止する。その場合、フラグ回路（2
1）はリセットが行なわれないのでフラグを出し続け、
ブランキング状態が継続する。第２図（ハ）に示す如
く、CE信号が発生するとアンドゲート（11）が導通し、
クロック端子（９）に印加されたクロック信号が前記ア
ンドゲート（11）を介してシフトレジスタ（12）に印加
され、第１入力端子（８）に印加される入力データのシ
リアル−パラレル変換が開始される。入力データの転送
が終了すると、CE信号が「Ｈ」から「Ｌ」に変化し、そ
の立下がりエッジがエッジ検出回路（16）により検出さ
れる。前記エッジ検出回路（16）の出力信号（第２図
（ニ））は、ライトパルスとしてラッチ回路（13）に印
加されるので、前記ライトパルスに応じてシフトレジス
タ（12）の内容がラッチ回路（13）にラッチされる。同
時に、前記エッジ検出回路（16）の出力信号は、フラグ
回路（21）にリセット信号として印加されるので、前記
フラグ回路（21）のフラグが停止し、表示駆動回路（1
4）のブランキングが解除される。その為、ラッチ回路
（13）の出力信号に応じて、表示駆動回路（14）から表
示信号が発生し、表示素子（15）の点灯が行なわれる。When the power is turned on and the power supply voltage (solid line) exceeds the operating voltage (V M ) of the inverter (20) as shown in FIG. 2 (a), the output of the inverter (20) becomes “H” (second). (B), and the flag circuit (21) is set, so that a flag (FIG. 2 (e)) is generated from the flag circuit (21) and the display drive circuit (14) is blanked. Be started. As time passes, the terminal voltage of the capacitor (19) changes to the threshold level (V S ) of the inverter (20).
When it exceeds, the output of the inverter (20) becomes "L" and the set signal stops. In that case, the flag circuit (2
1) will not be reset, so keep issuing the flag,
The blanking state continues. As shown in FIG. 2C, when the CE signal is generated, the AND gate (11) becomes conductive,
The clock signal applied to the clock terminal (9) is applied to the shift register (12) through the AND gate (11), and serial-parallel conversion of the input data applied to the first input terminal (8) is started. To be done. When the transfer of the input data is completed, the CE signal changes from "H" to "L", and the falling edge thereof is detected by the edge detection circuit (16). The output signal (FIG. 2 (d)) of the edge detection circuit (16) is applied to the latch circuit (13) as a write pulse, so that the contents of the shift register (12) are changed according to the write pulse. Latched to (13). At the same time, the output signal of the edge detection circuit (16) is applied as a reset signal to the flag circuit (21), so that the flag of the flag circuit (21) is stopped and the display drive circuit (1
4) Blanking is canceled. Therefore, a display signal is generated from the display drive circuit (14) according to the output signal of the latch circuit (13), and the display element (15) is turned on.
第４図は、第１図のエッジ検出回路（16）及びフラグ
発生回路（21）の具体回路を示すもので、入力端子（2
2）に印加されるCE信号は直接ナンドゲート（23）に印
加されるとともに、抵抗（24）とコンデンサ（25）とか
ら成る平滑回路（26）で平滑された後インバータ（27）
を介してナンドゲート（23）に印加される。いま、CE信
号が「Ｌ」であれば、インバータ（27）の出力が「Ｈ」
になりナンドゲート（23）の出力は「Ｌ」になる。CE信
号が「Ｈ」に変化し、コンデンサ（25）の端子電圧が所
定値に達すると、インバータ（27）の出力が「Ｌ」にな
るが、ナンドゲート（23）の出力は「Ｌ」から変化しな
い。CE信号が再び「Ｌ」に変化すると、ナンドゲート
（23）の一方の入力は直ちに「Ｌ」になるが、コンデン
サ（25）の蓄積電荷の為インバータ（27）の出力は変化
しない。その為、ナンドゲート（23）の出力は「Ｈ」に
なる。時間が経過し、放電によりコンデンサ（25）の端
子電圧が低下すると、インバータ（27）の出力が「Ｈ」
になり、ナンドゲート（23）の出力が「Ｌ」になる。従
って、CE信号に応じてナンドゲート（23）の出力端に
は、第２図（ニ）の如きエッジ信号が発生する。FIG. 4 shows a specific circuit of the edge detection circuit (16) and flag generation circuit (21) of FIG.
The CE signal applied to 2) is directly applied to the NAND gate (23) and smoothed by the smoothing circuit ( 26 ) including the resistor (24) and the capacitor (25), and then the inverter (27).
Is applied to the NAND gate (23) via. Now, if the CE signal is "L", the output of the inverter (27) is "H".
The output of the NAND gate (23) becomes "L". When the CE signal changes to "H" and the terminal voltage of the capacitor (25) reaches a predetermined value, the output of the inverter (27) becomes "L", but the output of the NAND gate (23) changes from "L". do not do. When the CE signal changes to "L" again, one input of the NAND gate (23) immediately changes to "L", but the output of the inverter (27) does not change due to the charge accumulated in the capacitor (25). Therefore, the output of the NAND gate (23) becomes "H". If the terminal voltage of the capacitor (25) drops due to discharge over time, the output of the inverter (27) will be "H".
And the output of the NAND gate (23) becomes "L". Therefore, an edge signal as shown in FIG. 2D is generated at the output terminal of the NAND gate (23) according to the CE signal.
一方、フラグ発生回路（21）は、RS−FF（セット・リ
セットフリップフロップ）（28）により構成されてお
り、電源（VDD）が投入されインバータ（20）の出力が
「Ｈ」になると、RS−FF（28）がセットされその出力が
「Ｈ」になる。その後、コンデンサ（19）が充電されイ
ンバータ（20）の出力が「Ｌ」になってもRS−FF（28）
の出力は「Ｌ」が維持する。エッジ検出回路（16）の出
力「Ｈ」がRS−FF（28）に印加されると、該RS−FF（2
8）の出力が反転し「Ｌ」になる。従って、RS−FF（2
8）の出力は、インバータ（20）から得られるセット信
号に応じて「Ｈ」になり、エッジ検出回路（16）から得
られるエッジ信号に応じて「Ｌ」になる。尚、ナンドゲ
ート（23）の出力は、ラッチ回路（13）のライトパルス
としても使用され、RS−FF（28）の出力は、表示駆動回
路（14）のブランキングに使用される。On the other hand, the flag generation circuit (21) is composed of an RS-FF (set / reset flip-flop) ( 28 ), and when the power supply (V DD ) is turned on and the output of the inverter (20) becomes “H”, RS-FF ( 28 ) is set and its output becomes "H". After that, even if the capacitor (19) is charged and the output of the inverter (20) becomes "L", RS-FF ( 28 )
The output of is maintained at "L". When the output "H" of the edge detection circuit (16) is applied to RS-FF ( 28 ), the RS-FF ( 2
The output of 8 ) is inverted and becomes "L". Therefore, RS-FF ( 2
The output of 8 ) becomes "H" according to the set signal obtained from the inverter (20), and becomes "L" according to the edge signal obtained from the edge detection circuit (16). The output of the NAND gate (23) is also used as a write pulse of the latch circuit (13), and the output of RS-FF ( 28 ) is used for blanking of the display drive circuit (14).
（ト）考案の効果 以上述べた如く、本考案に依れば、フラグ回路を用い
てブランキングを行なっており、前記フラグ回路の制御
をCE信号で行なっているので、入力データの転送が終了
した直後にブランキングの解除を行なうことが出来る。
また、抵抗（18）とコンデンサ（19）とから成る時定数
回路は、セット信号の終端を定める為に使用されてお
り、ブランキング期間と直接関係しないので、前記コン
デンサ（19）の容量を小にすることが出来る。(G) Effect of the Invention As described above, according to the present invention, the flag circuit is used for blanking, and the control of the flag circuit is performed by the CE signal. Therefore, the transfer of the input data is completed. The blanking can be canceled immediately after doing.
Also, the time constant circuit consisting of the resistor (18) and the capacitor (19) is used to determine the end of the set signal and is not directly related to the blanking period, so the capacitance of the capacitor (19) is small. Can be
第１図は、本考案の一実施例を示す回路図、第２図
（イ）乃至（ホ）はその特性図、第３図は従来の表示装
置を示す回路図、及び第４図は第１図の具体回路を示す
回路図である。 （12）……シフトレジスタ、（13）……ラッチ回路、
（14）……表示駆動回路、（16）……エッジ検出回路、
（21）……フラグ回路。FIG. 1 is a circuit diagram showing an embodiment of the present invention, FIGS. 2 (a) to (e) are characteristic diagrams thereof, FIG. 3 is a circuit diagram showing a conventional display device, and FIG. It is a circuit diagram which shows the specific circuit of FIG. (12) …… Shift register, (13) …… Latch circuit,
(14) …… Display drive circuit, (16) …… Edge detection circuit,
(21) …… Flag circuit.
Claims (1)
と、該表示素子を駆動する表示信号を発生する表示駆動
回路とを備える表示装置において、前記入力データの転
送期間を定めるチップイネーブル信号の終了エッジを検
出するエッジ検出回路と、電源投入に応じて発生するセ
ット信号によりセットされるとともに前記エッジ検出回
路の出力信号に応じてリセットされ、その間フラグを発
生するフラグ発生回路とを備え、該フラグ発生回路から
発生されるフラグを印加することにより前記表示駆動回
路のブランキングを行なうようにしたことを特徴とする
表示装置。1. A display device comprising a display element for displaying according to input data and a display drive circuit for generating a display signal for driving the display element, wherein a chip enable signal for determining a transfer period of the input data is provided. An edge detection circuit that detects an end edge; and a flag generation circuit that is set by a set signal generated when power is turned on and is reset according to an output signal of the edge detection circuit, and that generates a flag during that period. A display device, wherein the display drive circuit is blanked by applying a flag generated from a flag generation circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986110852U JP2521228Y2 (en) | 1986-07-18 | 1986-07-18 | Display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986110852U JP2521228Y2 (en) | 1986-07-18 | 1986-07-18 | Display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6319894U JPS6319894U (en) | 1988-02-09 |
| JP2521228Y2 true JP2521228Y2 (en) | 1996-12-25 |
Family
ID=30990238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986110852U Expired - Lifetime JP2521228Y2 (en) | 1986-07-18 | 1986-07-18 | Display device |
Country Status (1)
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| JP (1) | JP2521228Y2 (en) |
Families Citing this family (2)
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|---|---|---|---|---|
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| JPH02159696A (en) * | 1988-12-14 | 1990-06-19 | Sanyo Electric Co Ltd | Commodity housing device for automatic vending machine |
Family Cites Families (5)
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-
1986
- 1986-07-18 JP JP1986110852U patent/JP2521228Y2/en not_active Expired - Lifetime
Also Published As
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| JPS6319894U (en) | 1988-02-09 |
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