JP2519338B2 - 半導体センサ - Google Patents
半導体センサInfo
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- JP2519338B2 JP2519338B2 JP2098383A JP9838390A JP2519338B2 JP 2519338 B2 JP2519338 B2 JP 2519338B2 JP 2098383 A JP2098383 A JP 2098383A JP 9838390 A JP9838390 A JP 9838390A JP 2519338 B2 JP2519338 B2 JP 2519338B2
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
- G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
- G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
- G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
- G01P2015/0805—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values being provided with a particular type of spring-mass-system for defining the displacement of a seismic mass due to an external acceleration
- G01P2015/0822—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values being provided with a particular type of spring-mass-system for defining the displacement of a seismic mass due to an external acceleration for defining out-of-plane movement of the mass
- G01P2015/0825—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values being provided with a particular type of spring-mass-system for defining the displacement of a seismic mass due to an external acceleration for defining out-of-plane movement of the mass for one single degree of freedom of movement of the mass
- G01P2015/0828—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values being provided with a particular type of spring-mass-system for defining the displacement of a seismic mass due to an external acceleration for defining out-of-plane movement of the mass for one single degree of freedom of movement of the mass the mass being of the paddle type being suspended at one of its longitudinal ends
Landscapes
- Measuring Fluid Pressure (AREA)
- Indication And Recording Devices For Special Purposes And Tariff Metering Devices (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） この発明は電界効果トランジスタ（以下FETと記す）
をストレス等の物理量の検出素子として用いた半導体セ
ンサに関する。
をストレス等の物理量の検出素子として用いた半導体セ
ンサに関する。
（従来の技術） FETにストレスを加えるとドレイン電流が変化するこ
とは知られている。従来の半導体センサはFETの出力を
増幅回路で増幅して検出出力を得るよう構成されてい
る。例えば、特開昭58−105029号公報には、第５図に示
すように、FET101のドレインＤ側に負荷抵抗102を接続
し、増幅回路103を介して検出出力を取り出す構成が開
示されている。なお、このFET101のゲートバイアス電圧
は、電界効果トランジスタのVGS−IDS特性上において温
度依存性が実質的に零となるようバイアス抵抗104,105
で調節されている。
とは知られている。従来の半導体センサはFETの出力を
増幅回路で増幅して検出出力を得るよう構成されてい
る。例えば、特開昭58−105029号公報には、第５図に示
すように、FET101のドレインＤ側に負荷抵抗102を接続
し、増幅回路103を介して検出出力を取り出す構成が開
示されている。なお、このFET101のゲートバイアス電圧
は、電界効果トランジスタのVGS−IDS特性上において温
度依存性が実質的に零となるようバイアス抵抗104,105
で調節されている。
（発明が解決しようとする課題） しかし、一定の利得を有する増幅回路を介して出力を
取り出す構成では、検出できるストレスの範囲に限界が
ある。例えば、増幅回路103の利得を大きく設定して微
少なストレスを検出できるようにすると、大きなストレ
ス入力に対して増幅回路103の出力が飽和してしまう。
取り出す構成では、検出できるストレスの範囲に限界が
ある。例えば、増幅回路103の利得を大きく設定して微
少なストレスを検出できるようにすると、大きなストレ
ス入力に対して増幅回路103の出力が飽和してしまう。
また、FET101のストレス検出感度（ストレスに対する
ドレイン電流の変化量）は、ストレスを印加していない
時のドレイン電流値に依存する。したがって、FET101の
ゲートバイアス電圧を前述の温度依存性が実質的に零に
なる点に設定した場合、これに合わせて増幅回路103の
利得を調節しなければならない。FET101の品種が異なれ
ば印加すべきゲートバイアス電圧や基準となるドレイン
電流値が異なるため、各バイアス抵抗104,105および増
幅回路103の利得調節が必要となり、これらの調節は煩
わしい。
ドレイン電流の変化量）は、ストレスを印加していない
時のドレイン電流値に依存する。したがって、FET101の
ゲートバイアス電圧を前述の温度依存性が実質的に零に
なる点に設定した場合、これに合わせて増幅回路103の
利得を調節しなければならない。FET101の品種が異なれ
ば印加すべきゲートバイアス電圧や基準となるドレイン
電流値が異なるため、各バイアス抵抗104,105および増
幅回路103の利得調節が必要となり、これらの調節は煩
わしい。
この発明はこのような課題を解決するためになされた
もので、その目的は広い検出範囲に亘って分解能の高い
検出出力を得るとともに、温度特性補償等を行なうため
の温度信号出力を備えた半導体センサを提供することに
ある。
もので、その目的は広い検出範囲に亘って分解能の高い
検出出力を得るとともに、温度特性補償等を行なうため
の温度信号出力を備えた半導体センサを提供することに
ある。
（課題を解決するための手段） 前記課題を解決するためこの発明に係る半導体センサ
は、半導体基板上に電界効果トランジスタと増幅利得の
温度特性が略同一であって増幅利得が異なる複数の増幅
回路を設け、電界効果トランジスタの出力をこれら複数
の増幅回路へそれぞれ入力して複数のストレス検出出力
を得るように構成するとともに、複数の増幅器の出力が
略同一の値を示す場合にはその値に基づいて温度に係る
信号を出力する温度検出手段を備えたことを特徴とす
る。
は、半導体基板上に電界効果トランジスタと増幅利得の
温度特性が略同一であって増幅利得が異なる複数の増幅
回路を設け、電界効果トランジスタの出力をこれら複数
の増幅回路へそれぞれ入力して複数のストレス検出出力
を得るように構成するとともに、複数の増幅器の出力が
略同一の値を示す場合にはその値に基づいて温度に係る
信号を出力する温度検出手段を備えたことを特徴とす
る。
（作用） この発明に係る半導体センサは、電界効果トランジス
タの出力を例えば10倍,100倍等した複数の検出出力を出
力する。よって、これらの検出出力を入力とする制御装
置等は、これらの検出出力の中から最適な出力レベルの
信号を選択して使用することにより、広い検出範囲に亘
って、分解能の高い検出を行なうことが可能になる。
タの出力を例えば10倍,100倍等した複数の検出出力を出
力する。よって、これらの検出出力を入力とする制御装
置等は、これらの検出出力の中から最適な出力レベルの
信号を選択して使用することにより、広い検出範囲に亘
って、分解能の高い検出を行なうことが可能になる。
温度検出手段は、複数の増幅回路の出力を比較するこ
とによって、ストレス等の検出出力であるか否か判断
し、ストレス等が加えられていない状態での増幅回路の
出力に基づいて温度出力を発生することができる。よっ
て、ストレス等の検出出力を入力として各種制御を行な
う制御装置は、この半導体センサから出力される温度出
力に基づいてストレス等の検出出力の温度補償を行なう
ことが可能になる。
とによって、ストレス等の検出出力であるか否か判断
し、ストレス等が加えられていない状態での増幅回路の
出力に基づいて温度出力を発生することができる。よっ
て、ストレス等の検出出力を入力として各種制御を行な
う制御装置は、この半導体センサから出力される温度出
力に基づいてストレス等の検出出力の温度補償を行なう
ことが可能になる。
（実施例） 以下、この発明の実施例を添付図面に基づいて説明す
る。
る。
第３図はこの発明に係る半導体センサのブロック構成
図である。半導体センサ１は、ストレス等の物理量を検
出するFET2と、このFET2のドレイン電流IDを入力として
電圧出力を発生する電流−電圧（Ｉ−Ｖ）変換回路３
と、第１および第２の増幅回路4,5と、A/D変換器22と、
検出出力の制御を行なうとともに温度検出手段を構成す
る１チップマイクロコンピュータ（以下CPUと記す）2
3、および、２個のラッチ回路24,25を備える。第１およ
び第２の増幅回路4,5は、増幅回路の温度特性が略同一
となるよう構成している。
図である。半導体センサ１は、ストレス等の物理量を検
出するFET2と、このFET2のドレイン電流IDを入力として
電圧出力を発生する電流−電圧（Ｉ−Ｖ）変換回路３
と、第１および第２の増幅回路4,5と、A/D変換器22と、
検出出力の制御を行なうとともに温度検出手段を構成す
る１チップマイクロコンピュータ（以下CPUと記す）2
3、および、２個のラッチ回路24,25を備える。第１およ
び第２の増幅回路4,5は、増幅回路の温度特性が略同一
となるよう構成している。
FET2のドレインＤはVDD電源へ接続され、そのゲート
Ｇには抵抗R1,R2で分圧されたゲートバイアス電圧VGが
印加される。電流−電圧変換回路３は、演算増幅器3aと
帰還抵抗3bとで構成している。この実施例では、FET2の
ソースＳを演算増幅器3aの反転入力端子3cへ接続してい
る。そして、演算増幅器3aの非反転入力端子3dのGND電
位とし、各入力端子3c,3d間の電位差がほぼ０であるこ
とを利用して、FET2を定電圧駆動する構成としている。
Ｇには抵抗R1,R2で分圧されたゲートバイアス電圧VGが
印加される。電流−電圧変換回路３は、演算増幅器3aと
帰還抵抗3bとで構成している。この実施例では、FET2の
ソースＳを演算増幅器3aの反転入力端子3cへ接続してい
る。そして、演算増幅器3aの非反転入力端子3dのGND電
位とし、各入力端子3c,3d間の電位差がほぼ０であるこ
とを利用して、FET2を定電圧駆動する構成としている。
ない、演算増幅器3aを用いた電流−電圧変換回路３を
設けずに、FET2のソースＳとGND電位との間に抵抗を接
続し、FET2のソースＳから電圧出力を取り出す構成とし
てもよい。
設けずに、FET2のソースＳとGND電位との間に抵抗を接
続し、FET2のソースＳから電圧出力を取り出す構成とし
てもよい。
電流−電圧変換回路３の出力3eは、各交流結合用コン
デンサ4a,5aを介して、第１および第２の増幅回路4,5へ
それぞれ入力される。第１および第２の増幅回路4,5
は、それぞれ電圧利得を異なえており、この実施例では
第１の増幅回路４の利得は40dB、第２の増幅回路５の利
得は20dBに設定している。
デンサ4a,5aを介して、第１および第２の増幅回路4,5へ
それぞれ入力される。第１および第２の増幅回路4,5
は、それぞれ電圧利得を異なえており、この実施例では
第１の増幅回路４の利得は40dB、第２の増幅回路５の利
得は20dBに設定している。
第１の増幅回路４の出力4bは、A/D変換器22の一方の
アナログ入力端子22aへ接続され、第２の増幅回路５の
出力5bは、A/D変換器22の他方のアナログ入力端子22bへ
接続されている。
アナログ入力端子22aへ接続され、第２の増幅回路５の
出力5bは、A/D変換器22の他方のアナログ入力端子22bへ
接続されている。
A/D変換器22は、複数のアナログ入力端子22a,22bの中
から指定した入力端子に印加されている電圧を対応する
デジタル信号に変換することのできる入力マルチプレク
サ機能付きのものを使用している。A/D変換器22とCPU23
はバス26aを介して接続しており、また、CPU23と各ラッ
チ回路24,25はバス26bを介して接続している。
から指定した入力端子に印加されている電圧を対応する
デジタル信号に変換することのできる入力マルチプレク
サ機能付きのものを使用している。A/D変換器22とCPU23
はバス26aを介して接続しており、また、CPU23と各ラッ
チ回路24,25はバス26bを介して接続している。
CPU23内のROMには、A/D変換器22を起動し、第１の増
幅回路４の出力4bおよび第２の増幅回路５の出力5bに対
応するデジタル信号を読み込んで所定の処理を行なうた
めのプログラムが格納されている。また、CPU23内のROM
には、第１または第２の増幅回路4,5の出力電圧の温度
特性に係るデータを予め記憶している。さらに、CPU23
内のROMには、第１および第２の増幅回路4,5の電圧利得
に係るデータを予め記憶している。
幅回路４の出力4bおよび第２の増幅回路５の出力5bに対
応するデジタル信号を読み込んで所定の処理を行なうた
めのプログラムが格納されている。また、CPU23内のROM
には、第１または第２の増幅回路4,5の出力電圧の温度
特性に係るデータを予め記憶している。さらに、CPU23
内のROMには、第１および第２の増幅回路4,5の電圧利得
に係るデータを予め記憶している。
第２図は半導体センサの模式構造図であり、この図
は、応力歪、圧力、加速度等を検出するのに適するカン
チレバータイプの構造を示したものである。
は、応力歪、圧力、加速度等を検出するのに適するカン
チレバータイプの構造を示したものである。
半導体センサ１は、シリコン（Si）等からなる半導体
基板11上に、ガリウムヒ素（GaAs）からなる結晶成長層
12をエピタキシャル成長させ、この結晶成長層12にFET2
を形成している。半導体基板11の下面の一部（図中の記
号Ａで示す部分）をエッチング等で除去し、この薄肉部
にあたる位置にFET2を形成している。FET2は、接合形FE
T（Ｊ−FET）,MES−FET,MIS−FETのいずれの構造であっ
てもよい。そして、半導体基板11の一端側を固定した状
態で、他端側に半導体基板11の板厚方向へ応力、圧力、
加速度等が加わると、矢印Ａで示す部分の結晶成長層12
が屈曲する。この屈曲によるストレスがFET2の相互コン
ダクタンスgmを変化させる。
基板11上に、ガリウムヒ素（GaAs）からなる結晶成長層
12をエピタキシャル成長させ、この結晶成長層12にFET2
を形成している。半導体基板11の下面の一部（図中の記
号Ａで示す部分）をエッチング等で除去し、この薄肉部
にあたる位置にFET2を形成している。FET2は、接合形FE
T（Ｊ−FET）,MES−FET,MIS−FETのいずれの構造であっ
てもよい。そして、半導体基板11の一端側を固定した状
態で、他端側に半導体基板11の板厚方向へ応力、圧力、
加速度等が加わると、矢印Ａで示す部分の結晶成長層12
が屈曲する。この屈曲によるストレスがFET2の相互コン
ダクタンスgmを変化させる。
また、半導体基板11の一端側の結晶成長層12a部分
に、電流−電圧変換回路３と、第１および第２の増幅回
路4,5を形成している。各交流結合用コンデンサ4a,5aは
比較的大きな容量が必要なことから、ディスクリート部
品を用いて半導体基板11上に形成した端子へ接続する構
成としている。
に、電流−電圧変換回路３と、第１および第２の増幅回
路4,5を形成している。各交流結合用コンデンサ4a,5aは
比較的大きな容量が必要なことから、ディスクリート部
品を用いて半導体基板11上に形成した端子へ接続する構
成としている。
以上の構成であるから、FET2にストレス等が加えられ
ると、このFET2のドレイン電流IDが変化し、その変化は
電流−電圧変換回路３を介して電圧出力3eとして取り出
される。この電圧出力3eは各増幅回路4,5でそれぞれ所
定の電圧利得分だけ増幅されて、A/D変換器22へ供給さ
れる。
ると、このFET2のドレイン電流IDが変化し、その変化は
電流−電圧変換回路３を介して電圧出力3eとして取り出
される。この電圧出力3eは各増幅回路4,5でそれぞれ所
定の電圧利得分だけ増幅されて、A/D変換器22へ供給さ
れる。
以下、第４図に示すフローチャートを参照に、この半
導体センサの動作について説明する。CPU23は、バス26a
を介してA/D変換器22を起動するとともに入力端子22a側
を指定して、第１の増幅回路４の出力4bに係るデジタル
データAD1を読み込んだ後、入力端子22b側を指定して、
第２の増幅回路５の出力5bに係るデジタルデータAD2を
読み込み、これらのデータAD1,AD2をCPU23内のレジスタ
もしくはRAMへ格納する（S1）。
導体センサの動作について説明する。CPU23は、バス26a
を介してA/D変換器22を起動するとともに入力端子22a側
を指定して、第１の増幅回路４の出力4bに係るデジタル
データAD1を読み込んだ後、入力端子22b側を指定して、
第２の増幅回路５の出力5bに係るデジタルデータAD2を
読み込み、これらのデータAD1,AD2をCPU23内のレジスタ
もしくはRAMへ格納する（S1）。
次にCPU23は、各データAD1とAD2の値を比較し、その
差が予め設定した値以内（略同一）である時は、FET2へ
ストレス等が加えられていないものと判断し（S2）、検
出出力が“0"のデータをバス26bを介してラッチ回路24
へ送出してラッチさせる（S3）。そして、これらのデー
タAD1,AD2をROM内に記憶している各増幅回路4,5の出力
電圧の温度特性に係るデータと比較し、必要によっては
所定の演算を行なって温度データを求め、この温度デー
タをバス26bを介してラッチ回路25へ送出してラッチさ
せる（S4）。
差が予め設定した値以内（略同一）である時は、FET2へ
ストレス等が加えられていないものと判断し（S2）、検
出出力が“0"のデータをバス26bを介してラッチ回路24
へ送出してラッチさせる（S3）。そして、これらのデー
タAD1,AD2をROM内に記憶している各増幅回路4,5の出力
電圧の温度特性に係るデータと比較し、必要によっては
所定の演算を行なって温度データを求め、この温度デー
タをバス26bを介してラッチ回路25へ送出してラッチさ
せる（S4）。
一方、ステップS2において、各データAD1,AD2の値に
差があるときは、ステップS5へ進み、各データAD1,AD2
の値の比が各増幅回路4,5の電圧利得の比に対応してい
るか否かを判断する（S5）。そして、CPU23は、その比
が適正であるときは、電圧利得の大きい第１の増幅回路
４の出力4bに係るデータAD1に基づいて検出データを求
めて、その検出出力をラッチ回路24へラッチさせる（S
6）。また、CPU23はその比が適正でないときは、第２の
増幅回路５の出力5bに係るデータAD2に基づいて検出デ
ータを求めて、その検出データをラッチ回路24へラッチ
させる（S7）。
差があるときは、ステップS5へ進み、各データAD1,AD2
の値の比が各増幅回路4,5の電圧利得の比に対応してい
るか否かを判断する（S5）。そして、CPU23は、その比
が適正であるときは、電圧利得の大きい第１の増幅回路
４の出力4bに係るデータAD1に基づいて検出データを求
めて、その検出出力をラッチ回路24へラッチさせる（S
6）。また、CPU23はその比が適正でないときは、第２の
増幅回路５の出力5bに係るデータAD2に基づいて検出デ
ータを求めて、その検出データをラッチ回路24へラッチ
させる（S7）。
そして、CPU23はこれら一連の処理S1〜S7を周期的に
繰り返すことによってストレス等の検出および温度の検
出を行なう。
繰り返すことによってストレス等の検出および温度の検
出を行なう。
なお、第３図に示した半導体センサ21において、第１
および第２の増幅回路4,5の出力を所定の時定数を有す
る積分回路へ入力し、その積分出力を対数増幅器を介し
て対数圧縮して得た直流電圧信号をA/D変換器22へ入力
して、測定可能なレンジ範囲を大幅に広げる構成として
もよい。
および第２の増幅回路4,5の出力を所定の時定数を有す
る積分回路へ入力し、その積分出力を対数増幅器を介し
て対数圧縮して得た直流電圧信号をA/D変換器22へ入力
して、測定可能なレンジ範囲を大幅に広げる構成として
もよい。
また、A/D変換器22を用いるかわりに、各増幅回路4,5
の出力4b,5bに基づいて発振周波数が制御される複数の
発振回路を設けて、その発振周波数をCPU23が検出して
ストレス等の検出出力および温度出力を得るよう構成し
てもよい。
の出力4b,5bに基づいて発振周波数が制御される複数の
発振回路を設けて、その発振周波数をCPU23が検出して
ストレス等の検出出力および温度出力を得るよう構成し
てもよい。
また、ラッチ回路25にラッチされた温度出力データを
D/A変換器に入力して温度に対応する電圧信号を発生さ
せ、この電圧信号に基づいてFET2のゲートバイアス電圧
を調整して、FET2の温度特性を補償するよう構成しても
よい。
D/A変換器に入力して温度に対応する電圧信号を発生さ
せ、この電圧信号に基づいてFET2のゲートバイアス電圧
を調整して、FET2の温度特性を補償するよう構成しても
よい。
第３図に示した半導体センサ21は、ストレス等の検出
出力をデジタルデータとして出力する構成であるが、第
１図に示すように、各増幅回路4,5の出力をA/D変換器等
を介することなく直接出力するようにしてもよい。
出力をデジタルデータとして出力する構成であるが、第
１図に示すように、各増幅回路4,5の出力をA/D変換器等
を介することなく直接出力するようにしてもよい。
第１図に示す半導体センサ１は、FET2のドレイン電流
IDの変化を電流−電圧変換回路３で電圧に変換し、電圧
利得の異なる第１および第２の増幅回路4,5へ入力し
て、各出力4b,5bを得るとことまでは、第３図と同じ構
成である。第１の増幅回路４の出力4bは第１の出力端子
6aへ接続され、第２の増幅回路５の出力5bは第２の出力
端子6bへ接続されている。
IDの変化を電流−電圧変換回路３で電圧に変換し、電圧
利得の異なる第１および第２の増幅回路4,5へ入力し
て、各出力4b,5bを得るとことまでは、第３図と同じ構
成である。第１の増幅回路４の出力4bは第１の出力端子
6aへ接続され、第２の増幅回路５の出力5bは第２の出力
端子6bへ接続されている。
また、この半導体センサ１は、第２の増幅回路５の出
力5bと予め設定した基準電圧VCとを比較して、基準電圧
VCより第２の増幅回路５の出力5bが大きい時にはＨレベ
ル出力7aを発生する比較器７と、この比較器７の出力7a
に基づいて動作するタイマ回路８、および、タイマ回路
８の出力8aに基づいて選択出力端子6cへ供給する出力信
号を選択するスイッチ回路９を備えている。
力5bと予め設定した基準電圧VCとを比較して、基準電圧
VCより第２の増幅回路５の出力5bが大きい時にはＨレベ
ル出力7aを発生する比較器７と、この比較器７の出力7a
に基づいて動作するタイマ回路８、および、タイマ回路
８の出力8aに基づいて選択出力端子6cへ供給する出力信
号を選択するスイッチ回路９を備えている。
タイマ回路８は、比較器７の出力7aがＨレベルになる
ち直ちにＨレベルの出力8aを発生するとともに、比較器
７の出力7aがＨ→Ｌレベルになった場合には所定の時間
経過後Ｌレベルの出力8aを発生するよう構成している。
また、タイマ回路８の出力8aは、第３の出力端子6dへ接
続されている。
ち直ちにＨレベルの出力8aを発生するとともに、比較器
７の出力7aがＨ→Ｌレベルになった場合には所定の時間
経過後Ｌレベルの出力8aを発生するよう構成している。
また、タイマ回路８の出力8aは、第３の出力端子6dへ接
続されている。
以上の構成であるから、FET2にストレス等が加えられ
ると、このFET2のドレイン電流IDが変化し、その変化は
電流−電圧変換回路３を介して電圧出力3eとして取り出
される。この電圧出力3eは各増幅回路4,5でそれぞれ所
定の電圧利得分だけ増幅されて、第１および第２の出力
端子6a,6bへ出力される。
ると、このFET2のドレイン電流IDが変化し、その変化は
電流−電圧変換回路３を介して電圧出力3eとして取り出
される。この電圧出力3eは各増幅回路4,5でそれぞれ所
定の電圧利得分だけ増幅されて、第１および第２の出力
端子6a,6bへ出力される。
第２の増幅回路５は、第１の増幅回路より電圧利得を
低く設定しているので、FET2に加えられるストレス等が
微弱な範囲では、第２の増幅回路５の出力5bには比較的
小さな出力しか発生していないので、比較器７の出力7
a、およびタイマ回路８の出力8aはＬレベルである。こ
の状態で、スイッチ回路９は第１の増幅回路４の出力4b
を選択出力端子6cへ供給する。
低く設定しているので、FET2に加えられるストレス等が
微弱な範囲では、第２の増幅回路５の出力5bには比較的
小さな出力しか発生していないので、比較器７の出力7
a、およびタイマ回路８の出力8aはＬレベルである。こ
の状態で、スイッチ回路９は第１の増幅回路４の出力4b
を選択出力端子6cへ供給する。
次に、FET2に比較的大きなストレス等が加えられ、第
１の増幅回路４の出力4bが飽和もしくは入出力特性の直
線性が劣化する領域になると、第２の増幅回路５の出力
レベルを監視している比較器７の出力7aがＨレベルとな
り、タイマ回路８を介してスイッチ回路９を図示の点線
側に切替える。これにより選択出力端子6cには第２の増
幅回路５の出力5bが供給される。また、タイマ回路８の
出力8aは第３の出力端子6dへ出力されているから、この
出力によって選択出力端子6cに出力されている信号がい
ずれの増幅回路4,5の出力4b,5bにであるか判定すること
ができる。
１の増幅回路４の出力4bが飽和もしくは入出力特性の直
線性が劣化する領域になると、第２の増幅回路５の出力
レベルを監視している比較器７の出力7aがＨレベルとな
り、タイマ回路８を介してスイッチ回路９を図示の点線
側に切替える。これにより選択出力端子6cには第２の増
幅回路５の出力5bが供給される。また、タイマ回路８の
出力8aは第３の出力端子6dへ出力されているから、この
出力によって選択出力端子6cに出力されている信号がい
ずれの増幅回路4,5の出力4b,5bにであるか判定すること
ができる。
したがって、この半導体センサ１は、微少入力から大
入力までの広い入力範囲に亘って、分解能の高い検出出
力を得ることができる。
入力までの広い入力範囲に亘って、分解能の高い検出出
力を得ることができる。
（発明の効果） 以上説明したようにこの発明に係る半導体センサは、
電界効果トランジスタの出力を増幅利得の異なる複数の
増幅回路へ入力して複数の検出出力を得る構成としたの
で、広い検出範囲に亘って分解能の高い検出を行なうこ
とができる。
電界効果トランジスタの出力を増幅利得の異なる複数の
増幅回路へ入力して複数の検出出力を得る構成としたの
で、広い検出範囲に亘って分解能の高い検出を行なうこ
とができる。
さらに、この発明に係る半導体センサは複数の増幅回
路の出力を比較することによって、ストレス等の検出出
力であるか否かを判断し、ストレス等が加えられていな
い状態での増幅回路の出力に基づいて温度出力を発生す
ることができる。
路の出力を比較することによって、ストレス等の検出出
力であるか否かを判断し、ストレス等が加えられていな
い状態での増幅回路の出力に基づいて温度出力を発生す
ることができる。
第１図はこの発明に係る半導体センサのストレス検出出
力回路部の他の構成例を示すブロック構成図、第２図は
この発明に係る半導体センサの模式構造図、第３図はこ
の発明に係る半導体センサのブロック構成図、第４図は
同半導体センサの動作を示すフローチャート、第５図は
従来の半導体センサのブロック構成図である。 1,21……半導体センサ、２……電界効果トランジスタ
（FET）、３……電流−電圧変換回路、4,5……増幅回
路、11……半導体基板、22……A/D変換器、23……温度
検出手段を構成するCPU、24,25……ラッチ回路。
力回路部の他の構成例を示すブロック構成図、第２図は
この発明に係る半導体センサの模式構造図、第３図はこ
の発明に係る半導体センサのブロック構成図、第４図は
同半導体センサの動作を示すフローチャート、第５図は
従来の半導体センサのブロック構成図である。 1,21……半導体センサ、２……電界効果トランジスタ
（FET）、３……電流−電圧変換回路、4,5……増幅回
路、11……半導体基板、22……A/D変換器、23……温度
検出手段を構成するCPU、24,25……ラッチ回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０１Ｐ 15/09 Ｇ０１Ｄ 3/02 Ｒ 15/10 3/04 Ｄ
Claims (1)
- 【請求項１】半導体基板上に形成された電界効果トラン
ジスタに所定のバイアスを印加し、この電界効果トラン
ジスタの出力の変化を検出することによって、この電界
効果トランジスタに加わるストレスを検出する半導体セ
ンサにおいて、 前記半導体基板上に増幅利得の温度特性が略同一であっ
て増幅利得が異なる複数の増幅回路を設け、前記電界効
果トランジスタの出力をこれら複数の増幅回路へそれぞ
れ入力して複数のストレス検出出力を得るよう構成する
とともに、 前記複数の増幅器の出力が略同一の値を示す場合にはそ
の値に基づいて温度に係る信号を出力する温度検出手段
を備えたことを特徴とする半導体センサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2098383A JP2519338B2 (ja) | 1990-04-13 | 1990-04-13 | 半導体センサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2098383A JP2519338B2 (ja) | 1990-04-13 | 1990-04-13 | 半導体センサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03295431A JPH03295431A (ja) | 1991-12-26 |
| JP2519338B2 true JP2519338B2 (ja) | 1996-07-31 |
Family
ID=14218348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2098383A Expired - Lifetime JP2519338B2 (ja) | 1990-04-13 | 1990-04-13 | 半導体センサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2519338B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008145269A (ja) * | 2006-12-11 | 2008-06-26 | Denso Corp | センサ装置 |
| JP5539684B2 (ja) * | 2009-08-28 | 2014-07-02 | 丸三産業株式会社 | 農業用マルチシートの製造方法 |
| WO2016088507A1 (ja) * | 2014-12-05 | 2016-06-09 | 株式会社村田製作所 | センサモジュール |
| WO2016117434A1 (ja) * | 2015-01-20 | 2016-07-28 | 株式会社村田製作所 | センサモジュール、押圧検出装置 |
| WO2022249645A1 (ja) * | 2021-05-28 | 2022-12-01 | 株式会社村田製作所 | 信号処理回路、信号処理装置及び信号処理プログラム |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7705684A (nl) * | 1976-06-28 | 1977-12-30 | Tektronix Inc | Bistabiele geheugen kathodestraalbuis. |
| JPS5829858B2 (ja) * | 1976-10-29 | 1983-06-25 | ヤマハ株式会社 | 感圧装置 |
| JPS59133425A (ja) * | 1983-01-20 | 1984-07-31 | Rion Co Ltd | デ−タの処理方法及び処理装置 |
-
1990
- 1990-04-13 JP JP2098383A patent/JP2519338B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03295431A (ja) | 1991-12-26 |
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