JP2518082B2 - 楽音信号発生装置 - Google Patents

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、FM演算、AM演算などの変調演算により楽音
信号を形成して出力する楽音信号発生装置に関する。

【従来技術】

従来、この種の装置は、例えば特公昭63−42276号公
報に示されるように、同時発生可能な複数（ｍ個）の楽
音信号の各瞬時値の全てを算出するために必要な１演算
サイクルを複数（ｍ＊ｎ個）の演算タイムスロットで構
成するとともに、同複数の演算タイムスロットを各楽音
信号の形成のための複数（ｍ個）の楽音信号形成チャン
ネル毎に所定数（ｎ個）ずつ割り当て、同所定数（ｎ
個）ずつ割り当てられた演算タイムスロットにおける変
調演算の実行により各楽音信号形成チャンネル毎に各楽
音信号の瞬時値を算出するようにしている。この場合、
具体的な回路手段としては、第１入力端に外部から供給
された信号と第２入力端に供給された信号のいずれか一
方を変調用信号とするとともに他方を被変調用信号とし
て変調演算を実行して演算結果を出力端から出力する変
調演算手段と、前記変調演算手段の出力端と第２入力端
との間に接続され同出力端から出力された信号を楽音信
号形成チャンネル数に対応したｍ個の演算タイムスロッ
ト分遅延して同第２入力端に供給する遅延手段とを備え
ており、ｍ個の楽音信号の各瞬時値に関する演算をｍ個
の演算タイムスロット毎すなわち各チャンネルタイミン
グ毎にｎ回実行するようにしている。

【発明が解決しようとする課題】

しかるに、上記従来の装置にあっては、遅延手段の遅
延時間は楽音信号形成チャンネル数に対応したｍ個の演
算タイムスロット分であって、同一楽音信号の各瞬時値
に関する演算は同信号の割り当てられたチャンネルタイ
ミングで固定的に行われるので、１演算サイクルを構成
するｍ＊ｎ個の演算タイムスロット数を変更する以外に
は、各楽音信号形成チャンネルに割り当てられたｎ個の
演算タイムスロット数を変更することができなかった。
一方、１演算サイクルを構成するｍ＊ｎ個の演算タイム
スロット数を変更することは、変調演算手段の第１入力
端に接続されて同入力端に位相信号を入力させる信号入
力回路、変調演算手段の出力端に接続されて同出力端か
ら供給される信号に効果を付与する効果回路、同出力端
からのディジタル信号をアナログ信号に変換するA/D変
換回路などの各回路、すなわち当該楽音信号発生装置を
含むシステム全体を変更することを意味し、前記ｍ＊ｎ
個の演算タイムスロット数の変更は実質的に不可能であ
る。その結果、前記従来の装置では、各楽音信号形成チ
ャンネルに割り当てられた演算タイムスロット数はｎ個
に固定されて、同装置による楽信号の形成に自由度が少
なく、音創りに対する制約となっていた。 本発明は上記問題に対処するためになされたもので、
その目的は、１演算サイクルに必要な演算タイムスロッ
ト数を変更しなくても、各楽音信号形成チャンネルに割
り当てられた演算タイムスロット数を簡単に変更できる
ようにして、楽音信号形成に自由度をもたせることがで
きる楽音信号発生装置を提供しようとするものである。

【課題を解決するための手段】

上記目的を達成するために、上記請求項１に係る発明
の構成上の特徴は、同時発音可能な複数の楽音信号の各
瞬時値の全てを算出するために必要な１演算サイクルを
複数の演算タイムスロットで構成するとともに、同複数
の演算タイムスロットを各楽音信号の形成のための複数
の楽音信号形成チャンネル毎に所定の複数ずつ割り当
て、同所定の複数ずつ割り当てられた演算タイムスロッ
トにおける変調演算の実行により各楽音信号形成チャン
ネル毎に各楽音信号の瞬時値を算出するようにした楽音
信号発生装置において、第１入力に外部から供給された
信号と第２入力に供給された信号のいずれか一方を変調
用信号とするとともに他方を被変調用信号として変調演
算を実行して演算結果を出力する変調演算手段と、変調
演算手段から出力された信号を演算タイムスロット単位
で１演算サイクルに要する時間よりも長くかつ１演算サ
イクルの整数倍でない時間遅延して同変調演算手段の第
２入力に供給し、楽音信号形成チャンネル毎に所定の複
数ずつ割り当てられた演算タイムスロットの中で一つの
演算タイムスロットの変調演算結果を他の一つの演算タ
イムスロットの変調演算に利用させる遅延手段とを備え
たことにある。 また、上記請求項２に係る発明の構成上の特徴は、前
記請求項１に係る発明の遅延手段にアキュムレータ回路
を内蔵させたことにある。 さらに、上記請求項３に係る発明の構成上の特徴は、
前記請求項１に係る発明の変調演算手段から出力された
信号を１演算サイクルに要する時間の整数倍に相当する
時間だけ遅延して同変調演算手段の第２入力に供給する
第２の遅延手段を、前記請求項１に係る発明の遅延手段
に対して並列的に設けたことにある。

【発明の作用及び効果】

上記のように構成した請求項１に係る発明において
は、同時発音可能な楽音信号をｍ個とし、各楽音信号の
形成のためのｍ個の楽音信号形成チャンネルにそれぞれ
割り当てられた演算タイムスロット数をｎ個とし、かつ
１演算サイクルの演算タイムスロット数をｍ＊ｎ個とす
ると、遅延手段は変調演算手段からの出力信号を１演算
サイクルに要する時間よりも長くかつ１演算サイクルの
整数倍でない時間、例えばｍ＊ｎ＋1,m＊ｎ＋２・・・
個のタイムスロット数分だけ遅延して同演算手段の第２
入力に供給し、楽音信号形成チャンネル毎に所定の複数
ずつ割り当てられた演算タイムスロットの中で一つの演
算タイムスロットの変調演算結果を他の一つの演算タイ
ムスロットの変調演算に利用させる。したがって、楽音
信号形成チャンネル毎に割り当てられたｎ個の演算タイ
ムスロットにおいて、外部から変調演算手段の第１入力
に最初に供給された信号に基づき変調演算の施された信
号は、１演算サイクル毎に順次後方へ移動しながら、変
調演算手段の第１入力にその後に供給された信号を変調
信号又は被変調信号として直列的に変調されていく。そ
のため、前記直列的に変調演算される回数すなわち最終
的に出力するまでの変調演算回数を適当に設定すれば、
その設定回数がｎ個すなわち各楽音信号の形成のための
各楽音信号形成チャンネルに割り当てられた演算タイム
スロット数として設定されることになる。なお、１演算
サイクルを構成する演算タイムスロット数ｍ＊ｎは一定
であるので、同時発音可能な楽音信号の数ｍが前記ｎの
変更に伴って変更される。 このように、上記請求項１に係る発明によれば、１演
算サイクルに必要な演算タイムスロット数ｍ＊ｎを変更
することなく、各楽音信号の形成のための各楽音信号形
成チャンネルに割り当てられた演算タイムスロット数ｎ
を容易に変更することができるので、音創りの自由度が
増して種々の楽音信号を形成できるようになる。 また、上記のように構成した請求項２に係る発明にお
いては、前記請求項１に係る発明の遅延手段にアキュム
レータ回路を内蔵させたので、ある一つの演算タイムス
ロットで変調演算の施された信号と、前記遅延手段の遅
延時間に対応した演算タイムスロット数ｍ＊ｎ＋1,m＊
ｎ＋２・・・の端数1,2・・・分だけ前の演算タイムス
ロットすなわち同一楽音信号形成チャンネルを構成する
別の演算タイムスロットで変調演算の施された信号とを
加算させることができ、変調演算結果を同一の楽音信号
形成チャンネルを構成する演算タイムスロットにて並列
的に累算させていくことができるようになる。 これにより、上記請求項２に係る発明によれば、上記
請求項１に係る発明の効果に加えて、さらに音創りの自
由度が増す。 さらに、上記のように構成した請求項３に係る発明に
おいては、前記請求項１に係る発明の遅延手段に対して
並列的に第２の遅延手段が設けられ、同第２の遅延手段
は前記変調演算手段から出力された信号を１演算サイク
ルに要する時間の整数倍に相当する時間だけ遅延して同
変調演算手段の第２入力に供給するので、各楽音信号形
成チャンネルに割り当てられている同一の演算タイムス
ロットにて信号の変調演算が繰り返し実行され、いわゆ
るセルフフィードバック変調演算がなされるようにな
る。 これにより、上記請求項３に係る発明によれば、セル
フフィードバック変調演算を加味した楽音信号の形成が
可能となり、上記請求項１に係る発明の効果に加えて、
さらに音創りの自由度が増す。

【実施例】

以下、本発明の一実施例を図面を用いて説明すると、
第２図は本発明に係る楽音信号発生装置10を備えた電子
楽器をブロック図により示している。 この電子楽器は、鍵盤の各鍵に対応して設けられた複
数の鍵スイッチからなる鍵スイッチ群11と、音色、効
果、変調モード等を選択する複数の音色等選択スイッチ
からなる音色等選択スイッチ群12とを備えている。これ
らの鍵スイッチ群11及び音色等選択スイッチ群12はイン
ターフェース回路13,14を介してマイクロコンピュータ1
5に接続されており、同コンピュータ15は、鍵スイッチ
群11及び音色等選択スイッチ群11をスキャニングするこ
とにより、各鍵の押離鍵及び音色等の選択状態を検出し
て、押鍵された鍵の楽音信号形成チャンネルへの割り当
て処理を実行するとともに、前記割り当てに関係して発
生すべき楽音の音高、音色、音量等を制御するための制
御信号を楽音信号発生装置10に出力する。 この場合、前記制御信号は押鍵された鍵の音高に比例
して変化するピッチパラメータPP、楽音信号発生装置10
におけるFM演算の態様を制御するためのマイクロコード
MC、前記FM演算における変調指数又は発生楽音信号の振
幅エンベロープの形成に必要なエンベロープパラメータ
EP、及び鍵の押離鍵を表すキーオン信号KOからなり、こ
れらの各信号PP,MC,EP,KOは楽音信号発生装置10におけ
るｍ＊ｎ個（本件実施例では64個）の演算タイムスロッ
ト数分出力される。なお、前記ｍは楽音信号発生装置10
の楽音信号形成チャンネル数（同時発音可能な楽音の数
に対応）を表すものであるとともに、前記ｎは各楽音信
号形成チャンネルに割り当てられた演算タイムスロット
数（オペレータ数）を表すものであり、これらのm,nは
音色選択及び変調モード選択に応じて変更されるもので
ある。 楽音信号発生装置10の詳細な説明は後述するとして、
同発生装置10は、前記各信号PP,MC,EP,KOに応じて、ｍ
＊ｎ個の演算タイムスロットからなる１演算サイクル毎
に、各楽音信号形成チャンネルにてそれぞれ時分割形成
した楽音信号の各瞬時値を加算合成し、該合成結果を波
形データWDとしてD/A変換器16に出力する。D/A変換器16
は供給されたディジタル信号をアナログ信号に変換して
出力するもので、同変換器16にはサウンドシステム17が
接続されている。サウンドシステム17はアンプ、スピー
カからなり、供給されたアナログ信号に対応した楽音を
発音する。 次に、楽音信号発生装置10について詳述すると、この
楽音信号発生装置10はFM演算回路10Aを備えている。 FM演算回路10Aは、第１図に示すように、直列接続し
た加算器21、正弦波テーブル22、加算器23及び対数／線
形変換テーブル24からなるFM演算ユニットを有する。加
算器21は、外部から供給され時間経過に従って０〜２π
に渡って繰り返し変化する位相信号PDと、前記演算ユニ
ットを循環している循環信号XDとを加算して出力する。
正弦波テーブル22は線形入力に対して対数表示した正弦
波の瞬時値を表すデータを記憶している。加算器23は、
外部から供給されFM演算における変調指数又は発生楽音
信号の振幅エンベロープを表すエンベロープ信号ADと、
正弦波テーブル22からの出力信号とを加算して出力す
る。対数／線形変換テーブル24は入力対数値に対する線
形値を記憶している。これにより、このFM演算ユニット
は入力信号XD,PD,ADに対して下記演算を実行して出力信
号YDを出力する。 YD＝AD＊sin（XD＋PD） このFM演算ユニットには、直列接続したセレクタ回路
25、レジスタ回路26、セレクタ回路27、シフトレジスタ
回路28、論理和回路群29、遅延回路30、シフタ回路31及
びシフトレジスタ回路32からなる帰還路が設けられてお
り、各回路25〜32はそれぞれ複数ビットで構成されてい
る。 セレクタ回路25はその選択制御入力に供給されるテン
ポラリライト信号TWにより制御されるもので、同信号TW
がハイレベル“1"のときFM演算ユニットからの出力信号
YDをレジスタ回路26の入力に選択出力し、かつ同信号TW
がローレベル“0"のときレジスタ回路26から帰還された
信号を同回路26の入力に選択出力する。レジスタ回路26
はクロックパルスφにより信号の取り込み及び出力が制
御されるものであり、これらのセレクタ回路25及びレジ
スタ回路26は前記出力信号YDを一時的に記憶するととも
に１ビット遅延して出力するテンポラリレジスタを構成
する。 なお、前記クロックパルスφはタイミング制御信号発
生器10B（第２図）から出力されるもので、第４図に示
すように、ｍ＊ｎ個の各演算タイムスロットの周期を規
定するものである。また、このタイミング制御信号発生
器10Bからは、第４図に示すように、１演算タイムスロ
ット幅の第１〜第４スロットタイミング信号φ_S1〜φ_S4
が４演算タイムスロット毎に繰り返し出力される。 レジスタ回路26の出力はセレクタ回路27の一方の入力
に接続されており、同セレクタ回路27は、その選択制御
入力に供給される２ビットのレジスタ選択信号RSELが
“10"のときレジスタ回路26からの信号をシフトレジス
タ回路28へ選択出力し、同選択信号RSELが“01"のとき
その他方の入力に供給される信号をシフトレジスタ回路
28へ選択出力し、かつ同選択信号RSELが他の値のときい
ずれの入力をも選択出力しない。シフトレジスタ回路28
は７ステージで構成されるとともに、各ステージにおけ
る信号の取り込み及び出力はクロックパルスφにより制
御されるようになっており、同レジスタ28は入力信号を
７演算タイムスロット分遅延して出力する。 論理和回路群29は第１〜第３入力端を有するととも
に、シフトレジスタ回路28から第１入力端に供給された
信号と第２及び第３入力端に供給された各信号とを各ビ
ット毎に論理和合成する３入力のオア回路を各信号のビ
ット数分有しており、各信号の各ビット信号を論理和合
成して出力する。ただし、この場合、後述するように、
第１〜第３入力端に同時に複数の信号が供給されること
はなく、実質的には第１〜第３入力端に供給された各信
号がそのままの形で遅延回路30にそれぞれ出力される。
遅延回路30はクロックパルスφにより制御され、入力信
号を１演算タイムスロット分遅延してシフタ回路31へ出
力する。 シフタ回路31はその制御入力端に供給されたシフト制
御信号SHIFTに応じて入力信号を所定ビットだけ上方又
は下方にシフトして出力する。これにより、入力信号は
シフト制御信号SHIFTにより表された量だけ…2^-2,2^-1,
1,2,2²…倍されて出力される。シフタ回路31に接続され
たシフトレジスタ回路32は56ステージで構成されるとと
もに、各ステージにおける信号の取り込み及び出力はク
ロックパルスφにより制御されるようになっており、同
レジスタ回路32は入力信号を56演算タイムスロット分遅
延して、FM演算ユニットへ入力信号XDとして出力する。 このように各回路25〜32により構成されたFM演算ユニ
ットの帰還路おいては、同演算ユニットの出力信号YD
が、１演算サイクルを構成する64演算タイムスロットよ
り「１」だけ大きい65演算タイムスロット分遅延され
て、同演算ユニットの入力信号XDとして帰還される。そ
して、前記信号YDから信号XDまでの遅延過程は、第１図
のポイントＡ〜Ｅに対応させて第４図のタイムチャート
に示してある。 また、このFM演算回路10Aにおいては、前述のセレク
タ回路25、レジスタ回路26及びセレクタ回路27に、並列
的に、加算器33、セレクタ回路34、レジスタ回路35及び
セレクタ回路36が設けられている。 これらの各回路33〜36は前記各回路25〜27と同一ビッ
ト数で構成され、加算器33はFM演算ユニットの出力信号
YDとセレクタ回路36の出力とを加算して出力する。セレ
クタ回路34はその選択制御入力に供給されるアキュムレ
ータライト信号AWにより制御されるもので、同信号AWが
ハイレベル“1"のとき加算器33の出力信号をレジスタ回
路35の入力に選択出力し、かつ同信号AWがローレベル
“0"のときレジスタ回路35から帰還された信号を同回路
34の入力に選択出力する。レジスタ回路35はクロックパ
ルスφにより信号の取り込み及び出力が制御されるもの
であり、これらの加算器33、セレクタ回路34及びレジス
タ回路35は前記出力信号YDをセレクタ回路36の出力に累
算するアキュムレータを構成する。 このアキュムレータすなわちレジスタ回路35の出力は
セレクタ回路27の他方の入力に接続されるとともに、セ
レクタ回路36の一方の入力に接続されている。セレクタ
回路36の他方の入力にはレジスタ回路26の出力が接続さ
れており、同セレクタ回路36は、その選択制御入力に供
給される２ビットのアキュムレータ選択信号ACSELが“1
0"のときレジスタ回路26からの信号を加算器33へ選択出
力し、同選択信号ACSELが“01"のときその他方の入力に
供給される信号を加算器33へ選択出力し、かつ同選択信
号ACSELが他の値のときいずれの入力をも選択出力しな
い。 このように構成したアキュムレート用の各回路33〜36
においても、前述したセレクタ回路27、シフトレジスタ
回路28、論理和回路群29、遅延回路30、シフタ回路31及
びシフトレジスタ32とを合わせると、FM演算ユニットの
出力信号YDは65演算タイムスロット分遅延されて同演算
ユニットの入力信号XDとして帰還される。そして、この
場合も、前記信号YDから信号XDまでの遅延過程は前記場
合と同様である。（第４図参照） さらに、このFM演算回路10Aにおいては、前述のセレ
クタ回路25,34、レジスタ回路26,35、セレクタ回路27,3
6及びシフトレジスタ回路28に、並列的に、フィードバ
ックFM演算用の帰還路が２系統設けられている。 前記一方の帰還路は、直列接続した遅延回路37、ラッ
チ回路38,39、シフトレジスタ回路40、加算器41、ラッ
チ回路42及びゲート回路43からなるもので、これらの各
回路37〜43は前述した各帰還路を構成する各回路と同一
ビット数で構成されている。前記他方の帰還路は、前記
遅延回路37を含めて、直列接続したラッチ回路44,45、
シフトレジスタ回路46、加算器47、ラッチ回路48及びゲ
ート回路49からなるもので、これらの各回路44〜49も前
述した各帰還路を構成する各回路と同一ビット数で構成
されている。 遅延回路37はクロックパルスφにより制御され、加算
器33からの入力信号を１演算タイムスロット分遅延して
ラッチ回路38,44へ出力する。ラッチ回路38,44は第１及
び第２フィードバックライト信号FBW1,FBW2により制御
され、前記各信号FBW1,FBW2の到来により各入力信号を
取り込むと同時にラッチ回路39,45へそれぞれ出力す
る。ラッチ回路39,45は第１スロットタイミング信号φ
_S1により制御され、前記信号φ_S1の到来により各入力信
号を取り込むと同時にシフトレジスタ回路40,46及び加
算器41,47の各一方の入力へそれぞれ出力する。シフト
レジスタ回路40,46はそれぞれ16ステージで構成され
て、各ステージが第３スロットタイミング信号φ_S3に同
期して入力信号を取り込むとともに、第１スロットタイ
ミング信号φ_S1に同期して前記取り込んだ信号を出力す
るようになっており、各シフトレジスタ回路40,46は入
力信号を64演算タイムスロット（１演算サイクル）分遅
延して加算器41,47の各他方の入力へそれぞれ出力す
る。加算器41,47は両入力信号をそれぞれ加算してラッ
チ回路42,48へそれぞれ出力する。このように、加算器4
1,47にて、ラッチ回路39,45の出力にシフトレジスタ回
路40,46で遅延した１演算サイクル前の演算結果を加算
することにより、フィードバックFM演算におけるハッチ
ング現象が防止される。 ラッチ回路42,48は第４スロットタイミング信号φ_S4
により制御され、前記信号φ_S4の到来により各入力信号
を取り込むと同時にゲート回路43,49の入力へそれぞれ
供給する。ゲート回路43,49はゲーティング制御端に供
給される第１及び第２フィードバック選択信号FBSEL1,F
BSEL2により導通・非導通制御されるもので、各選択信
号FBSEL1,FBSEL2がハイレベル“1"のとき入力信号を論
理和回路群29の第２及び第３入力へそれぞれ出力し、か
つ各選択信号FBSEL1,FBSEL2がローレベル“0"のとき前
記信号の出力を禁止する。 このように各回路37〜49により構成されたフィードバ
ックFM演算用の各帰還路においては、前述した遅延回路
30及びシフトレジスタ32をも含め、FM演算ユニットの出
力信号YDは、１又は２演算サイクルを構成する64又は12
8演算タイムスロット分遅延されて、同演算ユニットの
入力信号XDとして帰還される。そして、前記信号YDから
信号XDまでの遅延過程は、第１図のポイントA,F〜H,D,E
に対応させて第４図のタイムチャートに示してある。 また、対数／線形変換テーブル24すなわちFM演算ユニ
ットの出力YDは出力累算器50にも供給されるようになっ
ている。この出力累算器50はタイミング制御信号発生回
路10B（第２図）からのクリア信号CL（第４図）により
累算記憶データを１演算サイクル毎にクリアし、かつ演
算出力転送信号OPTの到来毎にFM演算ユニットからの出
力信号YDを取り込むとともに該取り込んだ信号を順次累
算するようになっている。出力累算器50にはラッチ回路
51が接続されており、同ラッチ回路51はタイミング制御
信号発生器10B（第２図）から出力される出力ラッチ信
号OLにより出力累算器50の累算記憶データをラッチして
出力する。この出力ラッチ信号OLは、第４図に示すよう
に、クリア信号CLと同時にラッチ回路51に供給されるも
ので、クリア信号CLにより出力累算器50内の累算記憶デ
ータが次のタイミングでクリアされてしまう前に、同デ
ータがラッチ回路51に格納されるようになっている。 ふたたび、楽音信号発生装置10の説明に戻ると、同装
置10は、第２図に示すように、マイクロコードレジスタ
回路10Cを備えている。 マイクロコードレジスタ回路10Cは、第３図に示すよ
うに、セレクタ回路61及びシフトレジスタ回路62を備え
ている。セレクタ回路61は、その選択制御入力にマイク
ロコンピュータ15からマイクロコードライト信号MCWT
（ハイレベル“1"）が供給されたとき、同コンピュータ
15からその第１入力に供給されているマイクロコードMC
をシフトレジスタ回路62の第１ステージへ選択出力する
とともに、それ以外のときには、シフトレジスタ回路62
の最終ステージからその第２入力に供給されるマイクロ
コードMCを同レジスタ回路62の第１ステージに選択出力
する。この場合、マイクロコンピュータ15から出力され
るマイクロコードライト信号MCWTはクロックパルスφす
なわち各演算タイムスロットに同期している。シフトレ
ジスタ回路62は64ステージで構成されるとともに、各ス
テージにおける信号の取り込み及び出力はクロックパル
スφにより制御されるようになっており、同レジスタ回
路62は入力信号を１演算サイクルに対応した64演算タイ
ムスロット分遅延する。これにより、マイクロコンピュ
ータ15から供給される64個のマイクロコードMC（１演算
サイクルを構成する64演算タイムスロットに対応）が各
演算タイムスロットに同期してセレクタ回路61及びシフ
トレジスタ回路62に循環記憶される。 各マイクロコードMCは、２ビットの入力セレクト指示
信号ISEL1,ISEL0と、２ビットのフィードバック演算指
示信号FB1,FB0と、３ビットのアキュムレート演算指示
信号ACC2,ACC1,ACC0と、１ビットのテンポラリレジスタ
指示信号TRと、１ビットの演算出力指示信号OUTと、４
ビットのシフト指示信号SHIFTとからなる合計13ビット
の信号で構成されている。 入力セレクト指示信号ISEL1,ISEL0は、次の〜に
示すように、FM演算に対して帰還される入力信号の種類
を表す。 ISEL1,ISEL0＝“00"により、入力信号なしを表す。 ISEL1,ISEL0＝“01"により、第１図の加算器33、セレ
クタ回路34及びレジスタ回路35によりアキュムレートさ
れた信号を表す。 ISEL1,ISEL0＝“10"により、第１図のセレクタ回路25
及びレジスタ回路26により一時的に記憶された信号を表
す。 ISEL1,ISEL0＝“11"により、フィードバックFM演算の
ために第１図の各回路37〜49により遅延処理された信号
を表す。 そして、この入力指示信号ISEL1,ISEL0はレジスタ選
択信号RSELとして第１図のセレクタ回路27の選択制御入
力に供給されるとともに、アンド回路63を介して後述す
るフィードバックFM演算の制御信号形成のために利用さ
れる。 フィードバック演算指示信号FB1,FB0はフィードバッ
クFM演算の制御信号を形成するためのもので、その下位
ビットFB0は“0"により第１フィードバックFM演算系を
指示するとともに、“1"により第２フィードバックFM演
算系を指示する。そして、この下位ビットFB0の信号
は、インバータ回路64を介して、一方の入力にアンド回
路63の出力が接続されているアンド回路65の他方の入力
に供給されるとともに、一方の入力にアンド回路63の出
力が接続されているアンド回路66の他方の入力に直接供
給される。アンド回路65,66の各出力は、クロックパル
スφにより転送制御される各７ビットの遅延回路67,68
を介して、第１及び第２フィードバック選択信号FBSEL
1,FBSEL2として第１図のゲート回路43,49の制御入力へ
それぞれ供給される。 一方、フィードバック演算指示信号FB1,FB0の上位ビ
ットFB1は、“1"により第１及び第２フィードバックFM
演算系への入力を指示するとともに、“0"により同入力
の禁止を指示する。そして、この上位ビットFB1の信号
は、一方の入力にインバータ回路64の出力が接続されて
いるアンド回路69の他方の入力に供給されるとともに、
一方の入力に下位ビットFB0の信号が直接供給されてい
るアンド回路70の他方の入力に供給される。アンド回路
69,70の各出力は、クロックパルスφにより転送制御さ
れる各１ビットの遅延回路71,72を介して、第１及び第
２フィードバックライト信号FBW1,FBW2として第１図の
ラッチ回路38,44のラッチ制御入力へそれぞれ供給され
る。 ３ビットのアキュムレート演算指示信号ACC2,ACC1,AC
C0のうちの下位２ビットの信号ACC1,ACC0は、次の〜
に示すように、第１図の加算器33、セレクタ回路34及
びレジスタ回路35によるアキュムレート演算において、
FM演算ユニットの出力YDに対する加算信号の種類を表
す。 ACC1,ACC0＝“00",“11"により加算信号なしを表す。 ACC1,ACC0＝“01"により、前記アキュムレートされて
いる第１図のレジスタ35内の信号を表す。 ACC1,ACC0＝“10"により、一時記憶されている第１図
のレジスタ26内の信号を表す。 そして、この下位２ビットの信号ACC1,ACC0はアキュ
ムレータ選択信号ACSELとして第１図のセレクタ回路36
の選択制御入力に供給される。 一方、３ビットのアキュムレート演算指示信号ACC2,A
CC1,ACC0のうちの最上位ビットの信号ACC2は、“1"によ
り第１図の加算器33、セレクタ回路34及びレジスタ35か
らなるアキュムレータにおけるデータ更新を表すととも
に、“0"により同更新を禁止することを表す。そして、
この最上位ビットの信号ACC2は、アキュムレータライト
信号AWとして前記セレクタ回路34の選択制御入力へ供給
される。 テンポラリレジスタ指示信号TRは、“1"により第１図
のセレクタ25及びレジスタ26からなるテンポラリレジス
タへのFM演算ユニット出力YDの取り込みを指示するとと
もに、“0"により同取り込みの禁止を指示するものであ
る。そして、このテンポラリレジスタ信号TRはテンポラ
リライト信号としてセレクタ回路25の選択制御入力へ供
給されている。 演算出力指示信号OUTはFM演算結果の出力を指示する
もので、演算出力転送信号OPTとして第１図の出力累算
器50へ供給される。 ４ビットのシフト指示信号SHIFTはFM演算ユニットに
対する入力信号レベルを制御するもので、クロックパル
スφにより転送制御される８ビットの遅延回路73を介し
て第１図のシフタ回路31の制御入力に供給されている。 ふたたび、第２図の説明に戻ると、楽音信号発生装置
10は、さらに、ピッチパラメータレジスタ回路10D、エ
ンベロープパラメータレジスタ回路10E及びキーオンレ
ジスタ回路10Fを備えている。これらの各回路10D〜10F
は、前記マイクロコードレジスタ回路10Cのセレクタ回
路61及びシフトレジスタ回路62のような64ステージの循
環記憶回路（ただし、ビット数はその用途によって異な
る）をそれぞれ備えており、マイクロコンピュータ15か
ら書き込み制御信号と共に供給されるピッチパラメータ
PP、エンベロープパラメータEP及びキーオン信号KOを前
述した64個の演算タイムスロットに同期して循環記憶す
る。 ピッチパラメータレジスタ回路10Dには位相データ発
生器10Gが接続されており、同発生器10Gには前記循環記
憶されている64個のピッチパラメータPPがクロックパル
スφに同期して順次繰り返し供給されるようになってい
る。位相データ発生器10Gは前記64個のピッチパラメー
タPPをクロックパルスφに同期して時分割累算するとと
もに出力するアキュムレータを内蔵しており、前記累算
結果を０〜２πに渡って変化する位相信号PDとして第１
図の加算器21へ供給する。なお、前記累算においては、
キーオンレジスタ回路10Fから供給されるキーオン信号K
Oにより、位相信号PDが楽音の発生開始時（鍵盤におけ
る新たな押鍵時）に「０」に初期設定されるようになっ
ている。 また、エンベロープパラメータレジスタ回路10E及び
キーオンレジスタ回路10Fにはエンベロープ発生器10Hが
接続されており、同発生器10Hには前記循環記憶されて
いる64個のエンベロープパラメータEP及びキーオン信号
KOがクロックパルスφに同期して順次繰り返し供給され
るようになっている。エンベロープ発生器10Hは、前記6
4個のエンベロープパラメータEP及びキーオン信号KOに
基づいて、FM演算における変調指数又は楽音信号の振幅
を制御するための64個のエンベロープ波形をクロックパ
ルスφに同期して時分割形成するとともに出力する演算
器を内蔵しており、前記演算結果をエンベロープ信号AD
として第１図の加算器23へ供給する。 次に、上記のように構成した実施例の動作を説明する
が、まず、同時発音可能な楽音の数（楽音信号形成チャ
ンネル数）ｍが16個であり、１楽音信号形成チャンネル
に割り当てられている演算タイムスロット数ｎが４個で
ある場合について説明する。 これらの数m,nは音色等選択スイッチ群12における音
色選択及び変調モード選択により決定されるとともに、
その中でも種々の演算態様が選択されるものであるが、
第５図の結線図で表されるような演算態様を代表させて
説明する。なお、第５図の結線図においては、OP1〜OP4
が各演算タイムスロット毎のFM演算を表しており、各FM
演算は矢印で表された方向に前段のFM演算結果が後段の
FM演算に入力されることを表すとともに、帰還路を有す
るOP4はフィードバックFM演算を表していて、１楽音信
号形成チャンネル内の各FM演算はOP4→OP1の順に行われ
る。この場合、前記音色等選択スイッチ群12における音
色選択及び変調モード選択により、マイクロコンピュー
タ15からマイクロコードレジスタ回路10Cには、第６図
のようなマイクロコードが16個の楽音信号形成チャンネ
ル内の各４個ずつの演算タイムスロットに供給されて、
同レジスタ回路10Cは前記演算タイムスロット毎にFM演
算回路10Aにおける演算態様を時分割制御する。 このような演算制御状態下で、鍵盤にていずれの鍵が
押離鍵されて、キースイッチ群11の前記鍵に対応したキ
ースイッチが開閉成されると、マイクロコンピュータ15
が前記開閉成を検出して、該開閉成された鍵を16個の楽
音信号形成チャンネルのいずれかに割り当てるととも
に、該割り当てたチャンネルに属する４個の演算タイム
スロットに同期して、前記押離鍵された鍵に関係したピ
ッチパラメータPP、エンベロープパラメータEP及びキー
オン信号KOをピッチパラメータレジスタ回路10D、エン
ベロープパラメータレジスタ回路10E及びキーオンレジ
スタ回路10Fへ出力する。そして、位相データ発生器10G
及びエンベロープ発生器10Hは、前記割当チャンネルに
属する４個の演算タイムスロットに同期して、位相信号
PD及びエンベロープ信号ADをFM演算回路10Aに時分割出
力する。なお、各楽音信号形成チャンネルの時間軸上の
割り当て、及び同チャンネルに属する４個の演算タイム
スロットの時間軸上の割り当ては、第４図のタイムチャ
ートに示すように、０→15チャンネル及び４→1FM演算
（第１〜第４演算タイムスロットに対応）の順に連続し
て割り当てられている。 この場合、第１演算タイムスロットにて、マイクロコ
ードレジスタ回路10Cのシフトレジスタ回路62（第３
図）からは、第６図のOP4の欄に示す各指示信号がそれ
ぞれ出力される。これにより、FM演算回路10A（第１
図）には、ハイレベル“1"の第１フィードバック選択信
号FBSEL1が前記タイミングから７演算タイムスロット分
遅れて供給され、ハイレベル“1"の第１フィードバック
ライト信号FBW1が前記タイミングから１演算タイムスロ
ット分遅れて供給され、ハイレベル“1"のアキュムレー
タライト信号AWが前記タイミングで供給され、かつシフ
ト制御信号SHIFTが前記タイミングから８演算タイムス
ロット分遅れて供給される。 これらの各信号FBW1,FBSEL1,SHIFTを所定量だけ遅延
して出力する理由は、前記各信号FBW1,FBSEL1,SHIFTが
供給されるラッチ回路38、ゲート回路43及びシフタ回路
31の入力が、FM演算ユニットの入出力XD,YDに対して第
４図に示すように所定量だけ遅延されているためであ
る。これにより、FM演算ユニットから第１演算タイムス
ロットにて出力された信号YDは、シフト量SHIFT（変調
指数）が乗算されて１演算サイクル（64演算タイムスロ
ット）後の第１タイムスロットにてFM演算ユニットの入
力信号XDとなるので、この第１タイムスロットにてフィ
ードバックFM演算が実行されるようになる。一方、アキ
ュムレータライト信号AWは第１タイムスロットにてセレ
クタ回路34に供給され、このとき、セレクタ回路36は信
号を出力しないように制御されているので、前記第１タ
イムスロットにてフィードバックFM演算された信号はレ
ジスタ回路35に格納される。 また、第２演算タイムスロットになると、マイクロコ
ードレジスタ回路10Cのシフトレジスタ回路62（第３
図）からは、第６図のOP3の欄に示す各指示信号がそれ
ぞれ出力される。これにより、FM演算回路10A（第１
図）には、“00"を表すレジスタ選択信号RSELが前記第
２タイムスロットのタイミングで供給されるとともに、
ローレベル“0"の第１及び第２フィードバック選択信号
FBSEL1,FBSEL2が前記タイミングから７演算タイムスロ
ット分遅れて供給される。その結果、シフトレジスタ回
路28の７演算タイムスロットの遅延により、前記第２タ
イムスロットから７演算タイムスロット分遅れたタイミ
ングでは、論理和回路群29へは何も入力信号が供給され
ず同回路群29は「０」を表す信号を出力する。そして、
この信号は遅延回路30及びシフトレジスタ回路32により
57演算タイムスロット分遅延され、次の演算サイクルの
第２タイムスロット（７＋１＋56＝64）で、入力信号XD
としてFM演算ユニットに入力される。これにより、第２
タイムスロットでは、FM演算ユニットにて外部からの各
信号PD,ADのみを用いた演算が実行されるので、第５図
のOP3で示したFM演算が実行されることになる。 また、この場合、第２タイムスロットのタイミングで
テンポラリライト信号TWがセレクタ回路25に供給される
ので、この第２タイムスロットのFM演算結果は同タイミ
ングでレジスタ回路26に取り込まれて、次の演算タイム
スロットにて出力される（第４図Ｂ参照）。 また、第３演算タイムスロットになると、マイクロコ
ードレジスタ回路10Cのシフトレジスタ回路62（第３
図）からは、第６図のOP2の欄に示す各指示信号がそれ
ぞれ出力される。これにより、FM演算回路10A（第１
図）には、“10"を表すレジスタ選択信号RSEL、“01"を
表すアキュムレータ選択信号ACSEL及びハイレベル“1"
のアキュムレータライト信号AWが前記第３タイムスロッ
トのタイミングで供給されるとともに、シフト量OPIL2
に等しいシフト制御信号SHIFTが８演算タイムスロット
分遅延されて供給される。その結果、セレクタ回路27が
前記レジスタ回路26に取り込んだ第２タイムスロットの
FM演算結果を出力するので、前述したシフトレジスタ回
路28、遅延回路30、シフタ回路31及びシフトレジスタ回
路32の作用により、前記演算結果にシフト量OPIL2（変
調指数）が乗算された信号が１演算サイクル後の第３タ
イムスロットのタイミングで、入力信号XDとしてFM演算
ユニットに入力される。これにより、第３タイムスロッ
トでは、FM演算ユニットにて、第２タイムスロットの演
算結果と外部からの各信号PD,ADを用いた演算が実行さ
れるので、第５図のOP3に直列接続されているOP2で示し
たFM演算が実行されることになる。 また、この場合、第３演算タイムスロットのタイミン
グで“01"を表すアキュムレータ選択信号ACSELがセレク
タ回路36に供給されるとともに、ハイレベル“1"のアキ
ュムレータライト信号AWがセレクタ回路34に供給され
る。これにより、加算器33にはFM演算ユニットの出力信
号YDと前記第１演算タイムスロットにてレジスタ回路35
に格納した信号とが供給され、加算器33は前記第１及び
第３演算タイムスロットの両演算結果を加算したものを
出力し、レジスタ35には前記加算結果が新たに格納され
る。その結果、第５図にOP4に並列接続されているOP2で
示した累算が実行されることになる。 また、第４演算タイムスロットになると、マイクロコ
ードレジスタ回路10Cのシフトレジスタ回路62（第３
図）からは、第６図のOP1の欄に示す各指示信号がそれ
ぞれ出力される。これにより、FM演算回路10A（第１
図）には、“01"を表すレジスタ選択信号RSEL及びハイ
レベル“1"の演算出力転送信号OPTが前記第４タイムス
ロットのタイミングで供給されるとともに、シフト量OP
IL1に等しいシフト制御信号SHIFTが８演算タイムスロッ
ト分遅延されて供給される。その結果、セレクタ回路27
が前記レジスタ回路35に取り込んだ第３タイムスロット
の累算結果を出力するので、前述したシフトレジスタ回
路28、遅延回路30、シフタ回路31及びシフトレジスタ回
路32の作用により、前記演算結果にシフト量OPIL1（変
調指数）が乗算された信号が１演算サイクル後の第４タ
イムスロットのタイミングで、入力信号XDとしてFM演算
ユニットに入力される。これにより、第４タイムスロッ
トでは、FM演算ユニットにて、第３タイムスロットの演
算結果と外部からの各信号PD,ADを用いた演算が実行さ
れるので、第５図のOP2,OP4に直列接続されているOP1で
示したFM演算が実行されることになる。 また、この場合、第４演算タイムスロットのタイミン
グでハイレベル“1"の演算出力転送信号OPTが出力累算
器50に供給されるので、前記第４演算タイムスロットの
演算結果が出力累算器に取り込まれる。そして、このよ
うな各楽音信号の形成は16個の各楽音信号形成毎に時分
割で行われて、各楽音信号の瞬時値が順次計算されては
出力累算器50に供給される。 一方、この出力累算器50は１演算サイクル（64演算タ
イムスロット）毎にクリア信号CLによりクリアされるよ
うになっているので、１演算サイクルの間に供給される
各楽音信号形成チャンネル毎のFM演算ユニットの出力信
号YDが前記演算出力転送信号OPTの到来毎に累算され
る。そして、この１演算サイクル毎の累算結果は、前記
クリアの直前に、出力ラッチ信号OLによりラッチ回路51
に取り込まれる。そして、取り込まれた信号はD/A変換
器16によりアナログ信号に変換されてサウンドシステム
17に供給され、同システム17が前記アナログ信号に対応
した楽音を発音する。 次に、同時発音可能な楽音の数（楽音信号形成チャン
ネル数）ｍが８個であり、１楽音信号形成チャンネルに
割り当てられている演算タイムスロット数ｎが８個であ
る場合について説明する。 この場合も、種々の演算態様のうちで、第７図の結線
図で表されるような演算態様を代表させて説明するが、
同場合には、音色等選択スイッチ群12における音色選択
及び変調モード選択により、マイクロコンピュータ15か
らマイクロコードレジスタ回路10Cには、第８図のよう
なマイクロコードが８個の楽音信号形成チャンネル内の
各８個ずつの演算タイムスロットに供給される。 このような演算制御状態下で、鍵盤にていずれの鍵が
押離鍵されて、キースイッチ群11の前記鍵に対応したキ
ースイッチが開閉成されると、マイクロコンピュータ１
が前記とほぼ同様に機能するが、この場合、同コンピュ
ータ15は該開閉成された鍵を８個の楽音信号形成チャン
ネルのいずれかに割り当てるとともに、該割り当てたチ
ャンネルに属する８個の演算タイムスロットに同期し
て、前記押離鍵された鍵に関係したピッチパラメータP
P、エンベロープパラメータEP及びキーオン信号KOをピ
ッチパラメータレジスタ回路10D、エンベロープパラメ
ータレジスタ回路10E及びキーオンレジスタ回路10Fへ出
力する。そして、位相データ発生器10G及びエンベロー
プ発生器10Hは、前記割当チャンネルに属する８個の演
算タイムスロットに同期して、位相信号PD及びエンベロ
ープ信号ADをFM演算回路10Aに時分割出力する。 この場合、第１演算タイムスロットにて、マイクロコ
ードレジスタ回路10Cのシフトレジスタ回路62（第３
図）からは、第８図のOP8の欄に示す各指示信号がそれ
ぞれ出力される。この各指示信号は前述した第６図のOP
4の場合と同じであり、この第１タイムスロットにおい
ては、第７図のOP8で示すように、フィードバックFM演
算が実行されるとともに、該演算結果はアキュムレータ
を構成するレジスタ回路35に格納される。 また、第２演算タイムスロットになると、マイクロコ
ードレジスタ回路10Cのシフトレジスタ回路62（第３
図）からは、第８図のOP7の欄に示す各指示信号がそれ
ぞれ出力される。この場合、FM演算回路10Aには、前述
した第６図のOP3の場合におけるテンポラリライト信号T
Wに代えて、“01"を表すアキュムレータ選択信号ACSEL
及びハイレベル“1"のアキュムレータライト信号AWが第
２演算タイムスロットのタイミングで供給される。これ
により、第２タイムスロットでは、第７図のOP7で示し
た外部からの各信号PD,ADのみを用いたFM演算が実行さ
れるとともに、該演算結果は前記第１演算タイムスロッ
トの演算結果に累算されてレジスタ35に新たに格納され
る。 また、第３演算タイムスロットになると、マイクロコ
ードレジスタ回路10Cのシフトレジスタ回路62（第３
図）からは、第８図のOP6の欄に示す各指示信号がそれ
ぞれ出力される。この場合、FM演算回路10Aには、前述
した第６図のOP1の場合における演算出力転送信号OPTに
代えて、テンポラリライト信号TWがセレクタ回路25に供
給されるので、第７図のOP6で示すように、レジスタ35
に格納されていたOP8,OP7の両演算の加算結果にFM演算
が施されるとともに、該演算結果がテンポラリレジスタ
を構成するレジスタ回路26に取り込まれる。 また、第４演算タイムスロットになると、マイクロコ
ードレジスタ回路10Cのシフトレジスタ回路62（第３
図）からは、第８図のOP5の欄に示す各指示信号がそれ
ぞれ出力される。この場合、FM演算回路10Aには、前述
した第８図のOP6の場合におけるテンポラリライト信号T
Wに代えて、“10"を表すアキュムレータ選択信号ACSEL
がセレクタ回路36に供給されるとともに、ハイレベル
“1"のアキュムレータライト信号AWがセレクタ回路34に
供給されるので、第７図のOP5で示すように、レジスタ3
5に格納されていたOP8,OP7の両演算の加算結果にFM演算
が施されるとともに、該演算結果がレジスタ回路26に格
納されていたOP6の演算結果に累算されてアキュムレー
タを構成するレジスタ35に格納される。 また、次の第１演算タイムスロットになると、マイク
ロコードレジスタ回路10Cのシフトレジスタ回路62（第
３図）からは、第８図のOP4の欄に示す各指示信号がそ
れぞれ出力される。この場合、FM演算回路10Aには、前
述した第８図のOP8の場合における第１フィードバック
選択信号FBSEL1及び第１フィードバックライト信号FBW1
に代えて、第２フィードバック選択信号FBSEL2及び第２
フィードバックライト信号FBW2が供給されるので、ラッ
チ回路44,45、シフトレジスタ回路46、加算器47、ラッ
チ回路48及びゲート回路49からなる第２フィードバック
演算系を用いたフィードバックFM演算が実行される。ま
た、この場合、前述した第８図のOP7の場合と同様な“0
1"を表すアキュムレータ選択信号ACSEL及びハイレベル
“1"のアキュムレータライト信号AWが第１演算タイムス
ロットのタイミングで供給されるので、第７図のOP4で
示すように、前記フィードバック演算の結果はアキュム
レータを構成するレジスタ回路35に格納されていたOP5
の演算結果に累算されて同レジスタ35に新たに格納され
る。 また、次の第２演算タイムスロットになると、マイク
ロコードレジスタ回路10Cのシフトレジスタ回路62（第
３図）からは、第８図のOP3の欄に示す各指示信号がそ
れぞれ出力される。これらの各指示信号は前述した第８
図のOP7の場合と同じであり、第７図のOP3で示すよう
に、外部からの各信号PD,ADのみを用いたFM演算が実行
されるとともに、該演算結果は前記OP4の演算結果に累
算されてレジスタ35には新たに格納される。 さらに、次の第３及び第４演算タイムスロットになる
と、マイクロコードレジスタ回路10Cのシフトレジスタ
回路62（第３図）からは、第８図のOP2,OP1の欄に示す
各指示信号がそれぞれ出力される。これらの各指示信号
は前述した第６図のOP1の場合と同じであり、第７図のO
P2,OP1でそれぞれ示すように、レジスタ35に格納されて
いたOP6〜OP3の累算結果にFM演算が施されて、出力累算
器50に出力される。出力累算器50はこれらOP1,OP2の演
算結果を累算して、前述のように１演算サイクル毎に累
算結果をラッチ回路51に出力する。これにより、前述の
場合と同様に、８個の楽音信号形成チャンネルのそれぞ
れ形成された楽音信号に対応した楽音が、サウンドシス
テム17から発音される。 上記動作説明からも理解できるとおり、上記実施例よ
れば、遅延時間が１演算サイクルを構成する64演算タイ
ムスロットより長い65演算タイムスロットからなる帰還
路を介して、FM演算ユニットの出力信号YDを同ユニット
の入力信号XDとして帰還するようにしたので、ある一つ
の演算タイムスロットでFM変調演算の施された信号を１
個分後ろの演算タイムスロットに対応したタイミングで
直列的に次のFM変調演算に利用できるようになり、ま
た、この直列的なFM変調演算の回数をマイクロコードMC
により制御するようにしたので、１演算サイクルを構成
する64個の演算タイムスロット数を変更することなく、
各楽音信号の形成のための各楽音信号形成チャンネルに
割り当てられた演算タイムスロット数を容易に変更させ
ることができる。 また、前記帰還路内に、セレクタ回路25及びレジスタ
回路26からなるテンポラリレジスタを設けるとともに、
該テンポラリレジスタに並列に加算器33、セレクタ回路
34及びレジスタ回路35からなるアキュムレータを設ける
ようにして、これらの利用をマイクロコードMCで制御す
るようにしたので、FM変調演算による結果を並列的に順
次累算でき、楽音信号形成におけるFM演算態様を簡単に
種々変更できる。 さらに、これらの帰還路に並列に、遅延回路37、ラッ
チ回路38,39,42、シフトレジスタ回路40、加算器41及び
ゲート回路43からなる第１フィードバックFM演算系を設
けるとともに、遅延回路37、ラッチ回路44,45,48、シフ
トレジスタ回路46、加算器47及びゲート回路49からなる
第２フィードバックFM演算系を設け、FM演算ユニットの
出力信号YDを１演算サイクルに対応した64演算タイムス
ロット遅延して同ユニットの入力信号XDとして帰還する
ようにしたので、楽音信号の形成にフィードバックFM演
算を利用できる。 なお、上記の動作説明においては、２種類のFM演算態
様しか説明しなかったが、マイクロコードMCを種々変更
することにより、種々の態様でFM演算を行わせることが
できる。 また、上記実施例においては、FM演算ユニットの帰還
路が１演算サイクルより１演算タイムスロットだけ多く
信号遅延を行うようにしたが、同帰還路が2,3・・・演
算タイムスロット分多い66,67・・・演算タイムスロッ
ト分だけ信号遅延を行うようにしても本発明は実現でき
る。この場合、１楽音信号形成チャンネルを構成する各
演算タイムスロットは1,2・・・個ずつ間隔をあけるよ
うに構成すればよい。 また、上記実施例の第１及び第２フィードバック演算
系の信号遅延時間を64演算タイムスロット分（ただし、
シフトレジスタ40,46を考慮しない）でなく、64の整数
倍の128,192・・・演算タイムスロット分にするように
してもよい。 さらに、上記実施例においては、FM演算により楽音信
号を形成するようにしたが、本発明は、このFM演算に代
えて、AM演算などの各種変調演算を利用した楽音信号発
生装置にも適用できる。この場合、上記実施例のFM演算
ユニットを前記各種変調演算をする変調演算ユニットで
構成するようにすればよい。

【図面の簡単な説明】

第１図は本発明の一実施例を示す楽音信号発生装置のブ
ロック図、第２図は同楽音信号発生装置を備えた電子楽
器の全体を概略的に示すブロック図、第３図は第２図の
マイクロコードレジスタ回路の詳細ブロック図、第４図
は第１図の楽音信号発生装置の動作を説明するためのタ
イムチャート、第５図は同楽音信号発生装置の演算態様
の一例を示す結線図、第６図は同演算態様を実行させる
ためのマイクロコードのデータフォーマット図、第７図
は同楽音信号発生装置の演算態様の他の例を示す結線
図、第８図は同演算態様を実行させるためのマイクロコ
ードのデータフォーマット図である。 符号の説明 10……楽音信号発生装置、10A……FM演算回路、10B……
タイミング制御信号発生器、10C……マイクロコードレ
ジスタ回路、10D……ピッチパラメータレジスタ回路、1
0E……エンベロープパラメータレジスタ回路、10F……
キーオンレジスタ回路、10G……位相データ発生器、10H
……エンベロープ発生器、21,23,33,41,47……加算器、
22……正弦波テーブル、24……対数／線形変換テーブ
ル、25,27,34,36……セレクタ回路、26,35……レジスタ
回路、28,32,40,46……シフトレジスタ回路、29……論
理和回路群、30,37……遅延回路、31……シフタ回路、3
8,39,42,44,45,48,51……ラッチ回路、43,49……ゲート
回路、50……出力累算器。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】同時発音可能な複数の楽音信号の各瞬時値
   の全てを算出するために必要な１演算サイクルを複数の
   演算タイムスロットで構成するとともに、同複数の演算
   タイムスロットを各楽音信号の形成のための複数の楽音
   信号形成チャンネル毎に所定の複数ずつ割り当て、同所
   定の複数ずつ割り当てられた演算タイムスロットにおけ
   る変調演算の実行により各楽音信号形成チャンネル毎に
   各楽音信号の瞬時値を算出するようにした楽音信号発生
   装置において、 第１入力に外部から供給された信号と第２入力に供給さ
   れた信号のいずれか一方を変調用信号とするとともに他
   方を被変調用信号として変調演算を実行して演算結果を
   出力する変調演算手段と、 前記変調演算手段から出力された信号を演算タイムスロ
   ット単位で前記１演算サイクルに要する時間よりも長く
   かつ１演算サイクルの整数倍でない時間遅延して同変調
   演算手段の第２入力に供給し、前記楽音信号形成チャン
   ネル毎に所定の複数ずつ割り当てられた演算タイムスロ
   ットの中で一つの演算タイムスロットの変調演算結果を
   他の一つの演算タイムスロットの変調演算に利用させる
   遅延手段と を備えたことを特徴とする楽音信号発生装置。
2. 【請求項２】前記請求項１の遅延手段にアキュムレータ
   回路を内蔵させたことを特徴とする楽音信号発生装置。
3. 【請求項３】前記変調演算手段から出力された信号を前
   記１演算サイクルに要する時間の整数倍に相当する時間
   だけ遅延して同変調演算手段の第２入力に供給する第２
   の遅延手段を、前記請求項１の遅延手段に対して並列的
   に設けたことを特徴とする楽音信号発生装置。