JP2517564B2 - 信号処理装置 - Google Patents
信号処理装置Info
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- JP2517564B2 JP2517564B2 JP61243991A JP24399186A JP2517564B2 JP 2517564 B2 JP2517564 B2 JP 2517564B2 JP 61243991 A JP61243991 A JP 61243991A JP 24399186 A JP24399186 A JP 24399186A JP 2517564 B2 JP2517564 B2 JP 2517564B2
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- Japan
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- signal
- input terminal
- circuit
- processing device
- signal input
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/90—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using coding techniques not provided for in groups H04N19/10-H04N19/85, e.g. fractals
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/04—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using pulse code modulation
- H04B14/046—Systems or methods for reducing noise or bandwidth
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Multimedia (AREA)
- Analogue/Digital Conversion (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Description
【発明の詳細な説明】 本発明は、比較回路と、加算回路と、該加算回路に接
続されたメモリとを具え、前記比較回路は入力信号受信
用の第１信号入力端子と第２信号入力端子とを有し、前
記加算回路は前記比較回路に接続された第３信号入力端
子と第４信号入力端子とを有し、前記メモリは前記比較
回路の第２信号入力端子と前記加算回路の第４信号入力
端子とに接続して成る信号処理装置に関するものであ
る。
続されたメモリとを具え、前記比較回路は入力信号受信
用の第１信号入力端子と第２信号入力端子とを有し、前
記加算回路は前記比較回路に接続された第３信号入力端
子と第４信号入力端子とを有し、前記メモリは前記比較
回路の第２信号入力端子と前記加算回路の第４信号入力
端子とに接続して成る信号処理装置に関するものであ
る。
斯かる信号処理装置は例えばTVカメラのような画像処
理装置内の変調器として使用され、「Society of Motio
n Pictures and Television Engineers（SMPTE） Journ
al」pp.686−694,1981年８月，に発表されたH.Bruggema
nの論文“Tempral Filtering Using Pixel Incrementin
g"に開示されている。
理装置内の変調器として使用され、「Society of Motio
n Pictures and Television Engineers（SMPTE） Journ
al」pp.686−694,1981年８月，に発表されたH.Bruggema
nの論文“Tempral Filtering Using Pixel Incrementin
g"に開示されている。
この信号処理装置においては、比較回路はアナログビ
デオ信号の振幅と、ｎビットD/A変換器により発生され
る予測信号の振幅とを比較する。この比較において加算
回路に供給される差信号の符号が決定される。インクリ
メントコントローラと各記憶位置にｍビットを含むディ
ジタルメモリとが更に加算回路に結合される。このメモ
リにストアされているｍビット数が加算装置に供給さ
れ、前記差信号及び前記インクリメントコントローラに
より決定されたインクリメント信号と一緒に所定のアル
ゴリズムで加算され、メモリに戻される。メモリから読
出されたｍビット数からｎビット（ｍ≧ｎ）がｎビット
D/A変換器に供給されて予測信号を形成する。
デオ信号の振幅と、ｎビットD/A変換器により発生され
る予測信号の振幅とを比較する。この比較において加算
回路に供給される差信号の符号が決定される。インクリ
メントコントローラと各記憶位置にｍビットを含むディ
ジタルメモリとが更に加算回路に結合される。このメモ
リにストアされているｍビット数が加算装置に供給さ
れ、前記差信号及び前記インクリメントコントローラに
より決定されたインクリメント信号と一緒に所定のアル
ゴリズムで加算され、メモリに戻される。メモリから読
出されたｍビット数からｎビット（ｍ≧ｎ）がｎビット
D/A変換器に供給されて予測信号を形成する。
この信号処理装置は、画像処理装置に使用する際に、
特に画像全体をストアする場合に必要とされるメモリが
極めて大きくなるという欠点を有する。
特に画像全体をストアする場合に必要とされるメモリが
極めて大きくなるという欠点を有する。
本発明の目的はメモリの各記憶位置ごとに必要とされ
るビット数を低減することにあり、この目的のために本
発明信号処理装置においては前記比較回路の第２信号入
力端子に供給すべき順次の信号の最下位ビットを表わす
ビット列を発生する矩形波信号発生器を前記加算回路に
結合すると共に前記比較回路の第２信号入力端子の最下
位ビット入力端子に接続したことを特徴とする。
るビット数を低減することにあり、この目的のために本
発明信号処理装置においては前記比較回路の第２信号入
力端子に供給すべき順次の信号の最下位ビットを表わす
ビット列を発生する矩形波信号発生器を前記加算回路に
結合すると共に前記比較回路の第２信号入力端子の最下
位ビット入力端子に接続したことを特徴とする。
このような信号処理装置においては、比較回路の比較
結果は値＋１又は−１を有するのみである。値＋１又は
−１をディジタル積分器（加算回路＋メモリ）に記憶さ
れている値に加算すると、その最下位ビットが加算ごと
に変化し、例えばディジタル積分器に記憶されている値
が偶数のとき、その最下位ビットが０から１に変化し、
ディジタル積分器に記憶されている値が奇数のとき、そ
の最下位ビットが１から０に変化する。従って、前記最
下位ビットの値は予測することができ、このように予測
しうる最下位ビットを矩形波発生器により発生させれ
ば、最下位ビットを記憶する必要がなくなる。
結果は値＋１又は−１を有するのみである。値＋１又は
−１をディジタル積分器（加算回路＋メモリ）に記憶さ
れている値に加算すると、その最下位ビットが加算ごと
に変化し、例えばディジタル積分器に記憶されている値
が偶数のとき、その最下位ビットが０から１に変化し、
ディジタル積分器に記憶されている値が奇数のとき、そ
の最下位ビットが１から０に変化する。従って、前記最
下位ビットの値は予測することができ、このように予測
しうる最下位ビットを矩形波発生器により発生させれ
ば、最下位ビットを記憶する必要がなくなる。
本発明によれば、メモリがその内容を予測し得る最下
位ビットを含まないので、量子化雑音が同一のままでメ
モリの効率が増大する。この結果として必要とされる記
憶容量を記憶位置の数と同数だけ減少させることができ
る。
位ビットを含まないので、量子化雑音が同一のままでメ
モリの効率が増大する。この結果として必要とされる記
憶容量を記憶位置の数と同数だけ減少させることができ
る。
前記比較回路が該回路の第１及び第２信号入力端子に
供給される信号間の差信号の符号に応じた値を有する２
進信号を発生するようにしてある本発明信号処理装置の
第１の好適例においては、前記加算回路の第４信号入力
端子の最下位ビット入力端子を前記矩形波信号発生器に
接続する。この信号処理装置はインクリメントコントロ
ーラを設けて可変ステップサイズを実現することができ
る利点がある。
供給される信号間の差信号の符号に応じた値を有する２
進信号を発生するようにしてある本発明信号処理装置の
第１の好適例においては、前記加算回路の第４信号入力
端子の最下位ビット入力端子を前記矩形波信号発生器に
接続する。この信号処理装置はインクリメントコントロ
ーラを設けて可変ステップサイズを実現することができ
る利点がある。
本発明信号処理装置の第２の好適例においては、前記
比較回路を該回路の第１及び第２信号入力端子に供給さ
れる信号間の差信号の符号と前記矩形信号発生器により
発生されるビット列の値に応じた３値信号を発生するよ
う構成する。
比較回路を該回路の第１及び第２信号入力端子に供給さ
れる信号間の差信号の符号と前記矩形信号発生器により
発生されるビット列の値に応じた３値信号を発生するよ
う構成する。
この信号処理装置は加算装置に必要とされるビット入
力端子数が１だけ減少するという追加の利点を有する。
力端子数が１だけ減少するという追加の利点を有する。
図面につき本発明を説明する。
第１図の基本回路図は電気通信システム又は通話シス
テム、或いは音声処理装置又はデイスプレイおよびTVカ
メラのような画像処理装置に使用するのに好適な信号処
理装置１を示す。後に詳述するように、この装置１はデ
ルタ変調、パルス符号変調、差分パルス符号変調又はA/
D変換器にも使用することができる。
テム、或いは音声処理装置又はデイスプレイおよびTVカ
メラのような画像処理装置に使用するのに好適な信号処
理装置１を示す。後に詳述するように、この装置１はデ
ルタ変調、パルス符号変調、差分パルス符号変調又はA/
D変換器にも使用することができる。
信号処理装置１は比較回路２と、加算回路３と、各記
憶位置ごとにｍビットを有する多数の記憶位置を含むｍ
ビットメモリ４と、図では比較回路２内に含めてあるｎ
ビットD/A変換器５とを具え、必要に応じインクリメン
トコントローラ６を具える。入力信号、例えばビデオ信
号は入力端子７に接続することができ、この信号は比較
回路２の第１信号入力端子８に供給される。メモリ４は
各々ｍビットを有する多数の記憶位置を含んでいる。記
憶位置の数は、例えば画像処理装置の場合にはこのメモ
リ１画像分又はそれ以上、１フィールド分又はそれ以
上、あるいは１ライン分又はそれ以上の画像処理をスト
アし得るようにする必要があるかにより決まる。画像は
フィールドから成り、フィールドはラインから成り、ラ
インは多数の画素から成る。各画素はｍビットの数で表
わされるグレーレベルを有し、このｍビットの数を１つ
の記憶位置に記憶し、読出すことができる。メモリ４は
ｍビットラインにより比較回路２の第２信号入力端子９
を経てｎビットD/A変換器５に接続される。一般に、ｍ
≧ｎであり、メモリ４のｍビットの内の上位のｎビット
がD/A変換器５に接続さる。メモリ４と加算回路３はデ
ィジタル積分器として接続される。第２入力端子９に供
給される信号はメモリ４の記憶位置から所定の瞬時に読
出された数を表わすものである。入力信号の振幅とD/A
変換された信号の振幅がアナログ比較器41で比較され、
その結果が差信号として比較回路２に接続された加算装
置３の第３信号入力端子に供給される。後に詳述するよ
う、第２図に示す装置では、差信号は演算値±“1"の２
進ステップサイズを有し、第３図では差信号は演算値±
“1"及び“0"の３値ステップサイズを有する。
憶位置ごとにｍビットを有する多数の記憶位置を含むｍ
ビットメモリ４と、図では比較回路２内に含めてあるｎ
ビットD/A変換器５とを具え、必要に応じインクリメン
トコントローラ６を具える。入力信号、例えばビデオ信
号は入力端子７に接続することができ、この信号は比較
回路２の第１信号入力端子８に供給される。メモリ４は
各々ｍビットを有する多数の記憶位置を含んでいる。記
憶位置の数は、例えば画像処理装置の場合にはこのメモ
リ１画像分又はそれ以上、１フィールド分又はそれ以
上、あるいは１ライン分又はそれ以上の画像処理をスト
アし得るようにする必要があるかにより決まる。画像は
フィールドから成り、フィールドはラインから成り、ラ
インは多数の画素から成る。各画素はｍビットの数で表
わされるグレーレベルを有し、このｍビットの数を１つ
の記憶位置に記憶し、読出すことができる。メモリ４は
ｍビットラインにより比較回路２の第２信号入力端子９
を経てｎビットD/A変換器５に接続される。一般に、ｍ
≧ｎであり、メモリ４のｍビットの内の上位のｎビット
がD/A変換器５に接続さる。メモリ４と加算回路３はデ
ィジタル積分器として接続される。第２入力端子９に供
給される信号はメモリ４の記憶位置から所定の瞬時に読
出された数を表わすものである。入力信号の振幅とD/A
変換された信号の振幅がアナログ比較器41で比較され、
その結果が差信号として比較回路２に接続された加算装
置３の第３信号入力端子に供給される。後に詳述するよ
う、第２図に示す装置では、差信号は演算値±“1"の２
進ステップサイズを有し、第３図では差信号は演算値±
“1"及び“0"の３値ステップサイズを有する。
メモリ４の記憶位置から読出された数の値は加算回路
３において信号入力端子10の差信号の値に加算され、そ
の結果がメモリ４に戻される。
３において信号入力端子10の差信号の値に加算され、そ
の結果がメモリ４に戻される。
ビデオ信号が第１信号入力端子８に供給される場合、
この信号処理装置１は図には示してない装置によりビデ
オ信号の画素と同期する周波数で動作される。これがた
め、メモリ４が適切な記憶容量を有するならば、Ｔ秒の
画像周期の１サイクルの間にメモリ４に第１画像が完全
に満たされる。この画像はまだ入力端子７に供給された
画像の粗い近似でしかない。その理由は１サイクルの間
では各画素のグレーレベルを表す数の値を差信号の所定
のステップサイズにより十分な精度で近似することがで
きないためである。このためにはもっと多数のサイクル
が必要であり、多数サイクル後にメモリ４はビデオ信号
のパルス符号変調値を含むようになる。
この信号処理装置１は図には示してない装置によりビデ
オ信号の画素と同期する周波数で動作される。これがた
め、メモリ４が適切な記憶容量を有するならば、Ｔ秒の
画像周期の１サイクルの間にメモリ４に第１画像が完全
に満たされる。この画像はまだ入力端子７に供給された
画像の粗い近似でしかない。その理由は１サイクルの間
では各画素のグレーレベルを表す数の値を差信号の所定
のステップサイズにより十分な精度で近似することがで
きないためである。このためにはもっと多数のサイクル
が必要であり、多数サイクル後にメモリ４はビデオ信号
のパルス符号変調値を含むようになる。
インクリメントコントローラ６は可変ステップサイズ
により装置１にアダプティブモードの動作を与えるもの
であって前記論文に開示されており、これを加算装置３
に接続する。この場合、最終ステップサイズは差信号が
インクリメントコントローラ６により入力端子20を経て
加算回路３に供給されるインクリメント数に加算されて
形成される。アダプティブ動作は、インクリメント数の
値が可変であって入力端子8,9の信号が相違する程度に
適応して変化する事実に基づいていう。これによりメモ
リ４は上述の場合より少数のサイクルの間に速い収れん
速度で画像の十分高精度のパルス符号変調値を含むよう
になる。
により装置１にアダプティブモードの動作を与えるもの
であって前記論文に開示されており、これを加算装置３
に接続する。この場合、最終ステップサイズは差信号が
インクリメントコントローラ６により入力端子20を経て
加算回路３に供給されるインクリメント数に加算されて
形成される。アダプティブ動作は、インクリメント数の
値が可変であって入力端子8,9の信号が相違する程度に
適応して変化する事実に基づいていう。これによりメモ
リ４は上述の場合より少数のサイクルの間に速い収れん
速度で画像の十分高精度のパルス符号変調値を含むよう
になる。
実際には、512×512画素を有する高品質画像システム
を使用し、各画素は例えば256グレーレベルを有し、こ
のシステムでは各記憶位置にｍ＝８ビットを必要とす
る。この場合、１画像に対し必要とされる記憶容量は2M
ビット（＝221ビット）にのぼる。
を使用し、各画素は例えば256グレーレベルを有し、こ
のシステムでは各記憶位置にｍ＝８ビットを必要とす
る。この場合、１画像に対し必要とされる記憶容量は2M
ビット（＝221ビット）にのぼる。
必要とされる記憶容量を制限するにはメモリ４が情報
内容を予測し得るビットを含んでいるということを認識
することが重要である。メモリ４内に存在する情報内容
の一部が予測可能であるということは、メモリ４の内容
に常に奇数（例えば＋１又は−１）のみが加算又は減算
される場合にはその２進表示の最下位ビットが各加算又
は減算ごとに交互に“0"および“1"を有するビット列に
なるという事実から明らかである。簡単に言えば、偶数
に奇数を加算又は偶数から奇数を減算すると奇数にな
り、同様に奇数に奇数を加算又は奇数から奇数を減算す
ると偶数になる。
内容を予測し得るビットを含んでいるということを認識
することが重要である。メモリ４内に存在する情報内容
の一部が予測可能であるということは、メモリ４の内容
に常に奇数（例えば＋１又は−１）のみが加算又は減算
される場合にはその２進表示の最下位ビットが各加算又
は減算ごとに交互に“0"および“1"を有するビット列に
なるという事実から明らかである。簡単に言えば、偶数
に奇数を加算又は偶数から奇数を減算すると奇数にな
り、同様に奇数に奇数を加算又は奇数から奇数を減算す
ると偶数になる。
このようにメモリ４の内容に常に奇数が加算される場
合、その内容は奇数が加算されるごとに交互に偶数と奇
数の間で変化し、その最下位ビットは交互に０と１の間
で変化する。例えば、メモリ４の内容が最初偶数であれ
ば、奇数の加算ごとにその内容が奇数→偶数→奇数・・
・に変化し、その最下位ビットが１→０→１・・・に変
化し、メモリ４の内容が最初奇数であれば、奇数の加算
ごとにその内容が偶数→奇数→偶数・・・に変化し、そ
の最下位ビットが０→１→０・・・に変化する。従っ
て、最下位ビットの値は予測することができるので、記
憶する必要はない。
合、その内容は奇数が加算されるごとに交互に偶数と奇
数の間で変化し、その最下位ビットは交互に０と１の間
で変化する。例えば、メモリ４の内容が最初偶数であれ
ば、奇数の加算ごとにその内容が奇数→偶数→奇数・・
・に変化し、その最下位ビットが１→０→１・・・に変
化し、メモリ４の内容が最初奇数であれば、奇数の加算
ごとにその内容が偶数→奇数→偶数・・・に変化し、そ
の最下位ビットが０→１→０・・・に変化する。従っ
て、最下位ビットの値は予測することができるので、記
憶する必要はない。
予測可能な内容を有するビットを、メモリ４の記憶容
量に対応するビット数だけ減らすことにより除去し、そ
の予測可能な情報内容を第２及び第３図に示すように矩
形波発生器12により発生させることができる。以下の説
明においてはメモリ４の各記憶位置のビット数（ｍ）は
第２信号入力端子９のビット数（ｎ）より１少ない数、
即ちｍ＝ｎ−１に選択してあるものとする。この場合に
は最下位の第ｎビットの予測可能な情報内容は矩形波発
生器12により発生され比較回路２の第２信号入力端子９
の最下位ビット入力端子23に供給される。
量に対応するビット数だけ減らすことにより除去し、そ
の予測可能な情報内容を第２及び第３図に示すように矩
形波発生器12により発生させることができる。以下の説
明においてはメモリ４の各記憶位置のビット数（ｍ）は
第２信号入力端子９のビット数（ｎ）より１少ない数、
即ちｍ＝ｎ−１に選択してあるものとする。この場合に
は最下位の第ｎビットの予測可能な情報内容は矩形波発
生器12により発生され比較回路２の第２信号入力端子９
の最下位ビット入力端子23に供給される。
入力端子７にはアナログ入力信号とディジタル入力信
号の双方を接続することができる。アナログ入力信号を
端子７に接続する場合には、第２信号入力端子９に供給
される信号を例えば比較回路２内のD/A変換器５（比較
回路内に破線で示してある）により更に処理することが
でき、この場合には比較回路２はアナログ比較器で構成
する必要がある。ディジタル入力信号を端子７に接続す
る場合には、D/A変換器５を省略することができ、この
場合には比較回路をディジタル比較回路として実現する
必要がある。
号の双方を接続することができる。アナログ入力信号を
端子７に接続する場合には、第２信号入力端子９に供給
される信号を例えば比較回路２内のD/A変換器５（比較
回路内に破線で示してある）により更に処理することが
でき、この場合には比較回路２はアナログ比較器で構成
する必要がある。ディジタル入力信号を端子７に接続す
る場合には、D/A変換器５を省略することができ、この
場合には比較回路をディジタル比較回路として実現する
必要がある。
本例では比較回路２に切換スイッチ14を具えている。
このスイッチは制御入力端子43を介して差動増幅器13に
より駆動され、切換接点15,16とマスタ接点17を有し、
例えば電子スイッチで実現することができる。ｎビット
加算器として構成された加算回路３はｎビットの第４信
号入力端子18と出力端子19を有すると共に、インクリメ
ントコントローラ６接続用の入力端子20をオプションと
して有している。出力端子19はｎビットの出力端子で、
その上位のｎ−１ビットをメモリ４に接続し、最下位ビ
ット出力端子21は接続しない。厳密に言えば、最下位ビ
ット出力端子は省略してもよい。矩形波発生器12を第４
信号入力端子18の最下位ビット入力端子22に接続する。
切換接点15,16は反対符号の演算値＋“1"及び−“1"を
それぞれ有する信号に接続された端子24,25に接続す
る。
このスイッチは制御入力端子43を介して差動増幅器13に
より駆動され、切換接点15,16とマスタ接点17を有し、
例えば電子スイッチで実現することができる。ｎビット
加算器として構成された加算回路３はｎビットの第４信
号入力端子18と出力端子19を有すると共に、インクリメ
ントコントローラ６接続用の入力端子20をオプションと
して有している。出力端子19はｎビットの出力端子で、
その上位のｎ−１ビットをメモリ４に接続し、最下位ビ
ット出力端子21は接続しない。厳密に言えば、最下位ビ
ット出力端子は省略してもよい。矩形波発生器12を第４
信号入力端子18の最下位ビット入力端子22に接続する。
切換接点15,16は反対符号の演算値＋“1"及び−“1"を
それぞれ有する信号に接続された端子24,25に接続す
る。
この信号処理装置１は次のように動作する。第１サイ
クルの開始時においてはメモリ４は完全に“0"が満たさ
れている。このメモリ４から最初（第１）のｎ−１ビッ
トの数（全ビット“0"）が読出される。矩形波信号発生
器12が第１サイクル（Ｔ秒の持続時間を有する）の間第
ｎ（最下位）ビット（以後LSBと記す）を発生する。LSB
は例えば第１サイクルの全時間中値“0"を有し、第２サ
イクル中値“1"を有し、第３サイクル中値“0"を有し、
以下同様である。従って、LSB列の周期は2Tである。LSB
は読出されたｎ−１ビットの数を補完する。第１画素の
グレーレベルとメモリ４から読出された数との差により
決まる端子42の差信号の符号により、切換スイッチ14か
ら加算回路３の入力端子10に値＋“1"の信号を供給する
のか（正符号の場合）、値−“1"の信号を供給するのか
（負符号の場合）が決定される。この２ステップサイズ
の差分符号化による変調原理は一般にデルタ変調として
知られており、複数ステップサイズを用いるときは差分
パルス符号変調として知られている。前記第１の数に関
する差信号の符号が正の場合、“1"が入力端子10に供給
されると共に、ｎ−１個の“0"から成る第１の数と同様
に“0"値を有するLSBが入力端子18に供給される。これ
らの数が加算された後に、出力端子19に得られた値“1"
を有する２進ｎビット数の上位のｎ−１ビット（全て
“0"）がメモリ４の適当な第１記憶位置、例えば第１の
数が読出された記憶位置に再び書き込まれる。斯かる後
に第２の数が第２記憶位置から読出され、第２画素の振
幅と比較され、加算処理された後に第２の数がメモリ４
の第２記憶位置に再び書き込まれる。
クルの開始時においてはメモリ４は完全に“0"が満たさ
れている。このメモリ４から最初（第１）のｎ−１ビッ
トの数（全ビット“0"）が読出される。矩形波信号発生
器12が第１サイクル（Ｔ秒の持続時間を有する）の間第
ｎ（最下位）ビット（以後LSBと記す）を発生する。LSB
は例えば第１サイクルの全時間中値“0"を有し、第２サ
イクル中値“1"を有し、第３サイクル中値“0"を有し、
以下同様である。従って、LSB列の周期は2Tである。LSB
は読出されたｎ−１ビットの数を補完する。第１画素の
グレーレベルとメモリ４から読出された数との差により
決まる端子42の差信号の符号により、切換スイッチ14か
ら加算回路３の入力端子10に値＋“1"の信号を供給する
のか（正符号の場合）、値−“1"の信号を供給するのか
（負符号の場合）が決定される。この２ステップサイズ
の差分符号化による変調原理は一般にデルタ変調として
知られており、複数ステップサイズを用いるときは差分
パルス符号変調として知られている。前記第１の数に関
する差信号の符号が正の場合、“1"が入力端子10に供給
されると共に、ｎ−１個の“0"から成る第１の数と同様
に“0"値を有するLSBが入力端子18に供給される。これ
らの数が加算された後に、出力端子19に得られた値“1"
を有する２進ｎビット数の上位のｎ−１ビット（全て
“0"）がメモリ４の適当な第１記憶位置、例えば第１の
数が読出された記憶位置に再び書き込まれる。斯かる後
に第２の数が第２記憶位置から読出され、第２画素の振
幅と比較され、加算処理された後に第２の数がメモリ４
の第２記憶位置に再び書き込まれる。
このように第１サイクル中画像の全画素が処理され、
Ｔ秒後に第１近似画像がメモリ４にストアされる。
Ｔ秒後に第１近似画像がメモリ４にストアされる。
第２サイクルの開始時にLSBがその符号を変化し、Ｔ
秒の間“1"の状態のままになる。第１記憶位置の数（全
ビット“0"）がメモリ４から読出され、値“1"を有する
LSBが付加されて完全な数となって比較回路に供給され
る。今、比較後その差信号の符号が再び正であるものと
する。この場合“1"が加算回路３の入力端子10に供給さ
れるとともに、“1"が入力端子22に、“0"が入力端子18
の残りのｎ−１ビット入力端子に供給される。加算処理
後にメモリ４に書き込まれるｎ−１ビット数の最下位ビ
ットが“1"になる。斯かる後にｎ−１個の“0"ビットか
ら成る第２の数がメモリ４から読出され、値“1"のLSB
とともに比較回路に供給される。今、その差信号の符号
が負であるものとする。この場合、切換スイッチ14を経
て−“1"が加算回路３の入力端子10に供給されると共
に、“1"が入力端子22に、“0"が入力端子18の残りのｎ
−１ビット入力端子に供給される。加算処理後にｎ−１
ビットの““0"はそのままになり、メモリ４に再び書き
込まれる。画像の全画素がこの第２サイクル中同様に処
理される。
秒の間“1"の状態のままになる。第１記憶位置の数（全
ビット“0"）がメモリ４から読出され、値“1"を有する
LSBが付加されて完全な数となって比較回路に供給され
る。今、比較後その差信号の符号が再び正であるものと
する。この場合“1"が加算回路３の入力端子10に供給さ
れるとともに、“1"が入力端子22に、“0"が入力端子18
の残りのｎ−１ビット入力端子に供給される。加算処理
後にメモリ４に書き込まれるｎ−１ビット数の最下位ビ
ットが“1"になる。斯かる後にｎ−１個の“0"ビットか
ら成る第２の数がメモリ４から読出され、値“1"のLSB
とともに比較回路に供給される。今、その差信号の符号
が負であるものとする。この場合、切換スイッチ14を経
て−“1"が加算回路３の入力端子10に供給されると共
に、“1"が入力端子22に、“0"が入力端子18の残りのｎ
−１ビット入力端子に供給される。加算処理後にｎ−１
ビットの““0"はそのままになり、メモリ４に再び書き
込まれる。画像の全画素がこの第２サイクル中同様に処
理される。
次いで、第３サイクルが続き、このサイクルでは矩形
波発生器は値“0"のLSBを発生する。適当な数のサイク
ル後に、メモリ４は後続の処理に有用な画像情報をディ
ジタルパルス符号変調された形で含むものとなる。
波発生器は値“0"のLSBを発生する。適当な数のサイク
ル後に、メモリ４は後続の処理に有用な画像情報をディ
ジタルパルス符号変調された形で含むものとなる。
この装置１を前記の高画質画像システムに使用する
と、コストと記憶容量の節約が得られ、この記憶容量の
節約は１×512×512＝267Kビット（218ビット）にな
る。
と、コストと記憶容量の節約が得られ、この記憶容量の
節約は１×512×512＝267Kビット（218ビット）にな
る。
この第１の実施例においてもインクリタメントコント
ローラ６が、偶数の可変インクリメント数を加算装置３
に供給するようにすればこれを使用することができる。
例えばインクリメントコントローラ６を所定のアルゴリ
ズムに基づく２の累乗の値、例えば＋2,＋22,＋23,……
を有するインクリメント数を発生するようにすると、こ
の偶数インクリメント数と差信号（±“1"）の和が奇数
のままになるので合成ステップサイズが奇数のままにな
る。従って、この場合にも予測可能な最下位ビット列を
短形波発生器12により発生させることができる。
ローラ６が、偶数の可変インクリメント数を加算装置３
に供給するようにすればこれを使用することができる。
例えばインクリメントコントローラ６を所定のアルゴリ
ズムに基づく２の累乗の値、例えば＋2,＋22,＋23,……
を有するインクリメント数を発生するようにすると、こ
の偶数インクリメント数と差信号（±“1"）の和が奇数
のままになるので合成ステップサイズが奇数のままにな
る。従って、この場合にも予測可能な最下位ビット列を
短形波発生器12により発生させることができる。
第３図は装置１の第２の実施例を示すものである。
この図では比較回路２は、差動増幅器26に結合された
可制御デュアル切換スイッチ27を具えており、このスイ
ッチは共通制御入力端子11と、端子28,29,30及び31にそ
れぞれ接続された切換接点と、２個のマスタ接点32,33
を有しており、更に差動増幅器34により制御することが
でき且つ切換接点36及び37とマスタ接点38を有するシン
グル切換スイッチ35を具えている。これらスイッチも電
子スイッチとして実現することができる。
可制御デュアル切換スイッチ27を具えており、このスイ
ッチは共通制御入力端子11と、端子28,29,30及び31にそ
れぞれ接続された切換接点と、２個のマスタ接点32,33
を有しており、更に差動増幅器34により制御することが
でき且つ切換接点36及び37とマスタ接点38を有するシン
グル切換スイッチ35を具えている。これらスイッチも電
子スイッチとして実現することができる。
この第２の実施例の処理装置１ではｎ−１ビット入力
端子39のｎ−１ビット出力端子40を有するｎ−１ビット
加算器として構成した加算装置30を用いるのが有利であ
る。
端子39のｎ−１ビット出力端子40を有するｎ−１ビット
加算器として構成した加算装置30を用いるのが有利であ
る。
矩形波発生器12を差動増幅器34及び切換スイッチ35を
介して加算回路３に結合する。
介して加算回路３に結合する。
本例装置１はその他の点については第１図の装置と同
一である。
一である。
端子28,29,30及び31は各別の演算値“1",“0",“0"及
び−“1"を有する信号を接続する。デュアル切換スイッ
チ27の第１位置ではマスタ接点32及び33が切換接点28及
び30にそれぞれ接続され、第２位置ではこれらマスタ接
点が切換接点29及び31にそれぞれ接続される。マスタ接
点32及び33を切換スイッチ35の切換接点36及び37にそれ
ぞれ接続する。切換スイッチ35のマスタ接点38を加算回
路３の信号入力端子10に接続する。本例装置１は次のよ
うに動作する。“0"が満たされているメモリ４からｎ−
１ビットの数を読出すことにより第１サイクルが開始す
る。このサイクル中は矩形波発生器のLSBは“0"であ
る。切換スイッチ27の位置は信号入力端子９に供給され
る数の値と入力端子７に供給されるビデオ信号の第１画
素の値との差の符号により決定される。今、この差の符
号は正であり、切換スイッチ27は図示の位置にあり、且
つ切換スイッチ35の位置は値“0"を有するLSBと関連し
て図示の位置にあるものとする。この場合には、端子30
に接続された値“0"の信号がスイッチを経て加算回路３
の入力端子10に供給される。次いで、全ビットが値“0"
を有する次のｎ−１ビットの数がメモリ４から読出され
る。こうして全画素が第１サイクル中に処理される。
び−“1"を有する信号を接続する。デュアル切換スイッ
チ27の第１位置ではマスタ接点32及び33が切換接点28及
び30にそれぞれ接続され、第２位置ではこれらマスタ接
点が切換接点29及び31にそれぞれ接続される。マスタ接
点32及び33を切換スイッチ35の切換接点36及び37にそれ
ぞれ接続する。切換スイッチ35のマスタ接点38を加算回
路３の信号入力端子10に接続する。本例装置１は次のよ
うに動作する。“0"が満たされているメモリ４からｎ−
１ビットの数を読出すことにより第１サイクルが開始す
る。このサイクル中は矩形波発生器のLSBは“0"であ
る。切換スイッチ27の位置は信号入力端子９に供給され
る数の値と入力端子７に供給されるビデオ信号の第１画
素の値との差の符号により決定される。今、この差の符
号は正であり、切換スイッチ27は図示の位置にあり、且
つ切換スイッチ35の位置は値“0"を有するLSBと関連し
て図示の位置にあるものとする。この場合には、端子30
に接続された値“0"の信号がスイッチを経て加算回路３
の入力端子10に供給される。次いで、全ビットが値“0"
を有する次のｎ−１ビットの数がメモリ４から読出され
る。こうして全画素が第１サイクル中に処理される。
第２サイクル中はLSBが“1"であるため、切換スイッ
チ35は図示してない位置になる。また、値“1"を有する
数が信号入力端子９に供給され、斯る後に前記の差の符
号が決定される。
チ35は図示してない位置になる。また、値“1"を有する
数が信号入力端子９に供給され、斯る後に前記の差の符
号が決定される。
この符号が正であるものとする。この場合切換スイッ
チ27は図示の位置にとどまり、端子28に接続された値
“1"の信号が加算装置に供給され、メモリ４から読出し
た数に加算されてメモリ４に再び書き込まれる。
チ27は図示の位置にとどまり、端子28に接続された値
“1"の信号が加算装置に供給され、メモリ４から読出し
た数に加算されてメモリ４に再び書き込まれる。
前記符号の負の場合には、切換スイッチ27は図示して
ない位置に切換わり、端子29に接続された値“0"の信号
が加算回路３に供給され、メモリ４から読出した数との
和がメモリ４に再び書き込まれる。
ない位置に切換わり、端子29に接続された値“0"の信号
が加算回路３に供給され、メモリ４から読出した数との
和がメモリ４に再び書き込まれる。
切換スイッチ27が上記の最後の位置にあり、即ち前記
差の符号が負で、切換スイッチ35が図示の位置にある場
合には値−“1"を有する信号が加算回路３に供給され、
上述と同様に処理される。
差の符号が負で、切換スイッチ35が図示の位置にある場
合には値−“1"を有する信号が加算回路３に供給され、
上述と同様に処理される。
本例装置１もビデオ信号のディジタル化した値をメモ
リ４にストアし、従ってパルス符号変調又は差分パルス
符号変調におけるA/D変換器として使用するのに好適で
ある。上述した原理は上述したモードの変調にも、復調
にも有効であり、上述の利点が得られる。
リ４にストアし、従ってパルス符号変調又は差分パルス
符号変調におけるA/D変換器として使用するのに好適で
ある。上述した原理は上述したモードの変調にも、復調
にも有効であり、上述の利点が得られる。
第１図は従来の信号処理装置のブロック回路図、 第２図は本発明信号処理装置の第１好適実施例のブロッ
ク回路図、 第３図は本発明信号処理装置の第２好適実施例のブロッ
ク回路図である。 １……信号処理装置、２……比較回路 ３……加算回路、４……メモリ ５……D/A変換器 ６……インクリメントコントローラ ７……入力端子、８……第１信号入力端子 ９……第２信号入力端子、10……第３信号入力端子 12……矩形波発生器、13……差動増幅器 14……切換スイッチ、15,16……切換接点 17……マスタ接点、18……第４信号入力端子 19……出力端子 20……インクリメント入力端子 21……最下位ビット出力端子 22,23……最下位ビット入力端子 24,25……＋1,−１信号端子、26……差動増幅器 27……デュアル切換スイッチ 28,29,30,31……＋1,0,0,−１信号端子 32,33……マスタ接点、34……増幅器 35……シングル切換スイッチ 36,37……切換接点、38……マスタ接点 39……ｎ−１ビット入力端子 40……ｎ−１ビット出力端子
ク回路図、 第３図は本発明信号処理装置の第２好適実施例のブロッ
ク回路図である。 １……信号処理装置、２……比較回路 ３……加算回路、４……メモリ ５……D/A変換器 ６……インクリメントコントローラ ７……入力端子、８……第１信号入力端子 ９……第２信号入力端子、10……第３信号入力端子 12……矩形波発生器、13……差動増幅器 14……切換スイッチ、15,16……切換接点 17……マスタ接点、18……第４信号入力端子 19……出力端子 20……インクリメント入力端子 21……最下位ビット出力端子 22,23……最下位ビット入力端子 24,25……＋1,−１信号端子、26……差動増幅器 27……デュアル切換スイッチ 28,29,30,31……＋1,0,0,−１信号端子 32,33……マスタ接点、34……増幅器 35……シングル切換スイッチ 36,37……切換接点、38……マスタ接点 39……ｎ−１ビット入力端子 40……ｎ−１ビット出力端子
Claims (4)
- 【請求項１】比較回路と、加算回路と、該加算回路に接
続されたメモリとを具え、前記比較回路は入力信号受信
用の第１信号入力端子と第２信号入力端子とを有し、前
記加算回路は前記比較回路に接続された第３信号入力端
子と第４信号入力端子とを有し、前記メモリは前記比較
回路の第２信号入力端子と前記加算回路の第４信号入力
端子とに接続して成る信号処理装置において、当該装置
は前記比較回路の第２信号入力端子に供給すべき信号の
最下位ビットを表わすビット列を発生する矩形波発生器
を含み、該矩形波発生器を前記加算回路に結合すると共
に前記比較回路の第２信号入力端子の最下位ビット入力
端子に接続してあることを特徴とする信号処理装置。 - 【請求項２】比較回路がその第１及び第２信号入力端子
に供給される信号間の差信号の符号に応じた値を有する
２進信号を発生するよう構成されている特許請求の範囲
１記載の信号処理装置において、前記加算回路の第４信
号入力端子の最下位ビット入力端子を前記矩形波発生器
に接続してあることを特徴とする信号処理装置。 - 【請求項３】特許請求の範囲１記載の信号処理装置にお
いて、前記比較回路はその第１及び第２信号入力端子に
供給される信号間の差信号の符号と前記矩形波発生器に
より発生されるビット列の値に応じた値を有する３値信
号を発生するよう構成してあることを特徴とする信号処
理装置。 - 【請求項４】特許請求の範囲３記載の信号処理装置にお
いて、前記比較回路は、差信号を受信する第１共通制御
入力端子を有するデュアル切換スイッチと、前記矩形波
発生器に結合された第２制御入力端子を有し矩形波発生
器により発生されるビット列により制御されるシングル
切換スイッチとを含み、デュアル切換スイッチの各切換
スイッチ部及びシングル切換スイッチは２個の切り換え
接点と１個のマスタ接点をそれぞれ有し、シングル切換
スイッチの各切換点をデュアル切換スイッチの各別の切
換スイッチ部のマスタ接点に接続し、デュアル切換スイ
ッチの第１位置では値“1"を有する信号と値“0"を有す
る信号をシングル切換スイッチの各別の切換接点にそれ
ぞれ供給すると共にデュアル切換スイッチの第２位置で
は値“0"を有する信号と値−“1"を有する信号をシング
ル切換スイッチの各別の切換接点に供給するようにし、
且つ前記加算回路の第３信号入力端子をシングル切換ス
イッチのマスタ接点に接続してあることを特徴とする信
号処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8502800 | 1985-10-14 | ||
| NL8502800A NL8502800A (nl) | 1985-10-14 | 1985-10-14 | Signaalverwerkingsinrichting. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6294091A JPS6294091A (ja) | 1987-04-30 |
| JP2517564B2 true JP2517564B2 (ja) | 1996-07-24 |
Family
ID=19846711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61243991A Expired - Lifetime JP2517564B2 (ja) | 1985-10-14 | 1986-10-14 | 信号処理装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4745366A (ja) |
| EP (1) | EP0219169B1 (ja) |
| JP (1) | JP2517564B2 (ja) |
| CA (1) | CA1256952A (ja) |
| DE (1) | DE3678239D1 (ja) |
| NL (1) | NL8502800A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8929641B2 (en) * | 2009-03-17 | 2015-01-06 | Aesynt Incorporated | System and method for determining the orientation of a unit dose package |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3631352A (en) * | 1970-12-28 | 1971-12-28 | Michael R Kelley | Midvalue signal selector |
| US3735273A (en) * | 1972-04-06 | 1973-05-22 | D Wright | Offset signal correction system |
| JPS60103720A (ja) * | 1983-11-10 | 1985-06-08 | Pioneer Electronic Corp | デイジタル信号読取装置 |
| US4602374A (en) * | 1984-02-27 | 1986-07-22 | Nippon Telegraph & Telephone Public Corporation | Multi-level decision circuit |
-
1985
- 1985-10-14 NL NL8502800A patent/NL8502800A/nl not_active Application Discontinuation
-
1986
- 1986-10-08 US US06/916,356 patent/US4745366A/en not_active Expired - Fee Related
- 1986-10-09 CA CA000520217A patent/CA1256952A/en not_active Expired
- 1986-10-13 EP EP86201762A patent/EP0219169B1/en not_active Expired
- 1986-10-13 DE DE8686201762T patent/DE3678239D1/de not_active Expired - Lifetime
- 1986-10-14 JP JP61243991A patent/JP2517564B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0219169B1 (en) | 1991-03-20 |
| DE3678239D1 (de) | 1991-04-25 |
| NL8502800A (nl) | 1987-05-04 |
| US4745366A (en) | 1988-05-17 |
| JPS6294091A (ja) | 1987-04-30 |
| CA1256952A (en) | 1989-07-04 |
| EP0219169A1 (en) | 1987-04-22 |
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