JPS6294091A - 信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、比較回路と、加算回路と、該加算回路に接続
されたメモリとを具え、前記比較回路は入力信号受信用
の第１信号入力端子と第２信号入力端子とを有し、前記
加算回路は前記比較回路に接続された第３信号入力端子
と第４信号入力端子とを有し、前記メモリは６１１記比
較回路の第２信号入力端子と前記加算回路の第４信号入
力端子とに接続して成る信号処理装置に関するものであ
る。

斯かる信号処理装置は例えばＴＶ右カメラような画像処
理装置内の変調器として使用され、ｒＳｏｃｉｅｔｙ　
ｏｆ　Ｍｏｔｉｏｎ　ｔ’１ｃｔｕｒｅｓ　ａｎｄ　Ｔ
ｅｌｅｖｉｓｉｏｎＥｎｇｉｎｅｅｒｓ（Ｓ！、１ＰＴ
Ｅ）　ＪｏｕｒｎａｌＪ　　ｐｌｙ、　６８６−６９４
．１９８１年８月、に発表されたＨ、　Ｂｒｕｇｇｅｍ
ａｎの論文’Ｔｅｍｐｒａｌ　　Ｆｉｌｔｅｒｉｎｇ　
　［Ｊｓ＋ｎｇ　　Ｐｉｘｅｌ　　Ｉｎｃｒｅｍｅｎｔ
ｉｎｇ”に開示されている。

この信号処理装置においては、比較回路はアリ−ログビ
デオ信号の振幅と、ｎピッ）Ｄ／Ａ変換器により発生さ
れる予測信号の振幅とを比較する。

この比較において加算回路に供給される差信号の符号が
決定される。インクリメントコントローラと各記憶位置
にｍビットを含むディジクル、メモリとが更に加算回路
に結合される。このメモリにストアされているｍビット
数が加算装置に供給され、前記差信号及び前記インクリ
メントコントローラにより決定されたインクリメント信
号と一緒に所定のアルゴリズムで加算され、メモリに戻
される。

メモリから読出されたｍビット数からｎビット（ｍ≧ｎ
）がｎピッ）Ｄ／Ａ変換器に供給されて−を測信号を形
成する。

この信号処理装置は、画像処理装置に使用する際に、特
に画像全体をストアする場合に必要とされるメモリが極
めて大きくなるという欠点を有する１、 候発明の目的はメモリの各記憶位置ごとに必要とさるビ
ット数を低減することにあり、この目的のために本発明
信号処理装置においては前記比較回路の第２信号入力端
子に供給すべき順次の信号の最下位ビットを表わすビッ
ト列を発生する矩形波信号発生器を前記加算回路に結合
すると共に前記比較回路の第２信号入力端子の最下位ビ
ット入力端子に接続したこ２：を特徴とする。

本発明によれば、メモリがその内容を予測し得る最下位
ビットを含まないので、量子化雑音が同一のままでメモ
リの効率が増大する。この結果上し、て必要とされる記
憶容量を記憶位置の数と同数だけ減少させることができ
る。

前記比較回路が該回路の第１及び第２信号入力端子に供
給される信号間の差信号の符号に応じた値を有する２進
信号を発生ずるようにしである本発明信号処理装置の第
１の好適例においては、前記加算回・路の第４信号入力
端子の最下位ビット入力端子を前記矩形波信号発生器に
接続する。この信号処理装置はインクリメントコントロ
ーラを設けて可変ステップサイズを実現することができ
る利点がある。

本発明信号処理装置の第２の好適例においては、前記比
較回路を該回路の第１及び第２信号友勾端子に供給され
る信号間の差信号の符号と前記矩形信号発生器により発
生されるビット列の値に応じた３値信号を発生ずるよう
構成する。

この信号処理装置は加算装置に必要みされるビット入力
端子数が１だけ減少するという追加のｆｌ１点を有する
。

図面につき本発明を説明する。

第１図の基本回路図は電気通信システム又は通話システ
ム、或いは音声処理装置又はデスプレイおよびＴＶカメ
ラのような画像処理装置に使用するのに好適な信号処理
装置１を示す。後に詳述するように、この装置１はデル
タ変調、パルス符号変調、差分パルス符号変調又はＡ／
Ｄ変換器にも使用することができる。

信号処理装置ｌは比較回路２と、加算回路３と、各記憶
位置ごとにｍビットを有する多数の記憶位置を含むｍビ
ットメモリ４と、図では比較回路２内に含めであるｎピ
ッ）Ｄ／Ａ変換器５とを具え、必要に応じインクリメン
トコントローラ６を具える。入力信号、例えばビデオ信
号は入力端子７に接続することができ、この信号は比較
回路２の第１信号入力端子８に供給される。メモリ４は
各々ｍビットを有する多数の記憶位置を含んでいる。記
憶位置の数は、例えば画像処理装置の場合にはこのメモ
リに１画像分又はそれ以上、１フイ一ルド分又はそれ以
上、あるいは１ライン分又はそれ以上の画像情報をスト
アし得るようにする必要があるかにより決まる。画像は
フィールドから成り、フィールドはラインから成り、ラ
インは多数の画素から成る。各画素はｍビットの数で表
わされるグレーレベルを有し、このｍビットの数を１つ
の記１．α位置に記憶し、読出ずことができる。

メモリ４はｍビットラ１°ンにより比較回路２の第２信
号入力端子９を経てｎビットＤ／Ａ変換器５に接続され
る。一般に、ｍ≧ｎであり、メモリ４のｍビットの内の
上位のｎビットガＤ／Ａ変換器５に接続さる。メモリ４
と加算回路３はディジタル積分器として接続される。第
２入力端子９に供給される信号はメモリ４の記憶位置か
ら所定の瞬時に読出された数を表わすものである。入力
信号の振幅とＤ／Δ変換された信号の振幅がアナログ仕
較器４１で比較され、その結果が差信号として比較回路
２に接続さた加算装置３の第３信号入力端子に供給され
る。後に詳述するよう、第２図に示す装置では、差信号
は演算値上“１”の２進ステツプサイズを有し、第３図
では差信号は演算値±“１”及び“０”の３値ステツプ
サイズを有する。

メモリ４の記憶位置から読出された数の値は加算回路３
において信号入力端子１０の差信号の値に加算され、そ
の結果がメモリ４に戻される。

ビデオ信号が第１信号入力端子８に供給される場合、こ
の信号処理装置１は図には示してない装置によりビデオ
信号の画素と同期する周波数で動作される。これがため
、メモリ４が適切な記憶容器を有するならば、１秒の画
像周期の１サイクルの間にメモリ４に第１画像が完全に
満たされる。

この画像はまだ入力端子７に供給された画像の粗い近似
でしかない。その理由は１サイクルの間では各画素のグ
レーレベルを表す数の値を差信号の所定のステップサイ
ズにより十分な精度で近似することができないためであ
る。このためにはもっと多数のサイクルが必要であり、
多数サイクル後にメモリ４はビデオ信号のパルス符号変
調値を含むようになる。

インクリメントコントローラ６は可変ステップサイズに
より装置１にアダブチ、イブモードの動作を与えるもの
であって前記論文に開示されており、これを加算装置３
に接続する。この場合、最終ステップサイズは差信号が
インクリメントコントローラ６により入力端子２０を経
て加算回路３に供給されるインクリメント数に加算され
て形成される。

アダプティブ動作は、インクリメント数の値が可変であ
って入力端子８，９の信号が相違する程度に適応して変
化する事実に基づいている。これによりメモリ４は上述
の場合より少数のサイクルの間に速い収れん速度で画像
の十分高精度のパルス符号変調値を含むようになる。

実際には、５１２　Ｘ５１２画素を有する高品質画像シ
ステムを使用し、各画素は例えば２５６グレーレベルを
有し、このシステムでは各記憶位置にｍ−８ビツトを必
要とする。この場合、１画像に対し必要とされる記憶容
量は２Ｍピッ）（＝２２１ビット）にのぼる。

必要とされる記憶容量を制限するにはメモリ４が情報内
容を予測し得るビットを含んでいるということを認識す
ることが重要である。メモリ４内に存在する情報内容の
一品が予測可能であるということは、常に奇数のみが加
算又は減算される場合にはその２進表示の最下位ビット
が各加算又は減算ごとに交互に“Ｏ”および“１″′を
有するビット列になるという事実から明らかである。簡
単に言えば、偶数に奇数を加算又は偶数から奇数を減算
すると奇数になり、同様に奇数に奇数を加算又は奇数か
ら奇数を減算すると偶数になる。

予測可能な内容を有するビットを、メモリ４の記憶容量
に対応するビット数だけ減らずことにより除去し、その
予測可能な情報内容を第２及び第３図に示すように矩形
波発生器１２により発生させることができる。以下の説
明においてはメモリ４の各記憶位置のビット数（ｍ）は
第２信号入力端子９のビット数（ｎ）より１少ない数、
即ちｍ−ｎ−１に選択しであるものとする。この場合に
は最下位の第ｎビットの予測可能な情報内容は矩形波発
生器１２により発生され比較回路２の第２信号入力端子
９の最下位ビット入力端子２３に供給される。

入力端子７にはアナログ入力信号とディジクル入力信号
の双方を接続することができる。アナログ入力信号を端
子７に接続する場合には、第２信号入力端子９に供給さ
れる信号を例えば比較回路２内のＤ／へ変換器５（比較
回路内に破線で示し５である）により更に処理すること
ができ、この場合には比較回路２はアナログ比較器で構
成する必要がある。ディジタル入力信号を端子７に接続
する場合には、Ｄ／Δ変換器５を省略することができ、
この場合には比較回路をディジタル比較回路として実現
する必要がある。

本例では比１咬回路２に切換スイッチ１！１を具えてい
る。このスイッチは制御入力端子４３を介して差動増幅
器１３により駆動され、切換接点１５．１６どマスタ接
点１７を有し、例えば電子スイッチで実現することがで
きる。ｎビット加算器として構成された加算回路３はｎ
ビットの第４信号入力端子１８と出力端子１９を有する
と共に、インクリメントコントローラ６接続用の入力端
子２０をオプションとして有している。出力端子１９は
ｎビットの出力端子で、その上位のｎ−１ビツトをメモ
リ４に接続し、最下位ビット出力端子２１は接続しない
。厳密に言えば、最下位ビット出力端子は省略してもよ
い。

矩形波発生器１２を第４信号入力端子１８の最下位ビッ
ト入力端子２２に接続する。切換接点１５．１６は反対
符号の演算値＋”　１　”及び−“１”をそれぞれ有す
る信号に接続された端子２４．２５に接続する。

この信号処理装置ｌは次のように動作する。第１サイク
ルの開始時においてはメモリ４には完全にパＯ”が満た
されている。このモメリ４から最初（第１）のｎ−１ビ
ツトの敗（全ビット“０″）が読出される。矩形波信号
発生器１２が第１サクイル（Ｔ秒の持続時間を有する）
の間第ｎ（最下位）ビット（以後ＬＳＢと記す）を発生
する。ＬＳＢは例えば第１サイクルの全時間中値“Ｏ”
を有し、第２サイクル中値“１″を有し、第３サイクル
中値“０“を有し、以下同様である。従って、ＬＳＢ列
の周期は２Ｔである。ＬＳＢは読出されたｎ−１ビツト
の数を補完する。第１画素のグレーレベルとメモリ４か
ら読出された数との差により決まる端子４２の差信号の
符号により、切換スイッチ１４から加算回路３の入力端
子１０に値パ″ピの信号を供給するのかぐ正符号の場合
）ｄａ−”１”の信号を供給するのかく負符号の場合）
が決定される。この２ステツプサイズの差分符号化によ
る変調原理は一般にデルタ変調として知られており、複
数ステップサイズを用いるときは差分パルス符号変調と
して知られている。前記第１の数に関する差信号の符号
が正の場合、パビが入力端子１０（と供給されると共に
、ｎ−１個の０″から成る第１の数と同様に”　０　”
値を有するＩ−Ｓ　Ｂが入力端子１８に供給される。こ
れらの数が加算された後に、出力端子１９に得られた値
ビを有する２進ｎビツト数の上位のｎ−１ビツト（全て
０′″）がメモリ４の適当な第１記憶位置、例えば第１
の数が読出された記憶位置に再び書き込まれる。斯かる
後に第２の数が第２記憶位置から読出され、第２画素の
振幅上比較され、加算処理された後に第２の数がメモリ
４の第２記１彦位置に再び書き込まれる。

このように第１ザイクル中画像の全画素が処理され、Ｔ
秒後に第１近似画像がメモリ４にストアされる。

第２ザイクルの開始時にＬＳＢがその符号を変化し、Ｔ
秒の間″１′″状態のままになる。第１記憶位置の数（
全ピッｌ−”Ｏ”）がメモリ４から読出され、［直″１
″′を有するＬＳＢが付加されて完全な数となって比較
回路に供給される。今、比較後その差信号の符号が再び
正であるものとする。

この場合“１′″が加算回路３の入力端子１０に供給さ
れるとともに、ビが入力端子２２に、６０″が入力端子
１８の残りのｎ−１ビツト入力端子に供給される。加算
処理後にメモリ４に書き込まれるｎ−１ビツト数の最下
位ビットがパ１″′になる。

斯かる後にｎ−１個の”　ｏ　”ビットから成る第２の
数がメモリ４から読出され、値“１″のＬＳＢとともに
比較回路に供給される。今、その差信号の符号が負であ
るものとする。この場合、切換スイッチ１４を経て一゛
１″′が加算回路３０入力端子１０に供給されると共に
、１′′が入力端子２２に、“０″が入力端子１８の残
りのｎ−１ビツト入力端子に供給される。加算処理後に
ｎ−１ビツトの゛”　ｏ　”はそのままになり、メモリ
４に再び書き込まれる。画像の全画素がこの第２ザイク
ル中同様に処理される。

次いで、第３サイクルが続き、このサイクルでは矩形波
発生器は値”　ｏ　”のＬＳＢを発生する。

適当な数のサイクル後に、メモリ４は後続の処理に有用
な画像情報をディジタルパルス符号変調された形で含む
ものとなる。

この装置１を前記の高画質画像システムに使用すると、
コストと記憶容量の節約が得られ、この記憶容量の節約
は１ｘ５１２ｘ５１２＝２６７　Ｋビット（２１８ビツ
ト）になる。

この第１の実施例においてもインクリメントコントロー
ラ６が、偶数の可変インクリメント数を加算装置３に供
給するようにすればこれを使用することができる。例え
ばインクリメントコントローラ６を所定のアルゴリズム
に基づく２の累乗の値、例えば＋２．＋２２．＋２’、
　　　を有するインクリメント数を発生するようにする
と、この偶数インクリメント数と差信号（十゛′１′″
）の和が奇数のままになるので合成ステップサイズが奇
数のままになる。従って、この場合にも予測可能な最下
位ビット列を短形波発生器１２により発生させることが
できる。

第３図は装置１の第２の実施例を示すものである。

この図では比較回路２は、差動増幅器２６に結合された
可制御デュアル切換スイッチ２７を具えており、このス
イッチは共通制御入力端子１１と、端子２８　、２９　
、３０及び３１にそれぞれ接続された切換接点と、２個
のマスタ接点３２．３３を有しており、更に差動増幅器
３４により制御することができ且つ切換接点３６及び３
７とマスタ接点３８を有するシングル切換スイッチ３５
を具えている。これらスイッチも電子スイッチとして実
現することができる。

この第２の実施例の処理装置１ではｎ−１ビット入力端
子３９と叶１ビット出力端子、４０を有するｎ−１ビツ
ト加算器として構成した加算装置３０を用いるのが有利
である。

矩形波発生器１２を差動増幅器３４及び切換スイッチ３
５を介して加算回路３に結合する。

本例装置１はその他の点については第１図の装置と同一
である。

端子２８　、２９　、３．０及び３１は各別の演算値パ
１″′。

＋ＩＱＩＩ　、　ＩＩＱ”及び−ＩＩ　Ｉ　ＩＩを有す
る信号を接続する。

デュアル切換スイッチ２７の第１位置ではマスタ接点３
２及び３３が切換接点２８及び３０にそれぞれ接続され
、第２位置ではこれらマスタ接点が切換接点２９及び３
１にそれぞれ接続される。マスタ接点３２及び３３を切
換スイッチ３５の切換接点３６及び；３７にそれぞれ接
続する。切換スイッチ３５のマスタ接点３８を加算回路
３の信号入力端子１０に接続する。本例装置１は次のよ
うに動作する。ＩＩ　ＯＩＩが満たされているメモリ４
からｎ−１ビットの数を読出すことにより第１サイクル
が開始する。このサイクル中は矩形波発生器のＬＳＢは
パ０”である。切換スイッチ２７の位置は信号入力端子
９に供給される数の値と入力端子７に供給されるビデオ
信号の第１画素の（直との差の符号により決定される。

今、この差の符号は正であり、切換スイッチ２７は図示
の位置にあり、且つ切換スイッチ３５の位置は値゛０”
を有するＬＳＢと関連して図示の位置にあるものとする
。

この場合には、端子３０に接続された値パ０”の信号が
スイッチを経て加算回路３の入力端子１０に供給される
。次いで、全ビットが値“０”を有する次の１１−１ビ
ツトの数がメモリ４から読出される。

こうして企画累が第１サイクル中に処理される。

第２サイクル中はＬＳＢが“１”であるため、切換スイ
ッチ３５は図示してない位置になる。また、値°゛１″
′を有する数が信号入力端子９に供給され、斯る後に前
記の差の符号が決定される。

この符号が正であるものとする。この場合切換スイッチ
２７は図示の位置にとどまり、端子２８に接続された値
”　１　”の信号が加算装置に供給され、メモリ４から
読出した数に加算されてメモリ４に再び書き込まれる。

前記符号が負の場合には、切換スイッチ２７は図示して
ない位置に切換わり、端子２９に接続された値”　ｏ　
”の信号が加算回路３に供給され、メモリ４から読出し
た数との和がメモリ４に再び書き込まれる。

切換スイッチ２７が上記の最後の位置にあり、即ち前記
差の符号が負で、切換スイッチ３５が図示の位置にある
場合には値〜゛１″を有する信号が加算回路３に供給さ
れ、上述と同様に処理される。

本例装置１もビデオ信号のディジクル化した値をメモリ
４にストアし、従ってパルス符号変調又は差分パルス符
号変調におけるΔ／Ｄ変換器として使用するのに好適で
ある。上述した原理はに述したモードの変調にも、復調
にも佇効であり、上述の利点が得られる。

【図面の簡単な説明】

第１図は従来の信号処理装置のブロック回路図、第２図
は本発明信号処理装置の第１好適実施例のブロック回路
図、 第３図は本発明信号処理装置の第２好適実施例のブロッ
ク回路図である。 １・・・信号処理装置　　　　２・・・比較回路３・・
・加算回路　　　　　　４・・・メモリ５・・・Ｄ／Ａ
変換器 ６・・・インクリメントコントローラ ７・・・入力端子　　　　　　８・・・第１信号入力端
子９・・・第２信号入力端子　　１ｏ・・・第３信号人
カ端子１２・・矩形被発生器　　　　１３・・・差動増
幅器１・１・・・切換スイッチ　　　　１５．１６・・
・切換接点１７・・・マスタ接点　　　　　１８・・・
第４信号入力端子１９・・・出力端子

Claims (1)

1. 【特許請求の範囲】 １、比較回路と、加算回路と、該加算回路に接続された
   メモリとを具え、前記比較回路は入力信号受信用の第１
   信号入力端子と第２信号入力端子とを有し、前記加算回
   路は前記比較回路に接続された第３信号入力端子と第４
   信号入力端子とを有し、前記メモリは前記比較回路の第
   ２信号入力端子と前記加算回路の第４信号入力端子とに
   接続して成る信号処理装置において、当該装置は前記比
   較回路の第２信号入力端子に供給すべき信号の最下位ビ
   ットを表わすビット列を発生する矩形波発生器を含み、
   該矩形波発生器を前記加算回路に結合すると共に前記比
   較回路の第２信号入力端子の最下位ビット入力端子に接
   続してあることを特徴とする信号処理装置。 ２、比較回路がその第１及び第２信号入力端子に供給さ
   れる信号間の差信号の符号に応じた値を有する２進信号
   を発生するよう構成されている特許請求の範囲１記載の
   信号処理装置において、前記加算回路の第４信号入力端
   子の最下位ビット入力端子を前記矩形波発生器に接続し
   てあることを特徴とする信号処理装置。 ３、特許請求の範囲１記載の信号処理装置において、前
   記比較回路はその第１及び第２信号入力端子に供給され
   る信号間の差信号の符号と前記矩形波発生器により発生
   されるビット列の値に応じた値を有する３値信号を発生
   するよう構成してあることを特徴とする信号処理装置。 ４、特許請求の範囲３記載の信号処理装置において、前
   記比較回路は、差信号を受信する第１共通制御入力端子
   を有するデュアル切換スイッチと、前記矩形波発生器に
   結合された第２制御入力端子を有し矩形波発生器により
   発生されるビット列により制御されるシングル切換スイ
   ッチとを含み、デュアル切換スイッチの各切換スイッチ
   部及びシングル切換スイッチは２個の切り換え接点と１
   個のマスタ接点をそれぞれ有し、シングル切換スイッチ
   の各切換点をデュアル切換スイッチの各別の切換スイッ
   チ部のマスタ接点に接続し、デュアル切換スイッチの第
   １位置では値“１”を有する信号と値“０”を有する信
   号をシングル切換スイッチの各別の切換接点にそれぞれ
   供給すると共にデュアル切換スイッチの第２位置では値
   “０”を有する信号と値−“１”を有する信号をシング
   ル切換スイッチの各別の切換接点に供給するようにし、
   且つ前記加算回路の第３信号入力端子をシングル切換ス
   イッチのマスタ接点に接続してあることを特徴とする信
   号処理装置。