JP2502408B2 - 画素サンプルのマトリクスについての平均信号発生方法及び装置並びに電荷パケットの水平／垂直積分方法および装置 - Google Patents
画素サンプルのマトリクスについての平均信号発生方法及び装置並びに電荷パケットの水平／垂直積分方法および装置Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F17/10—Complex mathematical operations
- G06F17/17—Function evaluation by approximation methods, e.g. inter- or extrapolation, smoothing, least mean square method
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T5/00—Image enhancement or restoration
- G06T5/20—Image enhancement or restoration by the use of local operators
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電荷結合（CCD）画像装置の分野に属し、詳
細には直線形時間遅延統合（TDI）を含むCCD装置および
光学像の画素（PEL）の２次元アレイに対応する電荷パ
ケット信号を発生する面CCD画像アレイに関する。特
に、個々のPEL値を破壊することなくマトリクスアレイ
の隣りの画素の平均信号を発生する方法を開示する。
細には直線形時間遅延統合（TDI）を含むCCD装置および
光学像の画素（PEL）の２次元アレイに対応する電荷パ
ケット信号を発生する面CCD画像アレイに関する。特
に、個々のPEL値を破壊することなくマトリクスアレイ
の隣りの画素の平均信号を発生する方法を開示する。
２次元光学画像は一般にピクセルと呼ばれ、あるいは
PELと略記される画素である矩形のサンプルアレイとし
て電子的にとらえられる。これらPELを水平の行および
垂直の列として配置することを考えることが出来る。電
荷結合装置（CCD）アレイが画像のPELの光の強度に対応
する電荷パケットを発生することによりそのような光学
像の電気的な表示を与えるために用いられる。一般にPE
L行を表わす電荷パケットは直列CCDレジスタに並列に同
時に移され、このレジスタがそれらを出力装置に直列に
シフトする。この出力装置はこれらパケットを順次電気
的出力信号に変換する。
PELと略記される画素である矩形のサンプルアレイとし
て電子的にとらえられる。これらPELを水平の行および
垂直の列として配置することを考えることが出来る。電
荷結合装置（CCD）アレイが画像のPELの光の強度に対応
する電荷パケットを発生することによりそのような光学
像の電気的な表示を与えるために用いられる。一般にPE
L行を表わす電荷パケットは直列CCDレジスタに並列に同
時に移され、このレジスタがそれらを出力装置に直列に
シフトする。この出力装置はこれらパケットを順次電気
的出力信号に変換する。
CCDアレイにより発生される画像表示はその画像の画
素についての２次微分またはラプラシァンを計数するこ
とにより強調しうる。ラプラシァンはダイナミックスレ
ッショルディング、エッジ検出およびエッジ強調のよう
なタスクに用いられる。A.ローゼンフェルト他の文献
「ディジタルピクチャープロセシング」の第6.4章、第1
79〜191頁には光学像の各画素についての２次微分また
はラプラシァンは各画素について測定された光とその画
素を囲む領域において測定される平均光との差を計算す
ることにより近似しうることが示されている。
素についての２次微分またはラプラシァンを計数するこ
とにより強調しうる。ラプラシァンはダイナミックスレ
ッショルディング、エッジ検出およびエッジ強調のよう
なタスクに用いられる。A.ローゼンフェルト他の文献
「ディジタルピクチャープロセシング」の第6.4章、第1
79〜191頁には光学像の各画素についての２次微分また
はラプラシァンは各画素について測定された光とその画
素を囲む領域において測定される平均光との差を計算す
ることにより近似しうることが示されている。
面平均と画素と等価数が望ましく、それ故平均される
面が重複しそして各PELがいくつかの画像に寄与するこ
とになる。あるいはCCDアレイの画像能力は一つの画像
の間隔を置いた個々のPELについての面平均を発生する
ことにより強調することが出来、その場合、平均される
面は重ならずに連続的となり、各PELは１つの平均にの
み寄与する。そのような平均信号データは種々の画像処
理機能を行う際に重要な役割をはたす。これら機能はダ
イナミックスレショルディング、フィルタリング、エッ
ジ強調、およびディジタルハーフトーンを含む。
面が重複しそして各PELがいくつかの画像に寄与するこ
とになる。あるいはCCDアレイの画像能力は一つの画像
の間隔を置いた個々のPELについての面平均を発生する
ことにより強調することが出来、その場合、平均される
面は重ならずに連続的となり、各PELは１つの平均にの
み寄与する。そのような平均信号データは種々の画像処
理機能を行う際に重要な役割をはたす。これら機能はダ
イナミックスレショルディング、フィルタリング、エッ
ジ強調、およびディジタルハーフトーンを含む。
面平均を行う一つの方法は画像装置の出力信号の充分
な数のスキャンラインをディジタル的に記憶するもので
あり、これにより記憶された値がディジタル処理ユニッ
トで読出され処理されうる。しかしながら、そのような
方法は高価となりそしてディジタルハードウェアおよび
ソフトウェアの性能によりその速度が制限される。更
に、プロセサにおける一群の数の平均を出すための算術
的演算には多くの中央処理ユニットサイクルおよびメモ
リサイクルが必要であり、それ故時間がかかる。このこ
とは、そのような装置の走査動作が開始されると電気的
または機械的な理由により一般に中断出来ないために高
速解像度スキャナーを用いる場合により大きな問題とな
る。それ故、処理のために全走査画像を表わすデータを
記憶しなければならない。
な数のスキャンラインをディジタル的に記憶するもので
あり、これにより記憶された値がディジタル処理ユニッ
トで読出され処理されうる。しかしながら、そのような
方法は高価となりそしてディジタルハードウェアおよび
ソフトウェアの性能によりその速度が制限される。更
に、プロセサにおける一群の数の平均を出すための算術
的演算には多くの中央処理ユニットサイクルおよびメモ
リサイクルが必要であり、それ故時間がかかる。このこ
とは、そのような装置の走査動作が開始されると電気的
または機械的な理由により一般に中断出来ないために高
速解像度スキャナーを用いる場合により大きな問題とな
る。それ故、処理のために全走査画像を表わすデータを
記憶しなければならない。
ラプラシァン計算を用いる従来の画像スキャナでは一
つの画像の各画素についてのラプラシァンは合焦点画像
と非合焦点画像で通常のCCDアレイを照射することによ
りとり出される。合焦点画像はその画像の画素における
合焦点光強度に比例する電荷パケットを形成する。非合
焦点画像は各画素のまわりの平均光強度に比例する電荷
パケットを形成する。ラプラシァンは合焦点電荷パケッ
トから対応する非合焦点電荷パケットを減算することに
より各画素について得られる。
つの画像の各画素についてのラプラシァンは合焦点画像
と非合焦点画像で通常のCCDアレイを照射することによ
りとり出される。合焦点画像はその画像の画素における
合焦点光強度に比例する電荷パケットを形成する。非合
焦点画像は各画素のまわりの平均光強度に比例する電荷
パケットを形成する。ラプラシァンは合焦点電荷パケッ
トから対応する非合焦点電荷パケットを減算することに
より各画素について得られる。
このタスクを行うために用いられる従来の装置は極め
て高価であり複雑である。データを発生するための装置
は画像を合焦点および非合焦点成分に分割して別々のCD
アレイを照射するかあるいは合焦点および非合焦点画像
を光学機械的に切換えて１個のCCDアレイを照射する。
て高価であり複雑である。データを発生するための装置
は画像を合焦点および非合焦点成分に分割して別々のCD
アレイを照射するかあるいは合焦点および非合焦点画像
を光学機械的に切換えて１個のCCDアレイを照射する。
ラプラシァンのより効率のよい計算手段がワイントン
D.Cで1978年12月４〜６日に行われたInt.Electron Devi
ces Meeting Tech.Digest,第415−418頁のJ.E.Hall他の
文献に示されている。この画像装置は画像アレイと、こ
のアレイからのライン電荷パケットを直列にゲートする
ために用いられる周辺配置のシリアルレジスタとを含
む。次々の画像ラインの特定の点における電荷パケット
がこのシリアルレジスタ上の固定した点においてとり出
されて加算され、その画像の画素についての面平均を計
算する。
D.Cで1978年12月４〜６日に行われたInt.Electron Devi
ces Meeting Tech.Digest,第415−418頁のJ.E.Hall他の
文献に示されている。この画像装置は画像アレイと、こ
のアレイからのライン電荷パケットを直列にゲートする
ために用いられる周辺配置のシリアルレジスタとを含
む。次々の画像ラインの特定の点における電荷パケット
がこのシリアルレジスタ上の固定した点においてとり出
されて加算され、その画像の画素についての面平均を計
算する。
遅延、記憶およびタップの手段のみが設けられ、加算
は他の装置で行われる。この装置は直列ゲートプロセス
における伝達効率が低いために実行される伝達の回数に
比例する画像の電気的表示を劣化させる傾向を有するい
う欠点を有する。従って、直列転送装置の精度は画像の
ライン内の画素の数が増加すると低下する。このよう
に、装置の精度は例えば2000PEL/ライン程度の比較的大
きい画素数を有する画像についてはかなり低下する。ま
た、シリアルレジスタの長さおよび出力タップの数は面
平均を計算するに必要なPELの数に比例して増加する。
転送効率の低さによりレジスタの長さが増加すると精度
が低下する。
は他の装置で行われる。この装置は直列ゲートプロセス
における伝達効率が低いために実行される伝達の回数に
比例する画像の電気的表示を劣化させる傾向を有するい
う欠点を有する。従って、直列転送装置の精度は画像の
ライン内の画素の数が増加すると低下する。このよう
に、装置の精度は例えば2000PEL/ライン程度の比較的大
きい画素数を有する画像についてはかなり低下する。ま
た、シリアルレジスタの長さおよび出力タップの数は面
平均を計算するに必要なPELの数に比例して増加する。
転送効率の低さによりレジスタの長さが増加すると精度
が低下する。
他のラプラシァン計数手段は米国特許第4264930号明
細書に示されている。TDI画像アレイ内で各PELを囲む領
域内のPELの垂直の和を表わす電荷パケットが発生され
る。各行の垂直の和の電荷パケットが直列CCDレジスタ
により、垂直の和のパケットを加算して面の和のパケッ
トをつくる水平加算装置を通してシフトされる。この特
許の装置は２つの欠点を有する。第一については垂直の
和がバケツリレー電荷レプリケータアレイ内であること
である。電荷結合装置と比較すると、バケツリレー装置
（BBD）は精度が低くそして電気的ノイズの干渉に弱
い。第２の欠点は水平和が直列にとられるということで
ある。かくしてこの装置が一つの画像をとえらて処理す
る速度は多数の水平和を順次処理する必要により制限さ
れる。
細書に示されている。TDI画像アレイ内で各PELを囲む領
域内のPELの垂直の和を表わす電荷パケットが発生され
る。各行の垂直の和の電荷パケットが直列CCDレジスタ
により、垂直の和のパケットを加算して面の和のパケッ
トをつくる水平加算装置を通してシフトされる。この特
許の装置は２つの欠点を有する。第一については垂直の
和がバケツリレー電荷レプリケータアレイ内であること
である。電荷結合装置と比較すると、バケツリレー装置
（BBD）は精度が低くそして電気的ノイズの干渉に弱
い。第２の欠点は水平和が直列にとられるということで
ある。かくしてこの装置が一つの画像をとえらて処理す
る速度は多数の水平和を順次処理する必要により制限さ
れる。
本発明においては個々のPEL値を破壊することなく、
画像のPELすなわちマトリクスアレイについての平均信
号を発生する方法を述べる。
画像のPELすなわちマトリクスアレイについての平均信
号を発生する方法を述べる。
本発明は計測回路と、PEL出力レジスタとフィルタア
レイを含むシステムに具現化される。この計測回路はフ
ィルタアレイにCCD画像アレイから出る一行の電荷信号
の夫々の電荷信号の一定比例部分を転送する。残りの電
荷信号はPEL出力シリアルレジスタに移される。
レイを含むシステムに具現化される。この計測回路はフ
ィルタアレイにCCD画像アレイから出る一行の電荷信号
の夫々の電荷信号の一定比例部分を転送する。残りの電
荷信号はPEL出力シリアルレジスタに移される。
本発明の目的とする応用により種々の形式のフィルタ
アレイを使用しうる。一つの形式のフィルタは画像PEL
アレイ内の連続するが重ならない窓についてのPEL値を
平均化することにより動作する。平均化のための窓のサ
イズをＭ×Ｎ PELアレイであるとすると、垂直加算装
置のアレイの各段はＭ個のクロックサイクル中に画像ア
レイから計測回路により移されている夫々Ｍ個の独立し
た電荷信号からなる各グループを加算する。Ｍ個のクイ
ロックサイクルでこの和が並列に垂直和シリアルレジス
タに移されそこでそれらの値が垂直和シリアルレジスタ
から水平加算装置に移される。水平加算装置はＮ個の垂
直に累積された電荷パケットからなる群を加算する。そ
れによりPEL値のもとのアレイからＭ×Ｎ個のアレイに
ついての個々のPEL値の平均のアレイが得られる。これ
ら平均値は適当に出力装置に移される。
アレイを使用しうる。一つの形式のフィルタは画像PEL
アレイ内の連続するが重ならない窓についてのPEL値を
平均化することにより動作する。平均化のための窓のサ
イズをＭ×Ｎ PELアレイであるとすると、垂直加算装
置のアレイの各段はＭ個のクロックサイクル中に画像ア
レイから計測回路により移されている夫々Ｍ個の独立し
た電荷信号からなる各グループを加算する。Ｍ個のクイ
ロックサイクルでこの和が並列に垂直和シリアルレジス
タに移されそこでそれらの値が垂直和シリアルレジスタ
から水平加算装置に移される。水平加算装置はＮ個の垂
直に累積された電荷パケットからなる群を加算する。そ
れによりPEL値のもとのアレイからＭ×Ｎ個のアレイに
ついての個々のPEL値の平均のアレイが得られる。これ
ら平均値は適当に出力装置に移される。
他の形式のフィルタは一連の重なる窓を平均化するこ
とにより動作し、画像の各PELについて１個の窓が用い
られる。この機能を行うための新規な垂直および水平加
算アレイを開示する。Ｍ×N PELアレイを考えると、計
測回路の出力はまず垂直スプリッター加算器アレイに移
され、このアレイが夫々の計測された電荷信号をＭ個の
部分に分割しそしてそれら部分を適当なシーケンスをも
って前に出力された計測電荷信号に加算する。Ｍ個の部
分の垂直和が完了すると、これらは並列に水平配分加算
アレイに移されてＮ個の部分に分割される。これら部分
は適正なシーケンスをもって垂直和電荷信号の他の水平
方向に隣接する部分の部分と加算されて面和シリアルレ
ジスタの段に面平均電荷信号を与える。これら面平均は
次に適当に出力装置に移される。
とにより動作し、画像の各PELについて１個の窓が用い
られる。この機能を行うための新規な垂直および水平加
算アレイを開示する。Ｍ×N PELアレイを考えると、計
測回路の出力はまず垂直スプリッター加算器アレイに移
され、このアレイが夫々の計測された電荷信号をＭ個の
部分に分割しそしてそれら部分を適当なシーケンスをも
って前に出力された計測電荷信号に加算する。Ｍ個の部
分の垂直和が完了すると、これらは並列に水平配分加算
アレイに移されてＮ個の部分に分割される。これら部分
は適正なシーケンスをもって垂直和電荷信号の他の水平
方向に隣接する部分の部分と加算されて面和シリアルレ
ジスタの段に面平均電荷信号を与える。これら面平均は
次に適当に出力装置に移される。
第１図は本発明のブロック図である。画像の各PELは
電位ウェルに記憶される電荷量によりCCD画像アレイ110
に示されている。水平のPEL行を表わす電荷パケットは
その行がスキャンされるときCCD画像アレイから並列に
出てPEL出力シリアルレジスタ120に入る。計測回路130
は各電荷パケットを２個の電位ウェルに分割しそしてこ
れら成分の比を一定に維持する。この技術は従来周知で
ある。各電荷パケットの部分はそのとき、信号を直列に
シフトすることの出来るPEL出力レジスタ120の一つの段
にある。この出力は元のPEL値の一定の比率をもつもの
であるから、元のPEL値の完全性は保持される。各窓平
均についての中央のPELの強度は種々の画像処理機能の
ためにPEL出力シリアルレジスタの出力から実質的に抽
出される。各電荷パケットの残りの部分はフィルタアレ
イ140に移されそこで種々の窓平均計算を行う。このフ
ィルタアレイの出力は所望の面平均の大きさを表わす直
列ストリームの電荷パケットである。
電位ウェルに記憶される電荷量によりCCD画像アレイ110
に示されている。水平のPEL行を表わす電荷パケットは
その行がスキャンされるときCCD画像アレイから並列に
出てPEL出力シリアルレジスタ120に入る。計測回路130
は各電荷パケットを２個の電位ウェルに分割しそしてこ
れら成分の比を一定に維持する。この技術は従来周知で
ある。各電荷パケットの部分はそのとき、信号を直列に
シフトすることの出来るPEL出力レジスタ120の一つの段
にある。この出力は元のPEL値の一定の比率をもつもの
であるから、元のPEL値の完全性は保持される。各窓平
均についての中央のPELの強度は種々の画像処理機能の
ためにPEL出力シリアルレジスタの出力から実質的に抽
出される。各電荷パケットの残りの部分はフィルタアレ
イ140に移されそこで種々の窓平均計算を行う。このフ
ィルタアレイの出力は所望の面平均の大きさを表わす直
列ストリームの電荷パケットである。
第2A図は重なりのない窓についてPELを平均するに適
したフィルタアレイのブロック図である。このフィルタ
アレイは垂直加算装置アレイ210、垂直和シリアルレジ
スタ220および水平加算装置230からなる。本発明の一実
施例においては、Ｍ×ＮのPELアレイが平均化用の窓と
して用いられる。各PELについて電荷信号Sijの一定比率
部分を表わす電荷STijが次式（１）に従って計測回路に
より垂直加算装置アレイ（VSA）210に移される。
したフィルタアレイのブロック図である。このフィルタ
アレイは垂直加算装置アレイ210、垂直和シリアルレジ
スタ220および水平加算装置230からなる。本発明の一実
施例においては、Ｍ×ＮのPELアレイが平均化用の窓と
して用いられる。各PELについて電荷信号Sijの一定比率
部分を表わす電荷STijが次式（１）に従って計測回路に
より垂直加算装置アレイ（VSA）210に移される。
STij＝Sij／（１＋MN） （１） 電荷信号Sijの残部SOijは次式（２）に従ってPEL出力
シリアルレジスタの対応する段に残される。
シリアルレジスタの対応する段に残される。
SOij＝MNSij／（１＋MN） （２） VSA210は得られた垂直和電荷パケットを垂直和シリア
ルレジスタ220に並列に移す前に各段において合計でＭ
個の電荷パケットを累積する。Ｍ×Ｎアレイの平均値は
水平加算装置230を介して垂直和電荷パケットを直列に
シフトすることにより得られる。水平加算装置はＮ個の
垂直和電荷パケットの各群における値を累積する。これ
により次式（３）で表わされる面平均電荷パケットの直
列ストリームが得られる。
ルレジスタ220に並列に移す前に各段において合計でＭ
個の電荷パケットを累積する。Ｍ×Ｎアレイの平均値は
水平加算装置230を介して垂直和電荷パケットを直列に
シフトすることにより得られる。水平加算装置はＮ個の
垂直和電荷パケットの各群における値を累積する。これ
により次式（３）で表わされる面平均電荷パケットの直
列ストリームが得られる。
この式においてはＭ×Ｎアレイ内の個々のPELに対
応するPEL出力の平均である。
応するPEL出力の平均である。
例えば、３×３アレイから平均信号を得るために各PE
L値の1/（１＋９）すなわち1/10が垂直加算アレイに向
けられ、PEL値の9/10がPEL出力シリアルレジスタに向け
られる。９回の加算（垂直３回×水平３回）後に面平均
出力値は３×３アレイのPELが画像アレイから出るとき
のそれらの元の値の平均値の9/10である。PEL出力シリ
アルレジスタからの対応するPEL出力もそれらの元の値
の9/10である。
L値の1/（１＋９）すなわち1/10が垂直加算アレイに向
けられ、PEL値の9/10がPEL出力シリアルレジスタに向け
られる。９回の加算（垂直３回×水平３回）後に面平均
出力値は３×３アレイのPELが画像アレイから出るとき
のそれらの元の値の平均値の9/10である。PEL出力シリ
アルレジスタからの対応するPEL出力もそれらの元の値
の9/10である。
第４図は重なりのない窓についての本発明の実施例を
含む電荷結合アレイの位相的なレイアウトを示す。この
レイアウトは例えば２個の多結晶ゲート電極層を有する
標準的な４相CCD構造を用いる。図示の領域はクロック
相を運ぶゲート電極の制御を受ける半導体の領域を表わ
す。第３図のフローチャートによりその動作を説明す
る。またこの動作は第4A図に示すクロックタイミング図
により説明するが、第4A図では高レベルがオン状態を、
低レベルがオフ状態を示す。オン状態では電位ウェルが
誘導され、オフ状態では電位バリアがつくられる。
含む電荷結合アレイの位相的なレイアウトを示す。この
レイアウトは例えば２個の多結晶ゲート電極層を有する
標準的な４相CCD構造を用いる。図示の領域はクロック
相を運ぶゲート電極の制御を受ける半導体の領域を表わ
す。第３図のフローチャートによりその動作を説明す
る。またこの動作は第4A図に示すクロックタイミング図
により説明するが、第4A図では高レベルがオン状態を、
低レベルがオフ状態を示す。オン状態では電位ウェルが
誘導され、オフ状態では電位バリアがつくられる。
PEL出力シリアルレジスタのクロック相１（φ１）が
オンでありクロック相２〜４がオフ（第4A図の時点T1）
であると、水平のPEL行を示す電荷パケットがCCD画像ア
レイ（図示せず）から並列にPEL出力シリアルレジスタ4
10のすべての段に入る（ステップ310）。PEL出力シリア
ルレジスタ410は第１図のPEL出力シリアルレジスタ120
に対応する。入来する電荷パケットはこの例では各段の
相１の電極411の下の電位ウェルにある。本発明の動作
を説明するために、現在のPEL行が平均されるべきＭ個
のPEL行の第１の行であるとする。
オンでありクロック相２〜４がオフ（第4A図の時点T1）
であると、水平のPEL行を示す電荷パケットがCCD画像ア
レイ（図示せず）から並列にPEL出力シリアルレジスタ4
10のすべての段に入る（ステップ310）。PEL出力シリア
ルレジスタ410は第１図のPEL出力シリアルレジスタ120
に対応する。入来する電荷パケットはこの例では各段の
相１の電極411の下の電位ウェルにある。本発明の動作
を説明するために、現在のPEL行が平均されるべきＭ個
のPEL行の第１の行であるとする。
相ＡとＢで制御されるゲートを含む計測回路420は第
１図の計測回路130に対応する。入来電荷パケットが相
１の電位ウェルに入ると、相ＡとＢはオン、相Ｃはオフ
となる。これら新しい電荷パケットは相１と相ＡとＢに
共通である（ステップ320）。時刻T2において相Ａがオ
フとなり、相Ｂにより制御される電位ウェル内の電荷の
測定された部分を分離する。この電荷の残り部分は相１
で分離される。これによりPEL出力シリアルレジスタが
時刻T3において相１〜４を用いてそのシフト動作を開始
しうるようになる。PEL出力シリアルレジスタ410の出力
端子において、PEL出力装置415が電荷パケットをPEL電
気出力信号に変換する。
１図の計測回路130に対応する。入来電荷パケットが相
１の電位ウェルに入ると、相ＡとＢはオン、相Ｃはオフ
となる。これら新しい電荷パケットは相１と相ＡとＢに
共通である（ステップ320）。時刻T2において相Ａがオ
フとなり、相Ｂにより制御される電位ウェル内の電荷の
測定された部分を分離する。この電荷の残り部分は相１
で分離される。これによりPEL出力シリアルレジスタが
時刻T3において相１〜４を用いてそのシフト動作を開始
しうるようになる。PEL出力シリアルレジスタ410の出力
端子において、PEL出力装置415が電荷パケットをPEL電
気出力信号に変換する。
計測回路420からのこれら部分的電荷は次にフィルタ
アレイ140に対応するフィルタアレイ425に次のように移
される。
アレイ140に対応するフィルタアレイ425に次のように移
される。
垂直和アレイ430は相C,D,Eで制御されるゲートを含
む。時点T4で相Ｃはオンとなる。相Ｄはオンそして相Ｅ
はオフとなる。相B,Cはオフとなり、時点T5で相Ｄによ
り制御される垂直加算装置内のこれら部分的電荷パケッ
トを分離する。Ｍ×Ｎの画像アレイからのＭ個の電荷パ
ケットはＭ個のクロックイサイクルで夫々の垂直加算装
置に累積して垂直和電荷パケットを形成する（ステップ
330）。
む。時点T4で相Ｃはオンとなる。相Ｄはオンそして相Ｅ
はオフとなる。相B,Cはオフとなり、時点T5で相Ｄによ
り制御される垂直加算装置内のこれら部分的電荷パケッ
トを分離する。Ｍ×Ｎの画像アレイからのＭ個の電荷パ
ケットはＭ個のクロックイサイクルで夫々の垂直加算装
置に累積して垂直和電荷パケットを形成する（ステップ
330）。
一群のクロックサイクルの終りの時点は上述のように
他のＭ個のクロックサイクルからなる群のはじめに対応
する。このように時点T6で相Ａがオンとなり新しいクロ
ックサイクル群の第１のサイクルをスタートさせると相
Ｅがオンとなり垂直和シリアルジスタ440の相１の電位
ウェルへの垂直和電荷パケットの出力を開始する。時点
T1において垂直和シリアルレジスタ440の相１と垂直加
算アレイ430の相Ｅはオンである。相Ｄとそして相Ｅは
時点T2でオフとなり垂直和シリアルレジスタ内の電荷を
分離する。垂直和シリアルレジスタ440は相１〜４を用
いて時点T3でその出力スキャンを開始する。垂直和シリ
アルレジスタ440の相１〜４はPEL出力シリアルレジスタ
の対応する相と同じ波形を有し、かくして同じ名称を用
いる。
他のＭ個のクロックサイクルからなる群のはじめに対応
する。このように時点T6で相Ａがオンとなり新しいクロ
ックサイクル群の第１のサイクルをスタートさせると相
Ｅがオンとなり垂直和シリアルジスタ440の相１の電位
ウェルへの垂直和電荷パケットの出力を開始する。時点
T1において垂直和シリアルレジスタ440の相１と垂直加
算アレイ430の相Ｅはオンである。相Ｄとそして相Ｅは
時点T2でオフとなり垂直和シリアルレジスタ内の電荷を
分離する。垂直和シリアルレジスタ440は相１〜４を用
いて時点T3でその出力スキャンを開始する。垂直和シリ
アルレジスタ440の相１〜４はPEL出力シリアルレジスタ
の対応する相と同じ波形を有し、かくして同じ名称を用
いる。
本発明の他の実施例では垂直加算装置アレイの機能を
垂直和シリアルレジスタに組込む。しかしながらそのよ
うな実施例では２個のシリアルレジスタが同一のクロッ
ク波形を用いることはなく、垂直和の累積と垂直和シリ
アルレジスタのシフトは時間的に重ならない。
垂直和シリアルレジスタに組込む。しかしながらそのよ
うな実施例では２個のシリアルレジスタが同一のクロッ
ク波形を用いることはなく、垂直和の累積と垂直和シリ
アルレジスタのシフトは時間的に重ならない。
水平加算装置450は垂直和シリアルレジスタ440の出力
端子に配置されそして相ＦとＧを有する。垂直和電荷パ
ケットが直列レジスタ440から出ると、Ｎ個のパケット
からなる群が相Ｆの電位ウェル450で累積する（ステッ
プ360）。相Ｆはオンのとき相Ｇはオフであり、面平均
出力装置460からこの累積電荷を分離する。Ｎ個の垂直
和電荷パケットが水平加算装置450に累積するときに出
力装置はリセットされ、相Ｇはオンとなり、相Ｆはオフ
となり、そして相Ｇがオフとなって水平加算器450の内
容を出力装置460に移し、この装置がこれら電荷パケッ
トを面平均電気的出力信号に変換する（ステップ37
0）。これで相Ｆはオンとなり次のＮ個の垂直和電荷パ
ケットの累積を開始する。出力装置はこの累積が完了す
るまでリセットされない。
端子に配置されそして相ＦとＧを有する。垂直和電荷パ
ケットが直列レジスタ440から出ると、Ｎ個のパケット
からなる群が相Ｆの電位ウェル450で累積する（ステッ
プ360）。相Ｆはオンのとき相Ｇはオフであり、面平均
出力装置460からこの累積電荷を分離する。Ｎ個の垂直
和電荷パケットが水平加算装置450に累積するときに出
力装置はリセットされ、相Ｇはオンとなり、相Ｆはオフ
となり、そして相Ｇがオフとなって水平加算器450の内
容を出力装置460に移し、この装置がこれら電荷パケッ
トを面平均電気的出力信号に変換する（ステップ37
0）。これで相Ｆはオンとなり次のＮ個の垂直和電荷パ
ケットの累積を開始する。出力装置はこの累積が完了す
るまでリセットされない。
他の実施例では出力装置460は水平加算器450の機能を
行うことが出来る。しかしながらこれは前の実施例にお
けるよりも短い時間について面平均出力を出すことにな
る。
行うことが出来る。しかしながらこれは前の実施例にお
けるよりも短い時間について面平均出力を出すことにな
る。
上記のＭ×Ｎマトリクスアレイは行／列構成で配列さ
れるがこのアレイはそれに限らない。例えば行／列の軸
を傾斜させた形状に平均化窓をパタンづけて配置しても
よい。そのような配置は画像の品質を上げるために印刷
産業において極めてポピュラなものである。
れるがこのアレイはそれに限らない。例えば行／列の軸
を傾斜させた形状に平均化窓をパタンづけて配置しても
よい。そのような配置は画像の品質を上げるために印刷
産業において極めてポピュラなものである。
第2b図は各PELに中心をもつ窓を重ねるためのフィル
タアレイのブロック図である。この構成は重なりのない
窓とは、この構成が等しい数の窓とPELに関連する点で
異なっている。更に各PELは複数の窓にまたがる。この
ように、寄与する電荷パケットをいくつかの部分に分
け、これら部分を再配分しそして適正な部分の組合せを
加算して面平均をつくることが必要である。この場合、
計測回路130は各電荷パケットの半分をフィルタアレイ
に移しそして各電荷パケットの半分をPEL出力レジスタ
に保持する。フィルタアレイに配分される部分は垂直ス
プリッター加算器アレイ240に置かれ、その後PEL出力レ
ジスタ内の半分が直列にシフトされて出る。垂直スプリ
ッタ加算器アレイ240は更にその部分をＭ個の等しい部
分に分け、重なった垂直和パケットを発生する。これら
は、水平パケットスプリッタアレイ251、並列−直列イ
ンターフェース252および面和シリアルレジスタ253から
なる水平配分および加算アレイ250に移される。水平パ
ケットスプリッタアレイ251はこれらパケットをＮ個の
等しい部分に分け、そしてそれらを並列−直列インター
フェース252を介して面和シリアルレジスタ253に配布
し、そこでこれらが適当な組合せで加算されて必要な重
なる面和パケットを得、これらが面和出力装置260に移
される。
タアレイのブロック図である。この構成は重なりのない
窓とは、この構成が等しい数の窓とPELに関連する点で
異なっている。更に各PELは複数の窓にまたがる。この
ように、寄与する電荷パケットをいくつかの部分に分
け、これら部分を再配分しそして適正な部分の組合せを
加算して面平均をつくることが必要である。この場合、
計測回路130は各電荷パケットの半分をフィルタアレイ
に移しそして各電荷パケットの半分をPEL出力レジスタ
に保持する。フィルタアレイに配分される部分は垂直ス
プリッター加算器アレイ240に置かれ、その後PEL出力レ
ジスタ内の半分が直列にシフトされて出る。垂直スプリ
ッタ加算器アレイ240は更にその部分をＭ個の等しい部
分に分け、重なった垂直和パケットを発生する。これら
は、水平パケットスプリッタアレイ251、並列−直列イ
ンターフェース252および面和シリアルレジスタ253から
なる水平配分および加算アレイ250に移される。水平パ
ケットスプリッタアレイ251はこれらパケットをＮ個の
等しい部分に分け、そしてそれらを並列−直列インター
フェース252を介して面和シリアルレジスタ253に配布
し、そこでこれらが適当な組合せで加算されて必要な重
なる面和パケットを得、これらが面和出力装置260に移
される。
第５図の垂直スプリッター加算器アレイはチャンネル
領域とチャンネルストップ領域を含む。図示の領域は図
示のクロック相を有するゲート電極により影響を受ける
チャンネルの部分である。ゲート電極のレイアウトの詳
細は、設計の問題であるのでここでは示さない。更に、
ゲート電極レイアウトの設計はこの部分で周知である。
好適な実施例においては２個のポリシリコンゲート電極
層を有する標準形の４相CCD構造が用いられる。
領域とチャンネルストップ領域を含む。図示の領域は図
示のクロック相を有するゲート電極により影響を受ける
チャンネルの部分である。ゲート電極のレイアウトの詳
細は、設計の問題であるのでここでは示さない。更に、
ゲート電極レイアウトの設計はこの部分で周知である。
好適な実施例においては２個のポリシリコンゲート電極
層を有する標準形の４相CCD構造が用いられる。
第５図の装置を第６図のクロックタイミング図と第８
図のフローチャートにより説明する。例えば、平均され
る隣接部Ｍ×Ｎ個のPELであり、この装置が少くともＭ
個の前のPEL行を処理したとする。この場合、部分的な
垂直和電荷パケットがあり、これらは夫々Ｍ段の垂直加
算および配分レジスタ520の各段505の電位ウェルに記憶
される。各レジスタの上の段は前のPEL行からとり出さ
れた電荷パケットを含む。次の段の内容は画像の前の2P
EL行により寄与される電荷パケットからとり出される。
更にその次の段の内容は前の３つのPEL行により寄与さ
れる電荷パケットからとり出され、以下同様である。
図のフローチャートにより説明する。例えば、平均され
る隣接部Ｍ×Ｎ個のPELであり、この装置が少くともＭ
個の前のPEL行を処理したとする。この場合、部分的な
垂直和電荷パケットがあり、これらは夫々Ｍ段の垂直加
算および配分レジスタ520の各段505の電位ウェルに記憶
される。各レジスタの上の段は前のPEL行からとり出さ
れた電荷パケットを含む。次の段の内容は画像の前の2P
EL行により寄与される電荷パケットからとり出される。
更にその次の段の内容は前の３つのPEL行により寄与さ
れる電荷パケットからとり出され、以下同様である。
画像アレイ（図示せず）と計測回路560は、各PEL信号
の半分が計測回路により検出される点を除き第４図につ
いて述べたと同じに動作する。第６図の時点T1におい
て、計測回路の部分は計測回路の相Ｂにより制御される
電位ウェル540により相ＡとＨがオフであるからそこに
留まる。時点T1後にPEL出力シリアルレジスタ550はその
内容のPEL出力装置555へのシフトを開始出来る。
の半分が計測回路により検出される点を除き第４図につ
いて述べたと同じに動作する。第６図の時点T1におい
て、計測回路の部分は計測回路の相Ｂにより制御される
電位ウェル540により相ＡとＨがオフであるからそこに
留まる。時点T1後にPEL出力シリアルレジスタ550はその
内容のPEL出力装置555へのシフトを開始出来る。
夫々の垂直スプリッター加算器（第５図）は垂直パケ
ットスプリッタ510、相ＩとＨにより夫々制御される電
位ウェル511と512、および相V1〜V4（521〜524）により
制御される多段垂直加算および配分レジスタ520からな
る。時点T1において相ＨとV3はオフ、他の相はオンであ
る。T1後に相V4がオフになり、配分レジスタ520の内容
の１段下へのシフトが完了して第１段を空にして、最下
段524の内容が水平配分および加算アレイに移される。
（ステップ810）。このとき相Ｈはオンとなり相Ｂから
相ＩとＨにより制御されるゲートへ部分電荷を入れる。
時点T2において、相Ｂはオフとなり相Ｉがオフとなって
各垂直パケットスプリッタの電荷を、相Ｈにより制御さ
れる夫々の垂直パケットスプリッタのゲート電極の下の
電位ウェルにあるＭ個の等しい部分に分割する（ステッ
プ820）。これらＭ個の部分は夫々相Ｈのゲート512の下
の電荷容量が等しいから等しい。
ットスプリッタ510、相ＩとＨにより夫々制御される電
位ウェル511と512、および相V1〜V4（521〜524）により
制御される多段垂直加算および配分レジスタ520からな
る。時点T1において相ＨとV3はオフ、他の相はオンであ
る。T1後に相V4がオフになり、配分レジスタ520の内容
の１段下へのシフトが完了して第１段を空にして、最下
段524の内容が水平配分および加算アレイに移される。
（ステップ810）。このとき相Ｈはオンとなり相Ｂから
相ＩとＨにより制御されるゲートへ部分電荷を入れる。
時点T2において、相Ｂはオフとなり相Ｉがオフとなって
各垂直パケットスプリッタの電荷を、相Ｈにより制御さ
れる夫々の垂直パケットスプリッタのゲート電極の下の
電位ウェルにあるＭ個の等しい部分に分割する（ステッ
プ820）。これらＭ個の部分は夫々相Ｈのゲート512の下
の電荷容量が等しいから等しい。
時点T3において、垂直加算および配分レジスタ（VSD
R）520の相V4524はオンとなる。相H512はオフとなって
電荷を相Ｈのゲート512の下からVSDR520に動かしてそこ
でこれが前の垂直サイクルからすでに存在する部分垂直
和電荷パケットに加算する。T3後でT4の前に相B540、I5
11およびV1521はオンとなる（ステップ830）。
R）520の相V4524はオンとなる。相H512はオフとなって
電荷を相Ｈのゲート512の下からVSDR520に動かしてそこ
でこれが前の垂直サイクルからすでに存在する部分垂直
和電荷パケットに加算する。T3後でT4の前に相B540、I5
11およびV1521はオンとなる（ステップ830）。
各VSDR520の第１段において現在の寄与のみが記憶さ
れる。次の段で現在および１つの前の画素行からの寄与
が加算され、以下同様である。最終段において完全なＭ
行の垂直和が記憶される。
れる。次の段で現在および１つの前の画素行からの寄与
が加算され、以下同様である。最終段において完全なＭ
行の垂直和が記憶される。
時点T4においてPEL出力シリアルレジスタ550のシフト
が完了した後、相Ａがオン、V3がオフとなり、新しいPE
L電荷パケット行が画像アレイからPEL出力シリアルレジ
スタおよび計測回路に移され、新しい垂直サイクルを開
始する（ステップ840）。次にV2がオンとなりそして時
点T5でV4がオフとなり、VSR520の内容への１段下へのシ
フトが完了する。
が完了した後、相Ａがオン、V3がオフとなり、新しいPE
L電荷パケット行が画像アレイからPEL出力シリアルレジ
スタおよび計測回路に移され、新しい垂直サイクルを開
始する（ステップ840）。次にV2がオンとなりそして時
点T5でV4がオフとなり、VSR520の内容への１段下へのシ
フトが完了する。
VSDR520の最終段の内容、完全なＭ行の垂直和、はこ
のとき水平配分および加算アレイに移される（ステップ
810）。
のとき水平配分および加算アレイに移される（ステップ
810）。
本発明の動作の説明において、相番号は任意に用いら
れている。他の周知のCCDクロック方法を例示した４相
ダブルクロックの代りに使用出来る。図示の垂直加算お
よび配分レジスタの相は、画像アレイからPEL出力シリ
アルレジスタへの転送が並列相３の終了で生じるように
なった４相ダブルクロックシステムに用いられた並列ク
ロック相を同じである。相ＡとPEL出力シリアルレジス
タの並列−直列インターフェースのクロックは同じタイ
ミングでよい。相ＡとV1は同じタイミングでありそして
共通の電極を共用する。
れている。他の周知のCCDクロック方法を例示した４相
ダブルクロックの代りに使用出来る。図示の垂直加算お
よび配分レジスタの相は、画像アレイからPEL出力シリ
アルレジスタへの転送が並列相３の終了で生じるように
なった４相ダブルクロックシステムに用いられた並列ク
ロック相を同じである。相ＡとPEL出力シリアルレジス
タの並列−直列インターフェースのクロックは同じタイ
ミングでよい。相ＡとV1は同じタイミングでありそして
共通の電極を共用する。
第2B図の水平配分および加算アレイ250において水平
加算は各行のPELのすべてについて並列に行われる。こ
れにより従来と比較して著しく改善された走査速度が得
られる。
加算は各行のPELのすべてについて並列に行われる。こ
れにより従来と比較して著しく改善された走査速度が得
られる。
第2B図に示すように、垂直和パケットは水平配分およ
び加算アレイ250への入力信号として用いられる。アレ
イ250は３つの要素、すなわち水平配分レジスタとして
も作用する水平パケットスプリッタ251のアレイと、並
列−直列インターフェース252と面和シリアルCCDシフト
レジスタ253、からなる。面和パケット（直列に出力さ
れる）は面和出力装置260により電気的出力信号に変換
される。
び加算アレイ250への入力信号として用いられる。アレ
イ250は３つの要素、すなわち水平配分レジスタとして
も作用する水平パケットスプリッタ251のアレイと、並
列−直列インターフェース252と面和シリアルCCDシフト
レジスタ253、からなる。面和パケット（直列に出力さ
れる）は面和出力装置260により電気的出力信号に変換
される。
Ｍ×Ｎの例については夫々の水平パケットスプリッタ
251は夫々の垂直和パケットを夫々のスプリッタの別々
の段にあるＮ個の等しい部分に分ける。これらは垂直配
向のＮ段CCD水平配分シフトレジスタとしても作用す
る。最も下の部分は面和シリアルレジスタ253に並列に
移される。水平配分レジスタとこのシリアルレジスタは
それらの内容を１段シフトするようにクロックされて新
しい最下部分が並列にシリアルレジスタに移されて前の
転送からすでにそこにある電荷に加算される。これは夫
々の垂直和パケットのＮ個の部分がシリアルレジスタの
Ｎ個の段に配分されそしてこのシリアルレジスタの各段
がＮ個の水平方向で隣接する垂直和の部分の水平和、従
ってＭ×Ｎの面和を含むまでくり返される。この面和シ
リアルレジスタ253は次にこれら面和パケットを出力装
置260に水平にシフトする。
251は夫々の垂直和パケットを夫々のスプリッタの別々
の段にあるＮ個の等しい部分に分ける。これらは垂直配
向のＮ段CCD水平配分シフトレジスタとしても作用す
る。最も下の部分は面和シリアルレジスタ253に並列に
移される。水平配分レジスタとこのシリアルレジスタは
それらの内容を１段シフトするようにクロックされて新
しい最下部分が並列にシリアルレジスタに移されて前の
転送からすでにそこにある電荷に加算される。これは夫
々の垂直和パケットのＮ個の部分がシリアルレジスタの
Ｎ個の段に配分されそしてこのシリアルレジスタの各段
がＮ個の水平方向で隣接する垂直和の部分の水平和、従
ってＭ×Ｎの面和を含むまでくり返される。この面和シ
リアルレジスタ253は次にこれら面和パケットを出力装
置260に水平にシフトする。
水平和の発生はＮ−１個のシリアルレジスタクロック
サイクルで完了し、その後にこれらのシリアルレジスタ
は高速でクロックされて、他の処理タスクにより妨げら
れることなくCCDが可能である速度でデータのシフトを
行う。
サイクルで完了し、その後にこれらのシリアルレジスタ
は高速でクロックされて、他の処理タスクにより妨げら
れることなくCCDが可能である速度でデータのシフトを
行う。
第７図は水平パケットスプリッタと面和シリアルレジ
スタのレイアウトの一例である。この例では４相構造が
用いられる。しかしながら、例えば３相構造を用いるも
のとすることが出来る。水平パケットスプリッタは表面
チャンネルでつくられ、そして面和シリアルレジスタは
埋込チャンネルでつくられる。表面チャンネルと埋込チ
ャンネルの境界はインターフェースゲートの下である。
これらゲート電極のレイアウトの詳細は周知であるから
説明しない。同じ４クロック相がPEL出力レジスタおよ
び面和シリアルレジスタの両方により用いられる。これ
ら２個のシリアルレジスタの並列−直列インターフェー
スゲートは１つの共通のクロックで駆動出来る。
スタのレイアウトの一例である。この例では４相構造が
用いられる。しかしながら、例えば３相構造を用いるも
のとすることが出来る。水平パケットスプリッタは表面
チャンネルでつくられ、そして面和シリアルレジスタは
埋込チャンネルでつくられる。表面チャンネルと埋込チ
ャンネルの境界はインターフェースゲートの下である。
これらゲート電極のレイアウトの詳細は周知であるから
説明しない。同じ４クロック相がPEL出力レジスタおよ
び面和シリアルレジスタの両方により用いられる。これ
ら２個のシリアルレジスタの並列−直列インターフェー
スゲートは１つの共通のクロックで駆動出来る。
水平パケットスプリッタ710の動作は垂直和パケット
がこの装置に入れられるときに開始される。これは、４
つの相H1−H4711−714がすべてオンとなり、各スプリッ
タのＮ段について連続する電位ウェルをつくり、そして
インターフェースクロックがオフになり、これらスプリ
ッタをシリアルレジスタから分離するときに生じる（Ｎ
は平均化されるべき画像アレイの各行における水平PEL
の数である）。電荷はこのときスプリッタの電位ウェル
に均一に分散する。相４が論理的低レベルに切換わる
と、バリア電位がH4714ゲートの下につくられて各スプ
リッタ内のその電荷を１段に１個づつのＮ個の等しい部
分に分割する。この電荷は次に前述した通常の４相CCD
のように並列−直列インターフェースゲート720を介し
て面和シリアルレジスタ730に段階的に降される。並列
−直列インターフェースおよびシリアルCCDレジスタは
周知の設計にもとづく。
がこの装置に入れられるときに開始される。これは、４
つの相H1−H4711−714がすべてオンとなり、各スプリッ
タのＮ段について連続する電位ウェルをつくり、そして
インターフェースクロックがオフになり、これらスプリ
ッタをシリアルレジスタから分離するときに生じる（Ｎ
は平均化されるべき画像アレイの各行における水平PEL
の数である）。電荷はこのときスプリッタの電位ウェル
に均一に分散する。相４が論理的低レベルに切換わる
と、バリア電位がH4714ゲートの下につくられて各スプ
リッタ内のその電荷を１段に１個づつのＮ個の等しい部
分に分割する。この電荷は次に前述した通常の４相CCD
のように並列−直列インターフェースゲート720を介し
て面和シリアルレジスタ730に段階的に降される。並列
−直列インターフェースおよびシリアルCCDレジスタは
周知の設計にもとづく。
面和シリアルレジスタへの転送はH4がオフでH1，H2，
H3がオンのときインターフェースゲートをオンにするこ
とにより行われる。信号電荷についての表面チャンネル
の電位は埋込チャンネルのそれより高い。従って、夫々
のスプリッタの最終段715からの電荷はシリアルレジス
タに流れる。
H3がオンのときインターフェースゲートをオンにするこ
とにより行われる。信号電荷についての表面チャンネル
の電位は埋込チャンネルのそれより高い。従って、夫々
のスプリッタの最終段715からの電荷はシリアルレジス
タに流れる。
水平和の発生を更に第９図について述べる。ステップ
100において１つの行内の複数の垂直和パケットの大き
さを大文字で示す。ステップ200において電荷の分割と
分割されたパケットの内の１個のシリアルレジスタへの
転送が生じる。このシリアルレジスタはこのとき１段当
り１つの部分を含み、これを小文字で示す。図示の例で
は小文字は対応する大文字の大きさの５分の１を表わ
す。ステップ300において、１回のシリアルサイクルの
効果と第２回の転送を示す。ステップ400,500,600は１
回のシフトと第３転送、１回のシフトを第４転送、およ
び１回のシフトと第５転送を夫々示す。ステップ600に
おいて、所望の面和が得られる。ステップ600後に面和
シリアルレジスタ730の内容が出力装置（図示せず）に
移される。これら面和パケットは本装置から異った時点
で出る中心のPELパケットに対応する。このように、中
央のPELの値が所望のようにディジタル化されそして、
対応する面和パケットが出てその値が決定されるまで例
えばディジタルコンピュータ（図示せず）内に記憶され
る。
100において１つの行内の複数の垂直和パケットの大き
さを大文字で示す。ステップ200において電荷の分割と
分割されたパケットの内の１個のシリアルレジスタへの
転送が生じる。このシリアルレジスタはこのとき１段当
り１つの部分を含み、これを小文字で示す。図示の例で
は小文字は対応する大文字の大きさの５分の１を表わ
す。ステップ300において、１回のシリアルサイクルの
効果と第２回の転送を示す。ステップ400,500,600は１
回のシフトと第３転送、１回のシフトを第４転送、およ
び１回のシフトと第５転送を夫々示す。ステップ600に
おいて、所望の面和が得られる。ステップ600後に面和
シリアルレジスタ730の内容が出力装置（図示せず）に
移される。これら面和パケットは本装置から異った時点
で出る中心のPELパケットに対応する。このように、中
央のPELの値が所望のようにディジタル化されそして、
対応する面和パケットが出てその値が決定されるまで例
えばディジタルコンピュータ（図示せず）内に記憶され
る。
本発明においては他のCCD技術を、図示しそして説明
において仮定されたバリア注入を行うことなく、Ｎチャ
ンネル技術の代りに用いることが出来る。
において仮定されたバリア注入を行うことなく、Ｎチャ
ンネル技術の代りに用いることが出来る。
また本発明においてはこの実施例は水平方向統合器と
共に用いられる垂直方向統合器に限られるものではな
い。水平方向統合は任意の形の垂直方向統合で生じさせ
ることが出来る。同様に垂直方向統合は任意の形の水平
方向統合で行うことが出来る。
共に用いられる垂直方向統合器に限られるものではな
い。水平方向統合は任意の形の垂直方向統合で生じさせ
ることが出来る。同様に垂直方向統合は任意の形の水平
方向統合で行うことが出来る。
第１図はCCD画像装置内の予定の隣接領域の平均信号を
発生する装置のブロック図である。第2A図は第１図の装
置と共に用いられるとき重なりのない窓を平均化するこ
との出来るフィルタアレイのブロック図である。第2B図
は第１図の装置共に用いられるとき重なる窓を平均化す
ることの出来るフィルタアレイのブロック図である。第
３図は第２図の装置の動作を示すフローチャートであ
る。第４図は第2A図の方法に対応する同相レイアウトを
示す図である。第4A図は第４図の装置に対応するタイミ
ング図である。第５図は４相垂直スプリッター加算器ア
レイのレイアウト図である。第６図は第５図の装置に対
応するタイミング図である。第７図は４相水平パケット
スプリッタアレイと面和シリアルレジスタのレイアウト
図である。第８図は第７図の装置の動作を示すフローチ
ャートである。第９図は水平加算器を説明する図であ
る。 110……CCD画像アレイ、120,410,550……PEL出力シリア
ルレジスタ、130,420,560……計測回路、140,425……フ
ィルタアレイ、210,430……垂直加算器アレイ、220,440
……垂直和シリアルレジスタ、230,450……水平加算装
置、415,460……PEL出力装置、240……垂直スプリッタ
−加算器アレイ、250,520……水平配分および加算アレ
イ、251……水平パケットスプリッタアレイ、252……並
列−直列インターフェース、253……面和シリアルレジ
スタ、260……面和出力装置、540……電位ウェル、510
……垂直パケットスプリッタ、520……多段垂直加算お
よび配分レジスタ。
発生する装置のブロック図である。第2A図は第１図の装
置と共に用いられるとき重なりのない窓を平均化するこ
との出来るフィルタアレイのブロック図である。第2B図
は第１図の装置共に用いられるとき重なる窓を平均化す
ることの出来るフィルタアレイのブロック図である。第
３図は第２図の装置の動作を示すフローチャートであ
る。第４図は第2A図の方法に対応する同相レイアウトを
示す図である。第4A図は第４図の装置に対応するタイミ
ング図である。第５図は４相垂直スプリッター加算器ア
レイのレイアウト図である。第６図は第５図の装置に対
応するタイミング図である。第７図は４相水平パケット
スプリッタアレイと面和シリアルレジスタのレイアウト
図である。第８図は第７図の装置の動作を示すフローチ
ャートである。第９図は水平加算器を説明する図であ
る。 110……CCD画像アレイ、120,410,550……PEL出力シリア
ルレジスタ、130,420,560……計測回路、140,425……フ
ィルタアレイ、210,430……垂直加算器アレイ、220,440
……垂直和シリアルレジスタ、230,450……水平加算装
置、415,460……PEL出力装置、240……垂直スプリッタ
−加算器アレイ、250,520……水平配分および加算アレ
イ、251……水平パケットスプリッタアレイ、252……並
列−直列インターフェース、253……面和シリアルレジ
スタ、260……面和出力装置、540……電位ウェル、510
……垂直パケットスプリッタ、520……多段垂直加算お
よび配分レジスタ。
Claims (27)
- 【請求項１】画像装置がサンプリングされたデータ信号
の連続したベクトルを与え、各ベクトルは画素（PEL）
サンプルのマトリクスにおける１本のラインを表わすも
のであり、前記画像装置により与えられる画素（PEL）
サンプルのマトリクスについて平均信号を発生させるた
めの下記段階を含む方法： （ａ）複数のサンプルを含んでいる前記各ベクトル中の
各サンプルを第１および第２の成分に分割し、それぞれ
第１および第２のサンプルデータベクトルを発生させる
段階； （ｂ）前記第１のサンプルデータベクトルを出力端子に
逐次与える段階； （ｃ）前記第２のサンプルデータベクトルは連続するも
のであり、各第２のサンプルデータベクトル中の対応す
るサンプルを加算して累積サンプルデータベクトルを発
生させる段階； （ｄ）これら累積サンプルデータベクトルの連続するサ
ンプルを加算して平均信号を発生させる段階。 - 【請求項２】前記段階（ａ）はＭおよびＮを正の整数と
して前記サンプルの夫々を、夫々Ｍ×Ｎ対１の比を有す
る第１および第２の成分に分割する段階を含み； 前記段階（ｃ）はサンプルのＭ個の連続するベクトルの
対応するサンプルを加算して前記累積サンプルデータベ
クトルを発生させる段階を含み； 前記段階（ｄ）は前記累積サンプルデータベクトルのＮ
個の連続するサンプルを加算する段階を含む、 請求項１記載の方法。 - 【請求項３】画素（PEL）サンプルのマトリクス用の平
均信号を発生させるための下記手段を含む装置： 各ベクトルが画素（PEL）サンプルのマトリクスの１本
のラインを表わし、サンプリングされたデータ信号の連
続するベクトルを与えるための画像手段； この画像手段に接続され、一つの前記ベクトルにおける
各サンプルを第１および第２の成分に分割して、前記一
つのベクトルに対応する第１および第２のサンプルデー
タベクトルを発生させる分割手段； 出力端子に前記第１のサンプルデータベクトルを順次与
える手段； 前記第２のサンプルデータベクトルは連続するものであ
り、各第２のサンプルデータベクトル中の対応するサン
プルを加算して累積サンプルデータベクトルを発生させ
る第１加算手段； 前記累積サンプルデータベクトルの連続するサンプルを
加算して平均信号を発生させる第２加算手段； 前記第１加算手段の結果を前記第２加算手段に与える転
送手段。 - 【請求項４】前記分割手段は前記サンプルの夫々を、Ｍ
とＮの正の整数としてＭ×Ｎ対１の比を有する第１およ
び第２の成分に分割する手段を含み； 前記第１加算手段はサンプルのＭ個の連続するベクトル
の対応するサンプルを加算して前記累積サンプルデータ
ベクトルを発生させる手段を含み； 前記第２加算手段は前記累積サンプルデータベクトルの
Ｎ個の連続するサンプルを加算する手段を含む、 請求項３記載の装置。 - 【請求項５】前記画像手段はマトリクスを形成する電荷
結合装置を含み； サンプリングされたデータ信号の夫々のベクトルは複数
の電荷パケットを含み； 前記第１加算手段は電位ウェルを有する電荷結合アレイ
を含み； 前記転送手段は直列接続された電荷結合装置を含み； 前記第２加算手段は電位ウェルを有する電荷結合装置を
含み； 前記出力端子に前記第１のサンプルデータベクトルを順
次与える前記手段は直列接続された電荷結合装置を含
み； 前記分割手段は複数の電位ウェルを有する電荷結合アレ
イを含み； 前記複数の電位ウェルの夫々は電気的に誘導される電位
バリアにより予定の比で電荷容量を有する２つの電位ウ
ェルに分割されるごとくされる、 請求項３記載の装置。 - 【請求項６】画像装置がサンプリングされたデータ信号
の連続したベクトルを与え、各ベクトルは画素（PEL）
サンプルのマトリクスにおける１本のラインを表わすも
のであり、前記画像装置により与えられる画素（PEL）
サンプルのマトリクスについて平均信号を発生させるた
めの下記段階を含む方法： （ａ）複数のサンプルを含んでいる前記各ベクトル中の
各サンプルを第１および第２の要素に分割し、それぞれ
第１および第２のサンプルデータベクトルを発生させる
段階； （ｂ）出力端子に前記第１のサンプルデータベクトルの
サンプルを直列に与える段階； （ｃ）前記第２のサンプルデータベクトルの夫々の要素
を更に複数の等しい成分に分割する段階； （ｄ）夫々の前記第２のサンプルデータベクトルから対
応する等しい成分を加算して複数の累積されたサンプル
データベクトルを発生させる段階； （ｅ）前記累積されたサンプルデータベクトルの夫々
を、夫々複数の等しい要素からなる複数の連続する第２
のサブベクトルに分割する段階； （ｆ）前記複数の第２のサブベクトルの夫々の要素を加
算する段階。 - 【請求項７】前記段階（ｃ）にて分割された要素の成分
である第１および第２の成分は夫々等しいものとされ
る、請求項６記載の方法。 - 【請求項８】重なる領域について画素（PEL）サンプル
のマトリクスについて平均信号を発生させるための下記
手段を含む装置： 各ベクトルが画素（PEL）サンプルのマトリクスの１本
のラインを表わし、夫々１個のPELを表わすサンプルデ
ータ信号の連続するベクトルを与えるための画像手段； この画像手段に接続され、一つの前記ベクトルにおける
各サンプルを第１および第２の成分に分割して、前記一
つのベクトルに対応する第１および第２のサンプルデー
タベクトルを発生させる分割手段； 出力端子に前記第１のサンプルデータベクトルを直列に
与える手段； 前記第２のサンプルデータベクトルの夫々の要素を、複
数の等しい要素を有するサブベクトルに分割するための
第２の分割手段； 夫々のサブベクトルの要素を、連続するサブベクトルの
夫々の要素に加算して累積されたサンプルデータベクト
ルを発生させる手段； 夫々の累積されたサンプルデータベクトルの要素を、複
数の等しい要素からなる第２のサブベクトルに分割する
第３の分割手段； 前記第２のサブベクトルの夫々の要素と水平方向に連続
する第２のサブベクトルの要素を加算する手段。 - 【請求項９】前記分割手段は等しい値の第１および第２
の成分を発生させる手段を含む、請求項８記載の装置。 - 【請求項１０】前記画像手段は電荷結合装置を含み； 前記サンプルデータ信号のベクトルは夫々複数の電荷パ
ケットにより表わされ； 前記分割手段は、電気的に誘導される電位バリアにより
予定の比をもって電荷容量を有する複数の電位ウェルに
分割される電位ウェルを有する電荷結合アレイを含み； 前記出力端子に前記第１のサンプルデータベクトルを直
列に与える手段は電荷結合装置を含み； 前記第２の分割手段は、夫々電気的に誘導される電位バ
リアにより複数の等しい容量の電位ウェルに分割しうる
電位ウェルを含み； 前記累積されたサンプルデータベクトルを発生させる手
段は、前記第２の分割手段から並列に電荷を受けるため
の垂直に配置された電荷結合装置のアレイを含み； 前記第３の分割手段は垂直配置された電荷結合装置の第
２のアレイを含み； 前記第２のサブベクトルの要素を加算する手段は電荷を
並列に受けるように配置された第２の直列接続された電
荷結合装置を含み； 更に、前記第２のサブベクトルの要素を加算する手段は
並列−直列インターフェースを含む、 請求項第８記載の装置。 - 【請求項１１】電荷結合装置（CCD）により発生される
電荷パケットの水平方向の統合を行うための下記手段を
含む装置： 前記電荷パケットの夫々を複数の分離した部分に分割す
るパケットスプリッタ手段； このパケットスプリッタ手段に結合されて夫々複数の分
離した部分を受けて累積するための複数の電荷パケット
シフト手段； 夫々累積するための手段を含む複数の段を有しそして夫
々前記複数の電荷パケットシフト手段に結合してそれに
より与えれる電荷パケットを受けるための他の電荷パケ
ットシフト手段。 - 【請求項１２】クロック信号を与える手段を含み、前記
複数の電荷パケットシフト手段と前記他の電荷パケット
シフト手段の夫々が複数の段と前記クロック信号に応答
して前記段の連続するものの間で電荷パケツトを転送す
るための手段とを含む、 請求項11記載の装置。 - 【請求項１３】前記電荷パケットスプリッタ手段は前記
クロック信号に応答して電荷パケットを前記複数の電荷
パケットシフト手段に転送するための手段を含む、 請求項12記載の装置。 - 【請求項１４】前記複数の電荷パケットシフト手段は前
記クロック信号に応答して電荷パケットを前記他の電荷
パケットシフト手段に転送する手段を含む、 請求項13記載の装置。 - 【請求項１５】前記他の電荷パケットシフト手段に転送
する手段は前記他の電荷パケットシフト手段の複数の段
全体に複数の電荷パケットを同時に転送する手段を含
む、 請求項14記載の装置。 - 【請求項１６】電荷結合装置（CCD）により発生される
電荷パケットの水平方向の統合を行うための下記段階を
含む方法： （ａ）電荷パケットを複数の分離した成分に分割する段
階； （ｂ）夫々の分割した成分を複数の電荷パケットシフト
装置の夫々に転送する段階； （ｃ）前記電荷パケットシフト装置の初段から前記分離
した成分の夫々をそれら電荷パケットシフト装置の最終
段に転送する段階； （ｄ）前記電荷パケットシフト装置の最終段から前記分
離した成分の夫々を他の電荷パケットシフト装置の夫々
異なった段に転送しそこで電荷パケットの累積を行わせ
る段階； （ｅ）これら他の電荷パケットシフト装置を１段シフト
する段階。 - 【請求項１７】前記段階（ａ）から（ｅ）が前記電荷結
合装置により与えられる複数の電荷パケットについて複
数の時点で行われる、 請求項16記載の方法。 - 【請求項１８】前記他の電荷パケットシフト装置は連続
する段により保持される電荷パケットを出力端子に向け
てシフトする、 請求項16記載の方法。 - 【請求項１９】電荷結合装置（CCD）により発生される
電荷パケットの垂直方向の統合を行うための下記手段を
含む装置： 夫々の電荷パケットを複数の分離した部分に分割するた
めのパケットスプリッタ手段； この電荷パケットスプリッタ手段に結合して夫々複数の
分離された部分を受けて累積するための電荷パケットシ
フト手段。 - 【請求項２０】クロック信号を与える手段を含み、前記
電荷パケットシフト手段は複数の段と前記クロック信号
に応じてこれら段の連続するものの間で電荷パケットを
転送する手段とを含むごとくなされた、 請求項19記載の装置。 - 【請求項２１】前記パケットスプリッタ手段は前記クロ
ック信号に応じて電荷パケットを前記パケットシフト手
段に転送する手段を含む、 請求項20記載の装置。 - 【請求項２２】前記クロック信号に応じて前記パケット
シフト手段から電荷パケットを水平方向統合手段に転送
する手段を更に含む、 請求項21記載の装置。 - 【請求項２３】前記電荷パケットシフト手段は該電荷パ
ケットシフト手段のすべての段に複数の電荷パケットを
配分するための手段を含む、 請求項20記載の装置。 - 【請求項２４】電荷結合装置（CCD）により発生される
電荷パケットの垂直方向の統合を行うための下記段階を
含む方法： （ａ）一つの電荷パケットを複数の分離した成分に分割
する段階； （ｂ）分離された成分の夫々を複数の電荷パケットシフ
ト装置の一つに夫々転送してそれら成分の累積を行わせ
る段階。 - 【請求項２５】下記段階を更に含む請求項24記載の方
法： （ｃ）前記電荷パケットシフト装置の初段から前記分離
された成分の夫々を前記電荷パケットシフト装置の最終
段に転送する段階； （ｄ）前記電荷パケットシフト装置の最終段から前記分
離された成分の夫々を水平方向統合装置に転送して前記
電荷結合装置（CCD）により発生された電荷パケットの
平均信号を決定する段階。 - 【請求項２６】前記段階（ｃ）及び（ｄ）は同時に行わ
れるようにした、請求項25記載の方法。 - 【請求項２７】前記段階（ａ）から（ｄ）は一つの電荷
結合装置における複数の電荷パケットについて複数の時
点で行われるようにした、 請求項26記載の方法。
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