JP2024522229A - マルチキャリアトランシーバおよびマルチ周波数ｐｌｌシステム - Google Patents

Abstract

マルチキャリアトランシーバが、複数のキャリア上で無線通信信号を同時に受信および送信する。異なる周波数において動作するミキサのためのローカル発振器（ＬＯ）信号を生成するために、マルチ周波数ＬＯ信号生成回路が、整数Ｎ位相ロックループ（ＰＬＬ）回路のセットを含む。すべてのＰＬＬ回路は、同じ参照周波数を受信するが、各々参照周波数の整数倍において、異なる周波数ＬＯ信号を出力する。したがって、ＬＯ信号周波数は、参照周波数の粒度を有する等距離周波数グリッド上にある。スパーも参照周波数の倍数にあり、容易にフィルタリングされ得る。フラクショナルＮ ＰＬＬ回路が、参照周波数を生成し、周波数グリッドを調整可能にし得る。セット中の複数のＰＬＬ回路は、位相誤差フィードバック信号を位相誤差補正回路に出力することと、複数のＰＬＬ回路をともに位相ロックし、それらの間の位相雑音偏差を緩和する位相誤差制御信号を受信することとを行う。送信機周波数付近で動作するＰＬＬ回路は、位相ロックされた複数にないため、すべてのＰＬＬ回路が周波数引き込みされるわけではない。ＬＯ信号と整合されないキャリアのために、複素チャネル選択フィルタが使用される。【選択図】図２、図４

Description

本発明は、一般に、無線通信システム回路に関し、特に、マルチキャリアトランシーバ、および低位相雑音とともに、異なる周波数においてマルチキャリアトランシーバのためのローカル発振器信号を生成するシステムに関する。

ネットワークノード、ならびに携帯電話およびスマートフォンなどの無線ネットワークデバイスを含む、無線通信ネットワークが、世界の多くの地域において普及している。これらのネットワークは、容量および複雑さが増大し続けている。無線通信から利益を得ることができるより多くのユーザとより広範囲のタイプのデバイスの両方に適応するために、無線通信ネットワークの動作を管理する技術規格は、進化し続けている。第４世代のネットワーク規格が配備され（Ｌｏｎｇ Ｔｅｒｍ ＥｖｏｌｕｔｉｏｎまたはＬＴＥとしても知られている、４Ｇ）、第５世代が開発中であり（新無線（Ｎｅｗ Ｒａｄｉｏ）またはＮＲとしても知られている、５Ｇ）、第６世代（６Ｇ）が計画されている。

無線通信ネットワークの開発の１つの重要な態様は、システム容量およびデータレートを増加させるための、新しい周波数帯域の追加である。たとえば、６Ｇは、７～１５ＧＨｚの範囲内のキャリア周波数を含むことが想定される。したがって、ネットワーク機器は、高度な統合を伴う柔軟な解決策を必要とし、複数の周波数帯域において受信および送信することが可能である。いくつかの同時キャリアを受信および送信することが可能な集積回路を有することも有利であろう。

複数のキャリアをハンドリングする１つの方法は、単一のデータ変換器において、たとえば７～１５ＧＨｚの周波数範囲全体を処理することである。受信機では、これは、設計するのが困難である極めて広帯域のアナログデジタル変換器（ＡＤＣ）を必要とする。そのような高い周波数においてトラックアンドホールド回路における高いダイナミックレンジを達成することも、大きな課題である。キャリア外信号による歪みを回避するために、無線周波数（ＲＦ）フィルタも異なるキャリアについて必要とされる。それは、信号が最初にフィルタリングされ、別々に増幅され、次いで、ＡＤＣによって処理される前に合成されることを意味する。そのような広帯域ＡＤＣは、相当量の電力を消費する。送信機では、その後に別個の電力増幅器チェーンおよびフィルタがアナログ信号を処理することができる、対応する広帯域デジタルアナログ変換器（ＤＡＣ）が存在しなければならない。ＤＡＣは、低い混変調および相互変調歪みを有するいくつかのキャリアを処理する、高い線形性を有さなければならず、その電力消費もかなりのものになる。

すべてのキャリアを処理するために広帯域変換器を使用することによる１つの利益は、１つの発振器回路によって生成された単一のクロック周波数が使用され得ることである。したがって、スプリアス信号を引き起こす、異なる周波数にいて動作する発振器間の結合の問題は、存在しない。潜在的なキャリア周波数を知ることで、送信機と（周波数において）近くの発振器との間の周波数「引込み」問題が最小限に抑えられるようにクロック周波数を選択することも可能である。しかしながら、フルバンドを処理する広帯域変換器を動作させることは、相当のコストを招く。

より狭帯域の変換器を採用する設計が、より効率的である。そのような設計では、キャリア信号のみが変換され、その間にあるものは変換されない。加えて、信号は、トラックアンドホールド回路がより容易に高いダイナミックレンジを達成することができるように、ベースバンドに変換される。しかしながら、これは、異なるローカル発振器（ＬＯ）周波数を有する周波数変換ミキサを必要とし、これは、発振器を有する複数の位相ロックループ（ＰＬＬ）を必要とする。

複数のキャリアをともに処理したいという要望に加えて、現代の無線通信ネットワークにおける他の開発は、ＰＬＬの普及を必要とする。１つのそのような開発は、空間ダイバーシティおよび／または空間多重化の使用である。空間ダイバーシティは、異なる伝搬経路（たとえば、異なる送信／受信アンテナ）上で同じ信号を送信することを指し、これは、フェージング、同一チャネル干渉、およびＲＦ信号送信の他の有害な影響に対する堅牢性を高める。空間多重化はまた、複数の送信および受信アンテナを使用し、データレートを増加させるために、時空間符号化を使用して、異なる伝搬経路上でデータの異なる部分を送信することを指す。これらの技法は、まとめて、多入力多出力、または「ＭＩＭＯ」と呼ばれる。すべてのＭＩＭＯ技法の鍵は、エアインターフェースチャネルの少なくとも片側、好ましくは両側に、複数のアンテナを配備することである。４Ｇネットワーク規格は、トランシーバごとに２つ、４つ、または８つのアンテナを企図し、５Ｇネットワークは、トランシーバごとに最大１２８個のアンテナを想定し、この数は、６Ｇネットワークでは、はるかに高くなり得る。高度に並列なアーキテクチャでは、ＲＦ信号を送信または受信するために使用される各アンテナは、専用トランシーバに関連付けられる。各トランシーバは、キャリア周波数とベースバンドとの間の周波数変換を実施するためにＬＯ信号を必要とする。受信された信号の効率的で低電力の処理のために、および複数のアンテナからのコヒーレント信号の送信のために、複数のＬＯ信号の位相コヒーレンスが重要である。

複数のＰＬＬの要件を課す現代の無線通信ネットワークの別の高度な特徴は、ビームフォーミングであり、ここにおいて、ＲＦ送信の指向性は、特定の方向に「狙いをつける」ように、高められ、制御される。これは、多数のアンテナエレメントを備えるフェーズドアレイアンテナの使用によって実現され得る。各アンテナエレメントに送られる送信信号の相対位相は、建設的または相殺的干渉を作り出すように制御され、したがって、いくつかの空間方向において信号を増幅し、他の空間方向において信号を減衰させ、したがって、ビームが送信される方向を制御する。受信アンテナにおけるアンテナエレメントからの信号の同様の位相操作は、信号を受信する際にフェーズドアレイアンテナの感度をビームフォーミングすることをも生じることがある。そのようなビームフォーミングシステムでは、位相オフセットの正確な制御を可能にするために、各アンテナエレメントトランシーバにおけるＬＯ信号は位相整合されなければならない。

マルチＰＬＬ設計における１つの課題は、発振器間の結合によるスパーをどのように緩和するかである。別の重大な課題は、周波数において近い発振器と送信機との間の引込みをどのように緩和するかである。第３の課題は、位相雑音改善なしに電力消費およびチップ面積をＰＬＬの数に伴って線形的にスケーリングするだけでなく、多くのＰＬＬにおいてどのように低位相雑音を達成するかである。特に、ＰＬＬへの参照周波数信号入力における高周波雑音は、ＰＬＬが生成するＬＯ信号に伝搬することがあり、これは位相雑音を導入し、位相雑音は、上記で説明された適用例のすべてにおいて性能を制限する。

本明細書の背景技術セクションは、本発明の実施形態を技術および動作のコンテキストに置いて、当業者がその範囲および有用性を理解するのを助けるために提供される。背景技術セクションにおいて説明された手法は、追求される場合があるが、必ずしも以前に想到または追求されてきた手法であるとは限らない。そのようなものとして明示的に識別されない限り、本明細書の記述は、単に背景技術セクションに含まれることによって従来技術であるとは認められない。

以下は、当業者に基本的な理解を提供するために、本開示の簡略化された概要を提示する。この概要は、本開示の広範な概観ではなく、本発明の実施形態の重要な／重大なエレメントを識別すること、または本発明の範囲を定めることを意図するものではない。この概要の唯一の目的は、後に提示されるより詳細な説明の前置きとして、本明細書に開示されるいくつかの概念を簡略化された形式で提示することである。

本明細書で説明され、特許請求される本発明の実施形態は、複数のキャリアを受信または送信するための、複数のチャネルを有するトランシーバチップのためのアーキテクチャを提供する。各チャネルは、外部ＲＦフィルタに接続されたアンテナスイッチと、受信チェーンと、送信チェーンとを特徴とする。受信チェーンは、低雑音増幅器（ＬＮＡ）と、周波数ダウンコンバージョンミキサと、フィルタと、ＡＤＣとを特徴とする。送信チェーンは、電力増幅器と、周波数アップコンバージョンミキサと、フィルタと、ＤＡＣとを特徴とする。異なるチャネルにおけるミキサへのＬＯ信号は、異なる周波数においてキャリアを受信および送信するために、異なる周波数にある。すべてのチャネルが必ずしもアクティブ処理キャリアであるとは限らず、いくつかのチャネルは、周波数において近い場合、２つ以上のキャリアを処理し得る。

ＬＯ信号は、等距離周波数グリッド上で生成される。これらの信号を生成するために、いくつかの整数Ｎ ＰＬＬは、同じ参照周波数で動作するが、それらのフィードバック経路において異なる（整数）分割数で動作する。位相雑音を改善するために、複数のＰＬＬは、ＰＬＬ同期回路に位相偏差情報を提供し、ＰＬＬ同期回路から共通調整信号を受信する。２０１９年１２月２０日に出願されたＰＣＴ出願第ＰＣＴ／ＥＰ２０１９／０８６８４５号は、デジタルＰＬＬ実装に特に適した、相互接続されたＰＬＬのシステムのための位相雑音改善のシステムおよび方法を開示する。２０２１年３月２６日に出願されたＰＣＴ出願第ＰＣＴ／ＥＰ２０２１／０５８００１号は、アナログＰＬＬ実装に特に適した、相互接続されたＰＬＬのシステムのための位相雑音改善の異なる手法を開示する。これらの参考文献の両方は本開示の譲受人に譲渡され、両方とも、その全体が参照により本明細書に組み込まれる。これらの参考文献の両方は、そのすべてが同じ発振器周波数において動作する相互接続されたＰＬＬのシステムを記載している。本発明の実施形態によれば、異なる発振器周波数において動作する複数のＰＬＬに、同様の積分が適用される。しかしながら、ＰＬＬは同じ参照周波数に基づいて動作するため、ＰＬＬは依然としてともに位相ロックされ得る。これはまた、基本周波数が異なるにもかかわらず、場合によっては起こり得る、高調波／低調波を介した発振器間の引込みのリスクを低減する。

周波数グリッド距離の倍数でのスパーは、発振器間の引込みにより、避けられない。しかしながら、トランシーバシステムに対するそれらの影響は、受信と送信の両方において所望のキャリア外の信号を抑制するＲＦフィルタによって緩和され得る。結合はまた、本開示の譲受人に譲渡され、その全体が参照により本明細書に組み込まれる、欧州特許出願第２，８１９，１３１号明細書に開示されるように、８の字型インダクタを使用することによって低減され得る。

周波数において近接して動作する送信機による発振器の周波数引込みは、インダクタ間の結合の結果として、電源線を通して、および基板を通して起こる、よく知られている現象である。発振器周波数引込みに関するさらなる情報は、その開示全体が参照により本明細書に組み込まれる、Ｂｅｈｚａｄ Ｒａｚａｖｉ、「Ａ Ｓｔｕｄｙ ｏｆ Ｉｎｊｅｃｔｉｏｎ Ｌｏｃｋｉｎｇ ａｎｄ Ｐｕｌｌｉｎｇ ｉｎ Ｏｓｃｉｌｌａｔｏｒｓ」、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ出版、Ｖｏｌ．３９、Ｎｏ．９、２００４年９月、１４１５～２４ページにおいて提供されている。そのような引込みを低減するために、発振器は、複数の周波数において動作することができ、たとえば、ＬＯ周波数の２倍において動作することができ、その出力が２で分割される。その場合でも、電力増幅器２次高調波からの結合が依然として存在し得る。そのような引込みを緩和するために、ＰＬＬシステムは、影響を受ける発振器を、より影響されないものにすることができる。１つの対策は、複数のＰＬＬの協調位相雑音緩和方式からそのＰＬＬを除去することである。その場合、その発振器における位相偏差は、ＰＬＬシステムの残りの位相に影響を与えず、ＰＬＬシステムは安定したままである。この分離のコストは、１つの関与する発振器のエネルギーの損失により、相互接続されたＰＬＬにおける位相雑音緩和がわずかに減少することである。別の対策は、発振器を更に安定化させ、位相変調を打ち消すために、影響を受けるＰＬＬにおいて差分ループの帯域幅を増加させることである。

一実施形態では、受信機および送信機におけるフィルタは複素アナログフィルタであるため、それらの通過帯域は、必ずしもベースバンドＤＣを中心とする必要はない。これは、キャリアが、ＬＯ周波数を中心としない場合でも、ＡＤＣの前またはＤＡＣの後に、依然としてフィルタリングされ得ることを意味する。

一実施形態では、システムの柔軟性を更に高めるために、ＰＬＬの共通参照周波数は、高周波分解能を有するフラクショナルＮ ＰＬＬによって生成される。これは、参照周波数の微調整を可能にし、周波数グリッドを調整可能にし、これは、処理されているすべてのキャリアにとって最良の妥協を得るのに役立ち得る。

一実施形態は、１つの参照信号を受信し、ローカル発振器（ＬＯ）信号のセットを生成および出力するように設定されたマルチ周波数ＬＯ信号生成回路に関する。マルチ周波数ＬＯ信号生成回路は、各々が参照信号周波数における周波数入力信号と、共通調整信号とを受信し、ＬＯ信号を出力するように設定された、位相ロックループ（ＰＬＬ）回路のセットを含む。ＬＯ信号周波数は、周波数入力信号の整数倍である。少なくとも２つのＰＬＬ回路は、異なる周波数ＬＯ信号を出力するように設定される。ＰＬＬ回路のセット中の複数のＰＬＬ回路は、位相偏差信号を出力する。マルチ周波数ＬＯ信号生成回路はまた、複数のＰＬＬ回路から位相偏差信号を受信し、共通調整信号を出力するように設定されたＰＬＬ同期回路を含む。ＰＬＬ同期回路は、複数のＰＬＬ回路の動作を、それらが広帯域幅でともにロックし、高周波参照信号雑音のＬＯ信号への伝搬を緩和するように同期させるように設定される。

別の実施形態は、無線通信ネットワークノードまたは無線デバイスのためのマルチキャリアトランシーバに関する。マルチキャリアトランシーバは、上述のＬＯ信号生成回路を含む。マルチキャリアトランシーバはまた、ベースバンドと複数のＲＦキャリア周波数との間で無線通信信号を周波数変換するように設定されたミキサを含む。マルチキャリアトランシーバは、各キャリア周波数の周りの周波数帯域外の信号エネルギーを抑制するように設定されたフィルタを更に含む。

また別の実施形態は、無線通信ネットワークノードまたは無線デバイスのためのマルチキャリアトランシーバ集積回路（ＩＣ）に関する。マルチキャリアトランシーバＩＣは、複数のチャネルを含む。各チャネルは、外部ＲＦフィルタに接続されたアンテナスイッチと、回路の受信（Ｒｘ）チェーンと、回路の送信（Ｔｘ）チェーンとを含む。Ｒｘチェーンは、低雑音増幅器、周波数ダウンコンバージョンミキサ、フィルタ、およびアナログデジタル変換器を含む。Ｔｘチェーンは、電力増幅器、周波数アップコンバージョンミキサ、フィルタ、およびデジタルアナログ変換器（ＤＡＣ）を含む。マルチキャリアトランシーバＩＣはまた、上述のＬＯ信号生成回路を含む。異なるチャネルにおいてミキサに提供されるＬＯ信号は、対応する異なる周波数を有し、異なるチャネルは、異なるキャリア周波数信号を処理するように設定される。

更に別の実施形態は、異なる周波数において周期的信号のセットを生成する方法に関する。整数Ｎ ＰＬＬ回路のセットが提供される。異なる周波数を有する少なくとも２つのＬＯ信号を生成するために、セットの少なくとも２つのＰＬＬ回路における分割器値が異なる整数に設定される。各ＬＯ信号の周波数は、参照周波数の整数倍である。参照信号周波数における信号と、共通調整信号とが、ＰＬＬ回路のセット中の各ＰＬＬ回路に印加される。ＰＬＬ同期回路において、複数のＰＬＬ回路の各々から位相偏差信号が受信される。ＰＬＬ同期回路は、共通調整信号を出力する。ＰＬＬ同期回路は、複数のＰＬＬ回路の動作を、それらが広帯域幅でともにロックし、高周波参照信号雑音のＬＯ信号への伝搬を緩和するように同期させるように設定される。

更に別の実施形態は、無線通信ネットワークにおいて動作するユーザ機器（ＵＥ）に関する。ＵＥは、上述のマルチキャリアトランシーバと、マルチキャリアトランシーバに動作可能に接続され、無線アクセスネットワークにわたって無線通信ネットワークの１つまたは複数のノードと通信するように設定された処理回路とを含む。

更に別の実施形態は、無線通信ネットワークにおいて動作する基地局に関する。基地局は、上述のマルチキャリアトランシーバと、マルチキャリアトランシーバに動作可能に接続され、無線アクセスネットワークにわたって複数のユーザ機器（ＵＥ）と通信するように設定された処理回路とを含む。

次に、本発明は、本発明の実施形態が示されている添付の図面を参照して、以下でより十分に説明される。しかしながら、本発明は、本明細書に記載された実施形態に限定されるものと解釈されるべきでない。むしろ、これらの実施形態は、本開示が、周到で完全になり、本発明の範囲を当業者に十分に伝達するように提供される。同様の番号は全体を通して同様の要素を指す。

マルチキャリアトランシーバＩＣのブロック図のフロアプランである。 デジタル実装のために最適化されたマルチ周波数ＬＯ信号生成回路の一実施形態のブロック図である。 図２の実施形態のより詳細なブロック図である。 アナログ実装のために最適化されたマルチ周波数ＬＯ信号生成回路の一実施形態のブロック図である。 図４の実施形態のより詳細なブロック図である。 トランシーバチェーンのブロック図である。 ＰＬＬ回路出力周波数、対応するＬＯ周波数、およびキャリア信号の一例を示す周波数領域グラフである。 異なる周波数において周期的信号のセットを生成する方法の流れ図である。 Ａは無線通信ネットワークのエアインターフェース上のマルチキャリア送信の図であり、ＢはＡのＵＥのハードウェアブロック図、ＣはＡの基地局のハードウェアブロック図である。

簡潔さおよび例示の目的で、本発明は、主にその例示的な実施形態を参照することによって説明される。以下の説明では、本発明の完全な理解を提供するために、多数の具体的な詳細が記載される。しかしながら、本発明がこれらの具体的な詳細に限定されることなく実施され得ることは、当業者には容易に明らかであろう。この説明では、本発明を不必要に不明瞭にしないために、よく知られている方法および構造は詳細に説明されていない。

本発明の実施形態は、新しい周波数範囲７～１５ＧＨｚの場合の基地局を参照して本明細書で説明される。基地局は、各々においてデジタルビームフォーミングを用いて、最大４つの異なるキャリア周波数を同時に処理する（すなわち、最大４つの異なるキャリア周波数で信号を送信または受信する）ように設計される。各アンテナ信号について、各キャリアは別個のＲＦフィルタによってフィルタリングされる。たとえば、６４個のアンテナエレメントがある場合、２５６個のＲＦフィルタが存在する。

図１は、同じチップ上に実装された、複数のトランシーバ回路１２とマルチ周波数ローカル発振器（ＬＯ）信号生成回路１４とを備える、マルチキャリアトランシーバＩＣ１０の代表的なフロアプランを示す。各ＲＦフィルタは、トランシーバ回路１２のポートに接続される。各マルチキャリアトランシーバＩＣ１０が、図示のように１６個のトランシーバポートを有する場合、それは、４つのキャリアを有する４つのアンテナエレメントをハンドリングすることができる。図１に示されているフロアプランでは、必要なＬＯ信号を生成するための位相ロックループ（ＰＬＬ）回路を含むマルチ周波数ＬＯ信号生成回路１４は、ＩＣの中心に位置する。当業者であれば、マルチキャリアトランシーバＩＣ１０の回路が、たとえば、異なる数のトランシーバおよびＰＬＬが各マルチキャリアトランシーバＩＣ１０上に配置される、マルチ周波数ＬＯ信号生成回路１４のＰＬＬ回路がトランシーバ回路１２の間に分散されるなど、多くの異なる方法で編成され得ることを容易に認識するであろう。

マルチ周波数ＬＯ信号生成回路１４は、各列のトランシーバのために（周波数計画に応じて）１つまたは２つの専用ＬＯ周波数信号を生成する。トランシーバは、各々、キャリアのうちの１つを受信または送信する。上述したように、別の実施形態では、マルチ周波数ＬＯ信号生成回路のＰＬＬ回路を、より分散させることができる。極端な場合、マルチキャリアトランシーバＩＣ１０上の各トランシーバに隣接してローカルＰＬＬ回路が配置される。ＰＬＬ回路がどのように分散されるかにかかわらず、名目上、（本明細書で説明される例外を除いて）すべてのＰＬＬ回路が、同期システムを形成するように接続される。

マルチ周波数ＬＯ信号生成回路１４は、単一の参照周波数入力と、ＬＯ信号出力のセットとを有する。参照信号（または異なる信号、ただし参照信号周波数にある）は、マルチ周波数ＬＯ信号生成回路１４におけるすべてのＰＬＬ回路に分散され、それらを周波数および位相において同期させる。異なるキャリアの受信および送信を可能にするために、異なるＬＯ信号は異なる周波数にある。しかしながら、ＬＯ信号周波数は、参照周波数の粒度を有する周波数グリッド上にある。すなわち、マルチ周波数ＬＯ信号生成回路１４におけるすべてのＰＬＬ回路は、参照周波数の整数倍の信号を生成する。すなわち、ＰＬＬ回路は、すべて、整数Ｎ分割器で動作する。

マルチ周波数ＬＯ信号生成回路１４は、アナログまたはデジタル技術において実装され得る。デジタルＰＬＬ回路の利点は、アナログループフィルタにおいて大面積キャパシタがないことと、高速周波数ホップを実装するためになど、高度なデジタルアルゴリズムをサポートする可能性とを含む。一方、アナログＰＬＬ回路の利点は、設計の複雑さの低減、および優れた位相雑音を含む。設計トレードオフの一例として、アナログＰＬＬ回路の単純さは、極めて高い周波数において、または極めて低い電力の場合、アナログＰＬＬ回路を優れた選択肢にする。しかしながら、この選択肢は、デジタルアルゴリズムが、改善された性能を達成する可能性を犠牲にする。アナログ技術とデジタル技術の両方における実装のために最適化された本発明の実施形態が、本明細書で開示され、特許請求される。

いずれの実施形態でも、マルチ周波数ＬＯ信号生成回路１４は、参照周波数における信号を使用して複数のＰＬＬ回路をともに位相ロックする。その場合、参照信号が同じ周波数にあるため、異なるＰＬＬ回路が異なる周波数においてＬＯ信号を生成したとしても、異なるＰＬＬ回路の位相偏差を比較することが可能である。したがって、異なるＬＯ信号の位相は、周波数が参照周波数に分割（または参照周波数においてサンプリング）されたとき、複数のＰＬＬ回路におけるすべてのＰＬＬ回路が位相ロックされ、参照周波数の様々な整数倍で安定しているときに一定の関係を有する。その場合、ＰＬＬ回路が異なる周波数ＬＯ信号を生成するように動作しているにもかかわらず、ＰＬＬ回路間の位相ドリフトが検出され、補正され得る。

本発明の実施形態によれば、複数のＰＬＬ回路の発振器エネルギーは、ＰＬＬ回路が異なる周波数において動作するとしても、単一のＰＬＬ回路の位相雑音よりも低い位相雑音を得るために合成される。これは、差分モードまたはローカルＰＬＬループのループ帯域幅まで達成され得る。これは、コアが、低位相雑音が達成され得るように合成されるように同じ周波数において動作しなければならないマルチコアＰＬＬ回路と比較して、最新技術における基本的な進歩を表す。したがって、本発明の実施形態は、低位相雑音と、マルチキャリアトランシーバによる必要に応じて異なる周波数を有するＬＯ信号の両方を得る。

図２および図４は、それぞれデジタル回路およびアナログ回路による実装のために最適化された実施形態における、マルチ周波数ＬＯ信号生成回路１４の基本構造を示す。各実施形態についての協調位相ロック動作の詳細な動作は、図３および図５を参照して以下でより詳細に説明される。両方の実施形態は、単一の参照周波数入力を受信し、複数のＬＯ信号を出力するシステムを含む。ＬＯ信号のうちの少なくともいくつかは異なる周波数にあり、それらは、参照周波数入力の粒度を有する周波数グリッド上にある。すなわち、ＰＬＬ回路は、すべて、整数Ｎ分割器を採用し、参照周波数の（異なる）整数倍であるＬＯ信号を生成する。

両方の実施形態では、複数のＰＬＬ回路が、ＰＬＬ同期回路によってイネーブルされる相互動作によって、ともに位相ロックされる。この動作の簡単で高レベルの図が、図２および図４を参照して提供され、各実施形態の詳細な説明が、図３および図５を参照して提供される。

複数の位相ロックＰＬＬ回路の各々は、位相偏差信号をＰＬＬ同期回路に出力する。位相偏差信号は、各々、ＰＬＬ回路における位相または位相周波数検出器から導出され、ローカル位相誤差を示す。ＰＬＬ同期回路は、位相偏差信号を処理または利用し、すべてのＰＬＬ回路に共通調整信号を出力する。ＰＬＬ同期回路は、複数のＰＬＬ回路の動作を、それらが広帯域幅でともにロックし、高周波参照信号雑音のＬＯ信号への伝搬を緩和するように同期させる。

図２は、デジタルＰＬＬ回路による実装のために最適化されたマルチ周波数ＬＯ信号生成回路１４の実施形態２０を示す。それは、ＰＬＬ同期回路２２と、複数の位相同期ＰＬＬ回路２４－０、２４－１、．．．、２４－ｎとを含み、いくつかの実施形態では、ＰＬＬ同期回路に位相偏差信号を提供しないため複数のＰＬＬ回路２４の一部ではないＰＬＬ回路２６を含む。この実施形態２０では、すべてのＰＬＬ回路２４、２６は、参照周波数入力として参照信号を受信する。以下でより詳細に説明されるように、ＰＬＬ回路２４、２６の各々は、２つのループフィルタを含む。複数のＰＬＬ回路２４の各々は、この実施形態２０ではローカル位相誤差のデジタル値である位相偏差信号を出力する。ＰＬＬ同期回路２２は、位相偏差信号を受信し、それらを処理し、この実施形態２０では、それらを平均化する。ＰＬＬ同期回路２２は、この実施形態２０では複数のＰＬＬ回路２４の平均位相誤差のデジタル値である共通調整信号を出力する。各ＰＬＬ回路２４、２６は、共通モードループと差分モードループの両方から発振器制御入力を生成する。共通モードループは、複数のＰＬＬ回路２４におけるすべてのＰＬＬ回路に参照信号の位相を追跡させ、差分モードループは、ＰＬＬ回路２４、２６のＬＯ信号出力の間の位相において、拡散または変動を最小限に抑えるが、それらは異なる周波数にあり得る。ＰＬＬ回路２６は、送信機に近い周波数において動作し、周波数引込みを受け得る。したがって、ＰＬＬ回路２６は、ＰＬＬ同期回路（２２）に位相偏差信号を出力しないため、ＰＬＬ回路２６における周波数引込みは、複数のＰＬＬ回路２４に伝搬しない。

図３は、デジタルＰＬＬ回路による実装のために最適化されたマルチ周波数ＬＯ信号生成回路の実施形態２０における、複数のＰＬＬ回路２４－１、２４－２のうちの２つの構造および動作を示す詳細図である。２つのＰＬＬ回路２４－１、２４－２は、各々、参照信号Ａを受信する。２つのＰＬＬ回路２４は、それらのローカル位相誤差を位相偏差信号ＢとしてＰＬＬ同期回路２２に出力する。ＰＬＬ同期回路２２は、複数のＰＬＬ回路２４の平均位相誤差を算出し、その値を共通調整信号Ｃとして各ＰＬＬ回路２４に返す。

各ＰＬＬ回路２４－１、２４－２は、位相検出器２８（いくつかのＰＬＬアーキテクチャでは、位相／周波数検出器（ＰＦＤ）であり得る）と、共通モードループフィルタ３０と、差分モードループフィルタ３２と、被制御発振器（ＣＯ）３４と、整数分割器３６とを備える。各ＰＬＬ回路２４－１、２４－２は、２つのループフィルタ３０、３２を有することを除いて、従来通りに動作し、その出力は、合成してＣＯ３４制御入力を形成する。

たとえばデジタル被制御発振器（ＤＣＯ）を備え得るＣＯ３４は、ＣＯ制御入力Ｇに応答して周期的出力信号ＬＯ_ｎ（図３ではＨとラベル付けされる）を生成する。出力信号Ｈの周波数は、分割器回路３６によって整数値で分割され、この整数値は、２つのＰＬＬ回路２４－１、２４－２において異なる整数値であり得る。したがって、出力ＬＯ信号は異なる周波数を有し得るが、分割出力信号Ｉは同じ周波数（参照信号Ａの周波数）にある。位相検出器２８は、分割出力信号Ｉと参照信号とを比較し、２つの間の位相誤差を示す位相誤差信号Ｂを出力する。共通モードループフィルタ３０および差分モードループフィルタ３２は、本明細書で更に説明されるように動作し、各々がＣＯ制御信号Ｅ、Ｆを生成する。これらのＣＯ制御信号Ｅ、Ｆは、合成されて、ＣＯ３４の動作を制御してそれを参照信号Ａ周波数の整数倍である周波数にロックするＣＯ制御入力Ｇを生成し、参照信号Ａに位相ロックされる。

一実施形態では、参照信号Ａは、差分モードループ３２における高帯域幅を可能にするために、通常ＰＬＬ回路への入力よりも高い周波数、たとえば１００ＭＨｚ～４ＧＨｚにある。これは、結合による発振器３４間の望ましくない相互作用の優れた拒否を提供し、発振器３４間の無相関雑音を、より高い周波数オフセットまで抑制する。差分モードループ利得が高いオフセット周波数において、ＰＬＬ回路２４－１、２４－２は、共通モードにロックし、次いで、単一のＰＬＬ回路として挙動し（ただし、異なる周波数ＬＯ信号を出力する）、位相雑音は、単一のＰＬＬ回路と比較して１０・ｌｏｇ（Ｎ）ｄＢだけ改善され、ここで、Ｎは、関与するＰＬＬ回路２４－１、２４－２の数である。

上述したように、各ＰＬＬ回路２４－１、２４－２における位相検出器２８は、そのＰＬＬ回路の分割出力信号Ｉを参照信号Ａと比較し、位相偏差信号Ｂとしてローカル位相誤差を出力する。１つの比較は各参照信号周期において実施されるため、参照信号Ａが、たとえば２００ＭＨｚである場合、毎秒２億個のサンプルのデータストリームが各位相検出器２８によって生成される。デジタルＰＬＬ回路２４において一般的であるデジタル形式で位相偏差信号Ｂを表すことによって、ビット誤りが回避される場合、データは、信号劣化なしにＩＣにわたってトランスポートされ得る。さらなる信号完全性のために、位相偏差信号Ｂと、ＰＬＬ回路２４に伝達される共通調整信号Ｃ（平均位相誤差）とは、処理が著しい遅延を導入しない限り、当技術分野で知られているように、パリティビットまたは他の誤り検出／補正とともに送信され得る。複数のＰＬＬ回路２４－１、２４－２の各々における位相検出器２８からの位相偏差信号Ｂは、ＰＬＬ同期回路２２に伝達され、ＰＬＬ同期回路２２は、平均位相誤差を計算し、それを共通調整信号Ｃとして出力する。この計算は、実装するのが簡単であり、低電力で実施され得る。たとえば、すべての関与する位相検出器２８からの位相誤差信号Ｂは、合計され、次いで、その結果が、関与するＰＬＬ回路２４－１、２４－２の数（Ｎ）で分割される。Ｎが２の累乗に等しい、たとえばＮ＝２^Ｍである場合、分割は特に単純であり、Ｍ個のビット位置を右にシフトすることによって実施される。

共通調整信号Ｃは、各ＰＬＬ回路２４－１、２４－２において、共通モードループフィルタ３０と差分モードループフィルタ３２の両方によって使用される。共通モードループフィルタ３０は、共通調整信号Ｃのみを入力として使用して動作する。共通モードループフィルタ３０は、高い低周波利得を達成するために積分器を含む。共通モードループフィルタ３０は、複数のＰＬＬ回路２４出力のすべての平均位相に、参照信号Ａの位相を密接に追跡させる。これがデジタルフィルタとして実装される場合、積分器は、極がＤＣにある理想的なものにされ得る。共通モードループフィルタ３０はまた、応答を整形し、安定性を保証するために、より多くの伝達極および零点を有する。複数のＰＬＬ回路２４の各々において、共通モードループフィルタ３０の出力Ｅは、デジタル被制御発振器（ＤＣＯ）３４に（加算により）入力される。次いで、ＤＣＯ３４の出力は、整数Ｎ分割器３６を通して位相検出器２８にフィードバックされ、フィードバックループを閉じる。このループの帯域幅は、出力における参照雑音寄与が最小限に抑えられるように、かなり低く選択される。これは、帯域幅を、出力における等価参照雑音が、合成発振器３４の位相雑音、すなわち単一のＤＣＯ３４の雑音から１０・ｌｏｇ（Ｎ）を引いたものに等しいオフセット周波数に等しく設定することによって起こり、ここで、Ｎは、複数のＰＬＬ回路２４におけるＤＣＯ３４の数である。共通モードループフィルタ３０は、参照信号Ａの周波数精度がすべての出力信号Ｈによって達成されることを保証する。しかしながら、参照雑音は、必要よりも高い周波数まで追跡されず、共通モードループフィルタ帯域幅は、ＤＣＯ３４が共通モードループ帯域幅以上で十分に低い共通モード位相雑音を提供するのに十分に広いにすぎない。

差分モードループフィルタ３２は、平均位相誤差Ｃ（共通調整信号）とＰＬＬ回路のローカル位相誤差Ｂ（位相偏差信号）との間の差分Ｄを使用して動作する。これは、各ＰＬＬ回路の位相を、複数のＰＬＬ回路２４の共通位相と整合するように引き込む。差分モードループフィルタ３２は、可能な限り広い帯域幅を有するように設計される。ＰＬＬ帯域幅のための一般的な慣行は、参照周波数の約１／１０を超えないことであり、これは合理的な指針である。たとえば、参照周波数が２００ＭＨｚである場合、差分モードループの帯域幅は約２０ＭＨｚである。その周波数まで、異なるＰＬＬ回路２４－１、２４－２における被制御発振器３４間の位相差分が抑制される。特に、それらの無相関位相雑音が抑制される。

したがって、２つのループフィルタ３０、３２は、複数のＰＬＬ回路２４のすべてに共通参照信号Ａの位相を追跡させるように、ともに働く。共通モードループフィルタ３０は、複数のＰＬＬ回路２４に参照を追跡させるが、ＰＬＬ回路２４－１、２４－２の出力の間の位相において、拡散または変動が存在する。差分モードループフィルタ３４は、その拡散を最小限に抑えるように動作し、複数のＰＬＬ回路２４のすべてに、位相に関して単一のＰＬＬ回路として、ただし異なる周波数ＬＯ信号出力で、効果的に動作させる。

図２に関して説明されたように、ＰＬＬ回路ｋ２６は、送信機の周波数に近い周波数で動作し得る。ＰＬＬ回路ｋ２６の周波数引込みがシステム全体に影響を与えるのを防止するために、ＰＬＬ回路ｋ２６は、その位相偏差信号をＰＬＬ同期回路（２２）に提供しない。たとえば、ＰＬＬ回路ｋ２６は、単に、ＰＬＬ同期回路２２に位相偏差信号を出力しないことがある。代替的に、ＰＬＬ同期回路２２は、共通調整信号として出力される平均位相偏差を計算するときにＰＬＬ回路ｋ２６からの位相偏差信号を除外する。もちろん、この計算から１つまたは複数のＰＬＬ回路を除外するとき、ＰＬＬ同期回路２２は、その除数を、平均が計算されるＰＬＬ回路２４の数に調整しなければならない。ＰＬＬ回路ｋ２６の他の緩和対策は、そのループ帯域幅を増加させること、および／または、ＰＬＬ回路ｋ２６を異なる周波数（たとえば、２×）において動作させ、その出力を（たとえば、２で）分割して所望の周波数ＬＯ信号を得ることを含み得る。

図４は、アナログＰＬＬ回路による実装のために最適化されたマルチ周波数ＬＯ信号生成回路１４の実施形態４０を示す。それは、ＰＬＬ同期回路４２と、複数の２次ＰＬＬ回路４８－０、４８－１、．．．、４８－ｎとを含み、いくつかの実施形態では、ＰＬＬ同期回路４２に位相偏差信号を提供しないため複数４８の一部ではないＰＬＬ回路４９を含む。この実施形態４０では、ＰＬＬ同期回路４２は、１次ＰＬＬ回路４４および位相雑音補正ループフィルタ４６を含む。この実施形態４０では、複数の２次ＰＬＬ回路４８および独立ＰＬＬ回路４９は、参照信号を受信せず、むしろ、ＰＬＬ同期回路４２における１次ＰＬＬ回路４４によって生成された周波数入力信号を受信することに留意されたい。この信号は、１次ＰＬＬ回路４４の分割出力信号であり、それは、参照信号周波数にある。

以下でより詳細に説明されるように、複数の２次ＰＬＬ回路４８の各々は、２つのチャージポンプを含む。１つのチャージポンプは、従来通りに動作し、位相周波数検出器からの信号パルスを、ループフィルタに受け渡される電流パルスに変換する。第２のチャージポンプも同様に動作するが、電流極性を反転させ、それを位相偏差信号としてＰＬＬ同期回路４２に出力する。この実施形態４０では、位相偏差信号は、個々の位相偏差信号を単一のノードに接続することによってＰＬＬ同期回路４２において加算され、したがって、それらの個々の電流を合成電流信号に加算する。当業者であれば、個々の位相偏差信号が、各２次ＰＬＬ回路４８の出力における合成位相偏差信号に接続され得、合成位相偏差信号が、ＰＬＬ同期回路４２にルーティングされることを容易に認識するであろう。位相偏差信号の合成電流は、位相雑音補正ループフィルタ４６に入力され、位相雑音補正ループフィルタ４６は、１次ＰＬＬ回路４４における被制御発振器のための制御入力を生成する。ＰＬＬ同期回路４２は、ＰＬＬ回路４８、４９のすべてに共通調整信号を出力し、共通調整信号は、この実施形態４０ではそれらの発振器への制御入力である。ＰＬＬ回路４９は、送信機に近い周波数において動作し、周波数引込みを受け得る。したがって、ＰＬＬ回路４９は、ＰＬＬ同期回路４２に位相偏差信号を出力する複数の２次ＰＬＬ回路４８の一部でないため、ＰＬＬ回路４９における周波数引込みは、複数のＰＬＬ回路４８に伝搬しない。

図５は、アナログ実装のために最適化されたマルチ周波数ＬＯ信号生成回路４０の実施形態の構造および動作を示す詳細図である。図５は、ＰＬＬ同期回路４２と、複数の２次ＰＬＬ回路４８と、共通モード（ＣＭ）電圧制御回路とを示す。ＰＬＬ同期回路４２は、１次ＰＬＬ回路４４および位相雑音消去ループフィルタ（ＰＮＣ－ＬＦ）４６を含む。

当業者は、図５のＰＬＬ回路と従来のＰＬＬ回路との間の少なくとも２つの構造差に留意するであろう。第１に、電圧被制御発振器（ＶＣＯ）は、１次制御入力と補助制御入力の両方を有する。第２に、複数の２次ＰＬＬ回路４８は、第１のチャージポンプ（ＣＰ１）と第２のチャージポンプ（ＣＰ２）の両方を含む。両方の特徴の構造および動作が本明細書で説明される。

１次ＰＬＬ回路４４は、（以下で説明される、ＶＣＯへの補助制御入力以外）従来通り動作することが多い。１次ＰＬＬ回路４４は、周期的参照信号（ｒｅｆ）を受信する。ＶＣＯの出力は、参照信号周波数における分割された周期的信号を提供するために、整数分割器回路（ＤＩＶ）によって分割される。分割出力信号の位相および周波数は、位相／周波数検出器（ＰＦＤ）において参照信号の位相および周波数と比較され、ＰＦＤは、代替として、入力の一方が他方に先行するかまたは他方より遅れることに応答して、チャージアップパルスまたはチャージダウンパルスを出力する。チャージポンプ（ＣＰ）が、ＣＵ／ＣＤパルスに応答して正電流または負電流を生成する。ループフィルタ（ＬＦ）が、ＣＰ出力電流を電圧信号に変換し、電圧信号は、１次ＶＣＯ制御入力として出力される。１次ＶＣＯ制御入力の変化に応答して、ＶＣＯは、そのＬＯ信号出力の周波数を、それが参照信号の整数倍のままであるように増加または減少させる。従来のアナログチャージポンプＰＬＬ回路は、当技術分野でよく知られており、証明された性能および堅牢性を呈する。

マルチ周波数ＬＯ信号生成回路４０のこの実施形態では、１次ＰＬＬ回路４４は、その１次ＶＣＯ制御入力を出力する。この信号は、ＰＬＬ同期回路４２によって、共通調整信号として複数の２次ＰＬＬ回路４８に出力される。各２次ＰＬＬ回路４８－０、４８－１、４８－２において、共通調整信号は１次ＶＣＯ制御入力である。したがって、複数のＰＬＬ回路４８は、１次ＰＬＬ回路４４の位相を追跡する。しかしながら、現実の実装形態では、必然的に発振器間にいくつかの不整合が存在し、位相ドリフトをもたらす。これは、２次ＰＬＬ回路４８制御ループによって補償され、これは、各２次ＰＬＬ回路４８ＬＯ信号の位相に、１次ＰＬＬ回路４４の位相にロックさせる。

１次ＰＬＬ回路４４の帯域幅は、最良の位相雑音性能のために設定されることが好ましい。より大きい帯域幅は、参照信号および帯域内ＰＬＬ雑音源からの出力雑音の増加を引き起こし、より低い帯域幅は、ＶＣＯによる出力雑音の増加を引き起こす。したがって、位相雑音のための最適な帯域幅が存在する。この帯域幅は、通常、かなり制限され、すべてのループがこの帯域幅に制限されているマルチ周波数ＬＯ生成回路４０は、発振器間の結合による有害な相互作用を抑制するのに有効でない。補償するために、複数の２次ＰＬＬ回路４８における制御ループは、１次ＰＬＬ回路４４よりも大きい帯域幅を有することができ、増加した帯域幅における参照信号雑音の影響を低減するために、それらは、参照信号の位相に直接ロックするのではなく、１次ＰＬＬ回路４４の位相にロックするように構成される。

複数の２次ＰＬＬ回路４８の各々は、参照信号の周波数に一致する、その周波数入力信号の整数倍でＬＯ信号を生成するように設定されたＶＣＯを含む。各２次ＰＬＬ回路４８はまた、ローカル分割ＬＯ信号を生成するように設定された整数分割器回路を含む。分割器値は、１次ＰＬＬ回路４４および他の２次ＰＬＬ回路４８の分割器値と異なり得る。ＰＦＤにおいて、各２次ＰＬＬ回路４８は、そのローカル分割ＬＯ信号を、１次ＰＬＬ回路４４から受信された分割出力信号と比較する。アナログＰＬＬ回路のよく知られている動作によれば、これらのＰＦＤ入力のうちの一方が、位相において他方に先行するかまたは他方より遅れる場合、ＰＦＤは、代替として、その長さがＰＦＤ入力信号の位相不整合に比例するチャージアップ（ＣＵ）パルスまたはチャージダウン（ＣＤ）パルスを出力する。第１のチャージポンプ（ＣＰ１）は、ＣＵ／ＣＤパルスに応答して正電流または負電流を生成し、ループフィルタ（ＬＦ）は、ＣＰ電流をＶＣＯ制御電圧に変換する。この制御電圧は補助ＶＣＯ制御入力である。

ＰＬＬ同期回路４２から受信された共通調整信号と各２次ＰＬＬ回路４８の制御ループの両方が、１次ＰＬＬ回路４４の位相を追跡するように各２次ＰＬＬ回路４８を駆動する。

２次ＰＬＬ回路４８における位相制御ループの帯域幅は、参照信号が存在しないため、１次ＰＬＬ回路４４の制御ループの帯域幅よりもはるかに高くされ得る。参照信号の代わりに、１次ＰＬＬ回路４４ループのローパスフィルタリングにより、参照信号よりも高周波位相雑音が少ない、１次ＰＬＬ回路４４の分割ＬＯ信号、周波数入力信号が使用される。

１次ＰＬＬ回路４４のＶＣＯは、本明細書では位相雑音と呼ばれる位相偏差を導入し得る。これは、位相偏差信号を生成するための第２のチャージポンプ（ＣＰ２）を含む２次ＰＬＬ回路４８によって感知され、この実施形態４０では、位相偏差信号は電流信号である。１次ＰＬＬ回路４４にロックされている各２次ＰＬＬ回路４８は、通常、そのＶＣＯを、１次ＰＬＬ回路４４に追従し、すなわち、位相雑音を伝搬し、位相雑音を打ち消すように駆動するため、ＣＰ２によって出力された位相偏差電流は、ＣＰ１によって出力された電流とは反対の極性を有する。位相偏差電流はまた、一実施形態では、２次ＰＬＬ回路４８の数に関係する係数だけ縮小される。たとえば、複数の２次ＰＬＬ回路４８中にＮ個の２次ＰＬＬ回路４８が存在する場合、各々が、１次ＰＬＬ回路４４のＶＣＯにおける偏差に対抗するために有効電流を提供するために、その位相偏差ＣＰ２電流を（ＣＰ１電流と比較して）１／Ｎだけスケーリングし得、２次ＰＬＬ回路４８ＶＣＯ偏差の場合と同じループ帯域幅をもたらす（２次ＰＬＬ回路４８中のループフィルタがＰＮＣ－ＬＦ４６と同じインピーダンスを有し、第２の制御入力の相対同調感度が１次ＰＬＬ回路４４ＶＣＯにおいて２次ＰＬＬ回路４８ＶＣＯの場合と同じであると仮定する）。

位相偏差電流は、（たとえば、すべてのＣＰ２出力を接続することによって）加算され、得られた合成位相偏差電流は、位相雑音補正ループフィルタ（ＰＮＣ－ＬＦ）４６に入力される。ＰＮＣ－ＬＦ４６は、合成位相偏差電流を電圧に変換し、それを、補助ＶＣＯ制御入力として使用するために１次ＰＬＬ回路４４に出力する。このようにして、１次ＰＬＬ回路４４のＶＣＯによって引き起こされた位相雑音が、２次ＰＬＬ回路４８によって検出され、打ち消される。

各２次ＰＬＬ回路４８がその位相偏差電流を（たとえば、１／Ｎだけ）スケーリングすることの代替として、ＰＮＣ－ＬＦ４６は、インピーダンスにおいて１／Ｎだけスケーリングされ得る。好ましくは、位相偏差ループのループ利得は、２次ＰＬＬ回路４８の位相制御ループと同じである。Ｎ個の経路が並列に動作する場合、ＣＰ２電流またはＰＮＣ－ＬＦ４６インピーダンスのいずれかが、それぞれ、ＣＰ１電流および２次ＰＬＬ回路４８ＬＦインピーダンスと比較して、１／Ｎだけスケーリングされるべきである。代替的に、１／Ｎの全体的なスケーリングをもたらす値の様々な組合せによって、両方がスケーリングされ得る。所望のループ利得を達成するための適切なスケーリングと、どの回路をスケーリングするかは、本開示の教示を考慮すると、過度の実験なしに、所与の実装形態について、当業者によって導出され得る実装詳細である。

共通モード（ＣＭ）電圧制御回路が、補助ＶＣＯ制御電圧を監視し、それらを平均化し、その平均をＣＭ目標値または間隔と比較する。これは、位相制御ループが適切に動作することを停止する可能性があるため、２次ＰＬＬ補助ＶＣＯ制御入力レベルが範囲外になるのを防止する。ＣＭ電圧制御回路の詳細は、上記に組み込まれたＰＣＴ特許出願ＰＣＴ／ＥＰ２０２１／０５８００１において見られる。

上述したように、ＰＬＬ回路が、（周波数において）近くの送信機回路による周波数引込みの危険性がある場合、ＰＬＬ回路は、位相雑音緩和に協働して関与する複数のＰＬＬ回路４８から除去され得る。特に、図４の実施形態４０では、ＰＬＬ回路ｋ４９は、ＣＰ２からＰＨＣ－ＬＦ４６に補正電流を出力しない。たとえば、ＣＰ２電流は単にオフにされる。その場合、影響を受けるＰＬＬ回路ｋ４９における引込みは、１次ＰＬＬ回路４４位相に影響を与えず、これは、全システムの引込みを防止する。残りの２次ＰＬＬ回路４８によって出力されたＣＰ２電流は、２次ＰＬＬ回路４８の位相雑音補正伝達関数を最適に近く保つために、同じ総ＣＰ２電流を維持するために増加されるべきであることに留意されたい。たとえば、４つの２次ＰＬＬ回路４８が存在し、１つのＣＰ２出力がオフにされる場合、各残りのＰＬＬ回路によって出力されるＣＰ２電流は、４／３倍増加されるべきである。

ＰＬＬ回路ｋ４９の他の緩和対策は、そのループ帯域幅を増加させること、および／または、ＰＬＬ回路ｋ４９を異なる周波数（たとえば、２×）において動作させ、その出力を（たとえば、２で）分割して所望の周波数ＬＯ信号を得ることを含み得る。

一実施形態では、システムの柔軟性を高め、より多くの種類の周波数グリッド計画が、ＬＯ信号周波数を、処理されることが望まれるキャリアと一致させることを可能にするために、参照周波数入力は、高分解能フラクショナルＮ ＰＬＬ回路によって生成される。このＰＬＬ回路の出力は、特定の所望の参照周波数に同調され得、すべてのＬＯ信号は、この参照周波数の整数倍として生成される。６４個のアンテナエレメントおよび４つのキャリアを有するシステムでは、一例として、各々において４つのＰＬＬを有する１６個のマルチキャリアトランシーバＩＣが存在し、すなわち、システムにおいて合計６４個の整数Ｎ ＰＬＬが存在し得る。したがって、単一のフラクショナルＮ ＰＬＬの複雑さおよび電力消費は、完全なシステムの複雑さおよび電力消費に著しい影響を及ぼさない。しかしながら、得られる柔軟性はかなりのものであり得、処理されるべきキャリアに対するＬＯ信号のはるかに良好な適合を可能にする。

しかしながら、プログラム可能な参照周波数を使用しても、いくつかのキャリアが利用可能なＬＯ周波数を中心としないことは避けられない。その場合、より正確なアナログチャネルフィルタリングのために、複素バンドパスフィルタが使用される。

図６は、単一周波数変換および複素ミキサ段を使用するトランシーバチェーンの一例を示す。アンテナエレメント８１への信号およびアンテナエレメント８１からの信号は、外部的にＲＦフィルタリング８２される。アンテナスイッチ８３（たとえば、デュプレクサ、表面音響波（ＳＡＷ）フィルタなど）は、Ｔｘ機能とＲｘ機能とを切り替える。両方のチェーンにおいて、周波数変換ミキサ８６が、それぞれＲｘまたはベースバンド信号を直交ＬＯ信号と混合する。キャリア周波数とＬＯ信号との間の関係に応じて、この回路は、ホモダインまたは低ＩＦトランシーバとして動作され得る。オフセット周波数が極めて低いいくつかの場合には、それは、その２つの間の浮動境界となる。複素チャネル選択フィルタ８７が、２つの結合されたローパスフィルタを使用してなど、既知の技法を使用して実現される。チャネルは、次いで、正確にフィルタリングされ得るが、ＬＯ周波数を中心としない。これは、データ変換器の要件を低減する。ＤＡＣ８８およびＡＤＣ８９は、アナログフィルタが抑制を制限しているため、少なくともキャリア信号の周波数範囲、実際にはエイリアシングをハンドリングするためのより広い範囲を処理することが可能でなければならない。送信機予歪をサポートするために、Ｔｘにおけるチャネルフィルタは、隣接するチャネルをもカバーする、より広い帯域幅を使用しなければならないことがあり、その場合、ＤＡＣも、より高い帯域幅を必要とする。

図６は単一の変換段を示しているが、本発明の実施形態はこの実装形態に限定されない。一実施形態（図示せず）では、スライディングＩＦ技法が使用され、ＬＯ信号が単一の発振器から導出される。別の実施形態（図示せず）では、スイッチが導入され、異なるミキサ段におけるＬＯ信号が異なるＰＬＬ回路によって提供される。この実施形態は、高周波ルーティングおよびスイッチにより、コストおよび複雑さを増加させるが、それは、より少ないＰＬＬ回路で、より多くのキャリア周波数をカバーするためのより高い柔軟性を提供する。

いくつかの実施形態では、図２～図５においてＬＯ_ｎと示されている、ＰＬＬ回路２４、４８によって出力される周期的信号は、ミキサに印加される前に周波数逓倍または分割される。たとえば、ＰＬＬ回路２４、４８は、たとえば、所望のＬＯ周波数の２倍を生成し得、その出力は２で分割される。

図７は、そのような実施形態の一例を示す周波数グラフである。この例では、参照周波数は２ＧＨｚであり、４つのＰＬＬ回路は、分割数８、１１、１２、および１４を有する。これらのＰＬＬ回路は、１６、２２、２４、および２８ＧＨｚにおいて出力信号を生成する。これらは２で分割され、８、１１、１２、および１４ＧＨｚの所望のＬＯ周波数が得られる。これらは、７．７、１０．８、および１４．３ＧＨｚに中心があるキャリアによく適合する。

図８は、異なる周波数において周期的ＬＯ信号のセットを生成する方法１００におけるステップを示す。整数Ｎ ＰＬＬ回路２４、２６、４４、４８、４９のセットが提供される（ブロック１０１）。異なる周波数を有する少なくとも２つのＬＯ信号を生成するために、セットの少なくとも２つのＰＬＬ回路２４、２６、４４、４８、４９における分割器値が異なる整数に設定される（ブロック１０２）。各ＬＯ信号の周波数は、参照周波数の整数倍である。参照信号周波数における周波数信号が、ＰＬＬ回路２４、２６、４４、４８、４９のセット中のＰＬＬ回路２４、２６、４４、４８、４９の各々に印加される（ブロック１０３）。ＰＬＬ同期回路２２、４２において、複数のＰＬＬ回路２４、４８の各々から位相偏差信号が受信される（ブロック１０４）。ＰＬＬ同期回路２２、４２は、各ＰＬＬ回路２４、２６、４４、４８、４９に共通調整信号を出力する（ブロック１０５）。複数のＰＬＬ回路２４、４８の動作は、それらが広帯域幅でともにロックし、高周波参照信号雑音のＬＯ信号への伝搬を緩和するように同期される（ブロック１０６）。

図９Ａは、無線通信ネットワークのエアインターフェースを介した複数のキャリア１３０ａ、１３０ｂ上の送信の図である。スマートフォンなどのユーザ機器（ＵＥ）１１０が、ＬＴＥ ｅＮＢまたはＮＲ ｇＮＢなど、基地局２０との間で、２つのキャリア１３０ａ、１３０ｂ上で変調無線周波数（ＲＦ）信号を受信および送信する。ＲＦ信号１３０ａ、１３０ｂは、たとえば、周波数範囲７～１５ＧＨｚ内にあり得る。２つのＲＦ信号１３０ａ、１３０ｂのみが示されているが、概して、送信は、複数のキャリア上で行われ得る（および他のＵＥ（図示せず）は異なるキャリア上で通信し得る。ＵＥ１１０および基地局１２０の各々において、マルチキャリアトランシーバ集積回路（ＩＣ）システムは、ＲＦ信号を受信および送信する。これらのマルチキャリアトランシーバシステムは、正確な周波数変換のために、異なる周波数において、複数の位相ロックローカル発振器（ＬＯ）信号を必要とする。加えて、ＵＥ１１０および基地局１２０の一方または両方は、ビームフォーミングを実装し得、ここにおいて、ＴｘまたはＲｘアンテナビームの指向性は、フェーズドアレイアンテナ中の複数のアンテナエレメントの位相を制御することなどによって増加および制御される。ＵＥ１１０および基地局１２０は、空間ダイバーシティおよび／または空間多重化など、ＭＩＭＯ技法をも実装し得る。

図９Ｂは、図９ＡのＵＥ１１０のブロック図である。本明細書で使用されるＵＥという用語は、ユーザ操作電話端末、マシンツーマシン（Ｍ２Ｍ）デバイス、マシン型通信（ＭＴＣ）デバイス、狭帯域モノのインターネット（ＮＢ－ＩｏＴ）デバイス（特に、ＮＢ－ＩｏＴのための３ＧＰＰ規格を実装するＵＥ）などを指すことがある。ＵＥ１０は、無線デバイス、無線通信デバイス（ｒａｄｉｏ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｄｅｖｉｃｅ）、無線通信デバイス（ｗｉｒｅｌｅｓｓ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｄｅｖｉｃｅ）、無線端末、または単に端末とも呼ばれることがあり、コンテキストが別段に指示しない限り、これらの用語のいずれかの使用は、Ｄ２Ｄ（ｄｅｖｉｃｅ－ｔｏ－ｄｅｖｉｃｅ）ＵＥまたはデバイス、マシン型デバイスまたはマシンツーマシン通信が可能なデバイス、無線ネットワークデバイスを備えたセンサー、無線対応テーブルコンピュータ、モバイル端末、スマートフォン、ラップトップ組込み装備（ＬＥＥ）、ラップトップ搭載機器（ＬＭＥ）、ＵＳＢドングル、無線顧客構内機器（ＣＰＥ）などを含むことが意図されている。

ＵＥ１１０は、破線で示されているように、内部または外部であり得る少なくとも１つのアンテナ１１３を介して複数のキャリア上でＲＦ信号を送信および受信する。ＲＦ信号は、１つまたは複数のマルチキャリアトランシーバ回路１１２によって生成および受信される。マルチキャリアトランシーバ回路１１２は、異なる周波数において複数の位相ロックＬＯ信号を生成するように設定された、本発明の実施形態によるマルチ周波数ＬＯ信号生成回路１４、２０、４０を含む。マルチキャリアトランシーバ回路１１２、ならびにＵＥ１１０の他の構成要素は、処理回路１１４によって制御される。処理回路１１４に動作可能に接続されたメモリ１１６は、処理回路１１４に様々なプロシージャを実行させるように動作するコンピュータ命令の形態のソフトウェアを格納する。ユーザインターフェース１１８は、ディスプレイおよびスピーカー（および／またはイヤホンなどのオーディオデバイスへの有線または無線接続）などの出力デバイス、ならびに／またはボタン、キーパッド、タッチスクリーンなどの入力デバイスを含み得る。破線で示されているように、ユーザインターフェース１１８は、すべてのＵＥ１１０に存在しないことがあり、たとえば、モノのインターネット（ＩｏＴ）デバイスなどのマシン型通信（ＭＴＣ）のために設計されたＵＥ１１０は、感知／測定、監視、メータ読取りなどの専用機能を実施し得、ユーザインターフェース１１８特徴を有しないことがある。

図９Ｃは、図９Ａの基地局１２０のブロック図である。無線基地局（ＲＢＳ）、基地トランシーバ局（ＢＴＳ）、ノードＢ（ＮＢ）、拡張ノードＢ（ｅＮＢ）、次世代ノードＢ（ｇＮＢ）などとして、様々なネットワーク世代において知られている基地局１２０は、複数のＵＥ１１０と無線で通信するための無線トランシーバを提供することによって、セルと呼ばれる規定された地理的エリアにおいて無線アクセスネットワーク（ＲＡＮ）を実装する無線通信ネットワークのノードである。

基地局１２０は、複数のアンテナ１２３を介して複数のキャリア上でＲＦ信号を送信および受信する。破線で示されているように、アンテナ１２３は、タワーまたは建物になど、基地局１２０から遠隔に位置し得る。ＲＦ信号は、１つまたは複数のマルチキャリアトランシーバ回路１２２によって生成および受信される。マルチキャリアトランシーバ回路１２２は、異なる周波数において複数の位相ロックＬＯ信号を生成するように設定された、本発明の実施形態によるマルチ周波数ＬＯ信号生成回路を含む。マルチキャリアトランシーバ回路１２２、ならびに基地局１２０の他の構成要素は、処理回路１２４によって制御される。処理回路１２４に動作可能に接続されたメモリ１２６は、処理回路１２４に様々なプロシージャを実行させるように動作する命令を格納する。メモリ１２６は処理回路１２４とは別個であるものとして示されているが、当業者は、処理回路１２４が、キャッシュメモリまたはレジスタファイルなどの内部メモリを含むことを理解する。当業者は、更に、仮想化技法が、処理回路１２４によって名目上実行されるいくつかの機能が、場合によっては遠隔に（たとえば、いわゆる「クラウド」におけるデータセンターに）位置する他のハードウェアによって実際に実行されることを可能にすることを理解する。通信回路１２８は、１つまたは複数の他のネットワークノードに１つまたは複数の通信リンクを提供し、ＵＥ１１０との間で、他のネットワークノード、あるいは電話ネットワークまたはインターネットなどの他のネットワークとの間で、通信を伝搬する。

すべての実施形態では、処理回路１１４、１２４は、（たとえば、個別論理、ＦＰＧＡ、ＡＳＩＣなどにおける）１つまたは複数のハードウェア実装状態機械など、機械可読コンピュータプログラムとしてメモリ１１６、１２６に格納された機械命令を実行するように動作する任意の逐次状態機械、適切なファームウェアと一緒のプログラマブル論理、適切なソフトウェアと一緒のマイクロプロセッサまたはデジタル信号プロセッサ（ＤＳＰ）など、１つまたは複数のプログラム内蔵、汎用プロセッサ、あるいは上記の任意の組合せを含み得る。

すべての実施形態では、メモリ１１６、１２６は、限定はしないが、磁気媒体（たとえば、フロッピーディスク、ハードディスクドライブなど）、光学媒体（たとえば、ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭなど）、ソリッドステート媒体（たとえば、ＳＲＡＭ、ＤＲＡＭ、ＤＤＲＡＭ、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、フラッシュメモリ、ソリッドステートディスクなど）などを含む、当技術分野で知られている、または開発され得る任意の非一時的機械可読媒体を含み得る。

すべての実施形態では、マルチキャリアトランシーバ回路１１２、１２２は、ＩＥＥＥ８０２．ｘｘ、ＣＤＭＡ、ＷＣＤＭＡ、ＧＳＭ、ＬＴＥ、ＵＴＲＡＮ、ＷｉＭａｘ、ＮＢ－ＩｏＴなど、当技術分野で知られている、または開発され得る１つまたは複数の通信プロトコルによる、無線アクセスネットワーク（ＲＡＮ）を介して１つまたは複数の他のトランシーバと通信するように動作する。マルチキャリアトランシーバ回路１１２、１２２は、ＲＡＮリンクに適した送信機および受信機機能（たとえば、周波数割り当てなど）を実装する。送信機および受信機機能は、回路構成要素および／またはソフトウェアを共有し得るか、あるいは、代替的に、別個に実装され得る。

すべての実施形態では、通信回路１２８は、イーサネット、ＴＣＰ／ＩＰ、ＳＯＮＥＴ、ＡＴＭ、ＩＭＳ、ＳＩＰなど、当技術分野で知られている、または開発され得る１つまたは複数の通信プロトコルに従って通信ネットワーク上で１つまたは複数の他のノードと通信するために使用される、受信機および送信機インターフェースを含み得る。通信回路２８は、通信ネットワークリンク（たとえば、光学的、電気的など）に適した受信機および送信機機能を実装する。送信機および受信機機能は、回路構成要素および／またはソフトウェアを共有し得るか、あるいは、代替的に、別個に実装され得る。

当業者であれば、本明細書の実施形態は更に、対応するコンピュータプログラムを含むことを認識するであろう。

コンピュータプログラムは、装置の少なくとも１つのプロセッサ上で実行されると、装置に上述のそれぞれの処理のいずれかを実施させる命令を備える。コンピュータプログラムは、これに関して、上述の手段またはユニットに対応する１つまたは複数のコードモジュールを備えてもよい。

実施形態は更に、かかるコンピュータプログラムを含むキャリアを含む。このキャリアは、電子信号、光学信号、無線信号、またはコンピュータ可読記憶媒体のうち１つを備えてもよい。

これに関して、本明細書の実施形態はまた、非一時的コンピュータ可読（記憶または記録）媒体に格納され、装置のプロセッサによって実行されると、装置に上述のように実施させる命令を備える、コンピュータプログラム製品を含む。

実施形態は更に、コンピュータプログラム製品がコンピューティングデバイスによって実行されると、本明細書の実施形態のいずれかのステップを実施するためのプログラムコード部分を備える、コンピュータプログラム製品を含む。このコンピュータプログラム製品は、コンピュータ可読記録媒体に格納されてもよい。

本発明の実施形態は、従来技術のＰＬＬ回路およびトランシーバに勝る多くの利点を提示する。ＬＯ信号周波数を、参照周波数の粒度を有するグリッドに制限することによって、すべてのＰＬＬ回路のベースバンド動作は互換性があり、複数のＰＬＬ回路発振器は、位相雑音を協働して緩和するためにエネルギーを共有することができる。いくつかの実施形態では、周波数グリッドは、参照周波数信号を生成するためにフラクショナルＮ ＰＬＬ回路の使用によってプログラム可能である。ＬＯ信号におけるスパーは、よく知られている大きい周波数オフセット（参照周波数の整数）で発生し、したがって、それらの影響は、トランシーバにおけるＲＦフィルタによって緩和され得る。発振器結合によるＰＬＬ不安定性が抑制される。送信機による周波数引込みの危険がある発振器は、位相雑音緩和に関与する複数のＰＬＬ回路から分離され得、その結果、引込みはシステム全体に影響を与えない。これらのＰＬＬ回路は、更に、それらのループ帯域幅を増加させ、および／または、それらを、それらの出力において分割器と合成された、所望の周波数の倍数で動作させることによって、引込みの影響を受けなくすることができる。本発明の実施形態は、ＡＤＣおよびＤＡＣが、狭帯域であり、周波数変換なしに全周波数範囲をカバーする解決策と比較してより低い信号周波数において動作することを可能にし、これらのブロックは、トランシーバ電力消費およびダイナミックレンジにとって極めて重要である。キャリア周波数における柔軟性を提供するために、キャリアは、データ変換器との間の信号のデジタルアップ／ダウンコンバージョンによってＬＯ周波数グリッドからオフセットされる。その場合、アナログ部分では、複素チャネル選択フィルタが使用される。マルチ周波数ＬＯ信号生成システムは、トランシーバにおける単一周波数変換と二重周波数変換の両方を用いて、異なる周波数計画をサポートする。いくつかの実施形態では、周波数計画はまた、ミキサに印加されるＬＯ信号を生成するためにＰＬＬ回路の後に周波数遁倍器または分割器を採用する。

一般に、本明細書で使用されるすべての用語は、異なる意味が、明らかに与えられ、および／または用語が使用されるコンテキストから暗示されない限り、関連する技術分野における用語の通常の意味に従って解釈されるべきである。１つの（ａ）／１つの（ａｎ）／前記（ｔｈｅ）エレメント、装置、構成要素、手段、ステップなどへのすべての言及は、別段に明記されていない限り、エレメント、装置、構成要素、手段、ステップなどの少なくとも１つの事例を指すものとしてオープンに解釈されるべきである。本明細書で開示される方法のステップは、ステップが別のステップに後続または先行すると明示的に説明されない限り、および／またはステップが別のステップに後続または先行しなければならないことが暗黙的である場合、開示される厳密な順序で実施される必要はない。本明細書で開示される実施形態のうちのいずれかの特徴は、適切な場合はいつでも、任意の他の実施形態に適用され得る。同様に、実施形態のうちのいずれかの利点は、任意の他の実施形態に当てはまることがあり、その逆も同様である。同封の実施形態の他の目的、特徴、および利点は、その説明から明らかになるであろう。

ユニットという用語は、エレクトロニクス、電気デバイス、および／または電子デバイスの分野での従来の意味を有し得、たとえば、本明細書で説明されるものなど、それぞれのタスク、プロシージャ、算出、出力、および／または表示機能を行うための、電気および／または電子回路、デバイス、モジュール、プロセッサ、メモリ、論理ソリッドステートおよび／または個別デバイス、コンピュータプログラムまたは命令などを含み得る。本明細書で使用される「～するように設定される」という用語は、特定の方法で動作するようにセットアップ、編成、適応、または構成されることを意味し、この用語は「～するように設計される」と同義である。本明細書で使用される「実質的に」という用語は、ほぼ、または、本質的に、を意味するが、必ずしも、完全に、を意味するとは限らず、この用語は、機械的または構成要素値公差、測定誤差、ランダム変動、および同様の不正確さの原因を包含し、考慮する。

添付図面を参照して、本明細書で企図される実施形態のうちいくつかについて更に十分に記載する。しかしながら、他の実施形態が、本明細書で開示される主題の範囲内に含まれている。開示される主題は、本明細書に記載される実施形態のみに限定されるものとして解釈されるべきではなく、むしろ、これらの実施形態は、当業者に主題の範囲を伝達するために、例として提供される。

Claims (41)

1. １つの周期的参照信号を受信し、ローカル発振器（ＬＯ）信号のセットを生成および出力するように設定されたマルチ周波数ＬＯ信号生成回路（１４、２０、４０）であって、
   各々が参照信号周波数における周波数入力信号と、共通調整信号とを受信し、ＬＯ信号を出力するように設定された、位相ロックループ（ＰＬＬ）回路（２４、２６、４４、４８、４９）のセットであって、
   ＬＯ信号周波数が前記周波数入力信号の整数倍であり、少なくとも２つのＰＬＬ回路（２４、２６、４４、４８、４９）が異なる周波数ＬＯ信号を出力するように設定され、
   ＰＬＬ回路（２４、２６、４４、４８、４９）の前記セット中の複数のＰＬＬ回路（２４、４８）は、各々、位相偏差信号を出力する、
   位相ロックループ（ＰＬＬ）回路（２４、２６、４４、４８、４９）のセットと、
   前記複数のＰＬＬ回路（２４、４８）から位相偏差信号を受信し、共通調整信号を出力するように設定されたＰＬＬ同期回路（２２、４２）であって、前記ＰＬＬ同期回路（２２、４２）が、前記複数のＰＬＬ回路（２４、４８）の動作を、それらが広帯域幅でともにロックし、高周波参照信号雑音の前記ＬＯ信号への伝搬を緩和するように同期させるように設定される、ＰＬＬ同期回路（２２、４２）と
   を備える、マルチ周波数ＬＯ信号生成回路（１４、２０、４０）。
2. １つまたは複数のＬＯ信号出力に接続され、前記ＬＯ信号の周波数を整数値で逓倍または分割するように設定された整数逓倍器または分割器回路
   を更に備える、請求項１に記載のＬＯ信号生成回路（１４、２０、４０）。
3. 周期的信号を受信し、前記１つの周期的参照信号を出力するように設定され、それにより、前記参照信号周波数が調整可能である、フラクショナルＮ ＰＬＬ回路
   を更に備える、請求項１または２に記載のＬＯ信号生成回路（１４、２０、４０）。
4. ＰＬＬ回路（２４、２６、４４、４８、４９）の前記セット中のあるＰＬＬ回路（２６、４９）が、前記複数のＰＬＬ回路（２４、４８）中になく、前記ＰＬＬ同期回路（２２、４２）に位相偏差信号を出力しない、請求項１から３のいずれか一項に記載のＬＯ信号生成回路（１４、２０、４０）。
5. 前記複数のＰＬＬ回路（２４、４８）中にない前記ＰＬＬ回路（２６、４９）が、前記複数のＰＬＬ回路（２４、４８）中のＰＬＬ回路（２４、４８）のループ帯域幅よりも大きいループ帯域幅を有する、請求項４に記載のＬＯ信号生成回路（１４、２０、４０）。
6. 前記複数のＰＬＬ回路（２４、４８）中にない前記ＰＬＬ回路（２６、４９）が、近接する無線通信信号送信機またはトランシーバのキャリア周波数の、周波数における所定の距離内のＬＯ信号周波数を出力する、請求項４または５に記載のＬＯ信号生成回路（１４、２０、４０）。
7. ＰＬＬ回路（２４、２６）のセット中の各ＰＬＬ回路（２４、２６）における前記周波数入力信号が、前記参照信号であり、
   前記ＰＬＬ同期回路（２２）が、
   各々がローカル位相誤差信号を含む前記位相偏差信号を前記複数のＰＬＬ回路（２４）から受信することと、
   前記複数のＰＬＬ回路（２４）の平均位相誤差を計算することと、
   前記複数のＰＬＬ回路（２４）の前記平均位相誤差を、前記共通調整信号として前記ＰＬＬ回路（２４、２６）の各々に出力することと
   を行うように設定された位相誤差平均回路を備え、前記複数のＰＬＬ回路（２４）中の各ＰＬＬ回路（２４）が、
   前記複数のＰＬＬ回路（２４）の平均位相誤差に基づいて共通モード発振器制御信号を生成するように設定された共通モードループフィルタと、
   前記ＰＬＬ回路（２４）の前記ローカル位相誤差信号と前記複数のＰＬＬ回路（２４）の前記平均位相誤差との間の差分に基づいて差分モード発振器制御信号を生成するように設定された差分モードループフィルタと、
   前記共通モード発振器制御信号と前記差分モード発振器制御信号との和を被制御発振器に出力するように設定された加算回路と
   を備える、請求項１から６のいずれか一項に記載のＬＯ信号生成回路（２０）。
8. 前記ＰＬＬ同期回路（２２）、および前記複数のＰＬＬ回路（２４）中の各ＰＬＬ回路（２４）について、前記位相偏差信号、前記共通調整信号、および前記発振器制御信号がデジタルである、請求項７に記載のＬＯ信号生成回路（２０）。
9. 前記共通モードループフィルタが第１の帯域幅を有し、前記差分モードループフィルタが、前記第１の帯域幅よりも大きい第２の帯域幅を有する、請求項７または８に記載のＬＯ信号生成回路（２０）。
10. 各共通モードループフィルタが、前記関連するＰＬＬ回路（２４）に前記参照信号の位相を追跡させる、請求項７から９のいずれか一項に記載のＬＯ信号生成回路（２０）。
11. 各差分モードループフィルタが、前記関連するＰＬＬ回路（２４）の分割出力と、前記複数のＰＬＬ回路（２４）中の他のＰＬＬ回路（２４）の分割出力との間の位相差分を抑制する、請求項７から１０のいずれか一項に記載のＬＯ信号生成回路（２０）。
12. 前記複数のＰＬＬ回路（４８）中にないＰＬＬ回路（４４）が１次ＰＬＬ回路（４４）であり、
    前記複数のＰＬＬ回路中のすべてのＰＬＬ回路（４８）が２次ＰＬＬ回路（４８）であり、
    前記１次ＰＬＬ回路（４４）への前記周波数入力信号が前記参照信号であり、
    前記２次ＰＬＬ回路（４８）の各々への前記周波数入力信号が、前記参照信号周波数における、前記１次ＰＬＬ回路（４４）の分割ＬＯ信号であり、
    前記ＰＬＬ同期回路（４２）が、前記１次ＰＬＬ回路（４４）と、位相雑音補正ループフィルタ（４６）とを備え、
    各ＰＬＬ回路（４４、４８、４９）が、２つの制御入力を有する被制御発振器を備え、
    前記１次ＰＬＬ回路（４４）が、その被制御発振器の第１の制御入力を生成し、それに印加し、前記１次ＰＬＬ回路（４４）の前記分割ＬＯ信号と前記参照信号との位相の比較に基づいて、前記１次ＰＬＬ回路（４４）によって生成された共通調整信号を各２次ＰＬＬ回路（４８）に出力するように設定され、前記共通調整信号が、各２次ＰＬＬ回路（４８）中の被制御発振器への第１の制御入力であり、
    各２次ＰＬＬ回路（４８）が、その２次ＰＬＬ回路（４８）の分割ＬＯ信号と前記１次ＰＬＬ回路（４４）の前記分割ＬＯ信号との位相の比較に基づいて、その被制御発振器への第２の制御入力を生成するように設定され、
    各２次ＰＬＬ回路（４８）が、その２次ＰＬＬ回路（４８）の分割出力と前記１次ＰＬＬ回路（４４）の前記分割ＬＯ信号との位相の比較に基づいて、補正電流を含む前記位相偏差信号を生成し、前記位相雑音補正ループフィルタ（４６）に出力するように更に設定され、
    前記位相雑音補正ループフィルタ（４６）が、前記２次ＰＬＬ回路（４８）によって出力された前記補正電流の和を含む和位相偏差信号を受信し、位相雑音補正制御信号を生成し、前記１次ＰＬＬ（４４）の前記被制御発振器の第２の制御入力に印加するように設定される、
    請求項１に記載のＬＯ信号生成回路（４０）。
13. 前記１次ＰＬＬ回路（４４）および前記２次ＰＬＬ回路（４８）において少なくともいくつかの被制御発振器制御信号を監視し、前記監視された被制御発振器制御信号の共通モードレベルを所定の電圧範囲内に維持するように設定された共通モード電圧制御回路
    を更に備える、請求項１２に記載のＬＯ信号生成回路（４０）。
14. 位相偏差信号として各２次ＰＬＬ回路（４８）によって出力された前記補正電流が、前記ＰＬＬ回路（４８）の前記被制御発振器の前記第２の制御入力を生成するために使用されるチャージポンプによって出力される電流の極性と反対の極性を有する、請求項１２または１３に記載のＬＯ信号生成回路（４０）。
15. 位相偏差信号として各２次ＰＬＬ回路（４８）によって出力された前記補正電流が、２次ＰＬＬ回路（４８）の数に基づいてスケーリングされる、請求項１２または１３に記載のＬＯ信号生成回路（４０）。
16. ２次ＰＬＬ回路（４８）の数がＮ個であり、各２次ＰＬＬ回路（４８）が、その補正電流を１／Ｎでスケーリングするように設定される、請求項１５に記載のＬＯ信号生成回路（４０）。
17. 前記位相雑音補正ループフィルタ回路（４６）が、２次ＰＬＬ回路（４８）の数に関係するインピーダンスを有する、請求項１２から１６のいずれか一項に記載のＬＯ信号生成回路（４０）。
18. ２次ＰＬＬ回路（４８）の数がＮ個であり、前記位相雑音補正ループフィルタ回路（４６）が、前記２次ＰＬＬ回路（４８）中のループフィルタのインピーダンスの１／Ｎ倍のインピーダンスを有する、請求項１７に記載のＬＯ信号生成回路（４０）。
19. 無線通信ネットワークノードまたは無線デバイスのためのマルチキャリアトランシーバ（１０、１１２、１２２）であって、
    請求項１に記載のＬＯ信号生成回路（１４、２０、４０）と、
    ベースバンドと複数のＲＦキャリア周波数との間で無線通信信号を周波数変換するように設定されたミキサ（８６）と、
    各キャリア周波数の周りの周波数帯域外の信号エネルギーを抑制するように設定されたフィルタ（８７）と
    を備える、マルチキャリアトランシーバ（１０、１１２、１２２）。
20. １つまたは複数のＬＯ信号、あるいはＬＯ信号の整数倍または分割が、周波数において、所定の許容差内で、対応するＲＦキャリア周波数と一致する、請求項１９に記載のマルチキャリアトランシーバ（１０、１１２、１２２）。
21. １つまたは複数のＬＯ信号、あるいはＬＯ信号の整数倍または分割が、周波数において、対応するＲＦキャリア周波数から、所定の許容差を超えて離間され、これらの信号に適用される前記フィルタ（８７）が、複素バンドパスフィルタ（８７）である、請求項１９または２０に記載のマルチキャリアトランシーバ（１０、１１２、１２２）。
22. 前記複素バンドパスフィルタ（８７）が、２つの結合されたローパスフィルタ（８７）を含む、請求項２１に記載のマルチキャリアトランシーバ（１０、１１２、１２２）。
23. 無線通信ネットワークノードまたは無線デバイスのためのマルチキャリアトランシーバ集積回路（ＩＣ）システム（１０、１１２、１２２）であって、
    複数のチャネル（８０）であって、各チャネル（８０）が、
    外部ＲＦフィルタ（８２）に接続されたアンテナスイッチ（８３）、
    低雑音増幅器（８４）、周波数ダウンコンバージョンミキサ（８６）、フィルタ（８７）、およびアナログデジタル変換器（８９）を含む回路の受信チェーン、ならびに
    電力増幅器（８５）、周波数アップコンバージョンミキサ（８６）、フィルタ（８７）、およびデジタルアナログ変換器（８８）を含む回路の送信チェーン
    を備える、複数のチャネル（８０）と、
    請求項１に記載のマルチ周波数ＬＯ信号生成回路（１４、２０、４０）であって、異なるチャネルにおいて前記ミキサ（８６）に提供されるＬＯ信号が、対応する異なる周波数を有し、それにより、前記異なるチャネルが、異なるキャリア周波数信号を処理するように設定される、マルチ周波数ＬＯ信号生成回路（１４、２０、４０）と
    を備える、マルチキャリアトランシーバ集積回路（ＩＣ）システム（１０、１１２、１２２）。
24. 第１のチャネル（８０）によって処理されるキャリア周波数の、周波数における所定の距離内のＬＯ信号周波数を生成するように設定された、前記マルチ周波数ＬＯ信号生成回路（１４、２０、４０）のＰＬＬ回路（２４、２６、４４、４８、４９）のセット中の第１のＰＬＬ回路（２６、４９）が、複数のＰＬＬ回路（２４、４８）中になく、ＰＬＬ同期回路（２２、４２）に位相偏差信号を出力せず、それにより、前記第１のチャネル（８０）の前記送信チェーンによる前記第１のＰＬＬ回路（２６、４９）のＬＯ信号周波数の引込みが、ともに位相ロックされた前記複数のＰＬＬ回路（２４、４８）中の前記ＰＬＬ回路（２４、４８）のＬＯ信号周波数に影響を与えない、請求項２３に記載のマルチキャリアトランシーバＩＣシステム（１０、１１２、１２２）。
25. 前記第１のＰＬＬ回路（２６、４８）が、前記複数のＰＬＬ回路（２４、４８）中のＰＬＬ回路（２４、４８）のループ帯域幅よりも大きいループ帯域幅を有する、請求項２４に記載のマルチキャリアトランシーバＩＣシステム（１０、１１２、１２２）。
26. ＬＯ信号生成回路参照信号入力に接続されたフラクショナルＮ ＰＬＬ回路であって、前記フラクショナルＮ ＰＬＬ回路が、周期的信号を受信し、参照信号を出力するように設定され、それにより、参照信号周波数が調整可能である、フラクショナルＮ ＰＬＬ回路
    を更に備える、請求項２３から２５のいずれか一項に記載のマルチキャリアトランシーバＩＣシステム（１０、１１２、１２２）。
27. ６４個のアンテナエレメント（８１）および２５６個のＲＦフィルタ（８２）を備えるトランシーバシステムにおいて、前記複数のチャネル（８０）が１６個のトランシーバＩＣ（１２）にわたって分散され、各トランシーバＩＣ（１２）が１６個のチャネルを備え、各トランシーバＩＣ（１２）が、４つのアンテナエレメント（８１）に接続し、４つのキャリアを処理する、請求項２３から２６のいずれか一項に記載のマルチキャリアトランシーバＩＣシステム（１０、１１２、１２２）。
28. 異なる周波数において周期的信号のセットを生成する方法（１００）であって、
    整数Ｎ位相ロックループ（ＰＬＬ）回路（２４、２６、４４、４８、４９）のセットを提供すること（１０１）と、
    各々が参照周波数の整数倍である、異なる周波数を有する少なくとも２つのローカル発振器（ＬＯ）信号を生成するために、前記セット（２４、２６、４４、４８、４９）の少なくとも２つのＰＬＬ回路（２４、２６、４４、４８、４９）における分割器値を異なる整数に設定すること（１０２）と、
    参照信号周波数における周波数信号をＰＬＬ回路（２４、２６、４４、４８、４９）の前記セット中の複数のＰＬＬ回路（２４、４８）の各々に印加すること（１０３）と、
    ＰＬＬ同期回路（２２、４２）において、前記複数のＰＬＬ回路の各々から位相偏差信号を受信すること（１０４）と、
    前記ＰＬＬ同期回路から前記ＰＬＬ回路（２４、２６、４８、４９）の各々に、共通調整信号を出力すること（１０５）と、
    前記複数のＰＬＬ回路（２４、４８）の動作を、それらが広帯域幅でともにロックし、高周波参照信号雑音の前記ＬＯ信号への伝搬を緩和するように同期させること（１１２）と
    含む、方法（１００）。
29. １つまたは複数のＬＯ信号出力を整数値で逓倍または分割すること
    を更に含む、請求項２８に記載の方法（１００）。
30. 参照信号周波数における周波数信号を複数のＰＬＬ回路（２４、４８）の各々に印加すること（１０３）が、フラクショナルＮ ＰＬＬ回路を提供することと、
    前記ＰＬＬ回路においてフラクショナルＮ分割器に小数値を適用することと
    を含み、それにより、前記フラクショナルＮ ＰＬＬ回路が、調整可能な参照信号周波数において周期的信号を出力する、請求項２８または２９に記載の方法（１００）。
31. ＰＬＬ回路（２４、２６、４４、４８、４９）の前記セット中のＰＬＬ回路（２６、４９）が、前記複数のＰＬＬ回路（２４、４８）中になく、前記ＰＬＬ同期回路（２２、４２）に位相偏差信号を出力しない、請求項２８から３０のいずれか一項に記載の方法（１００）。
32. 前記複数のＰＬＬ回路（２４、４８）中にない前記ＰＬＬ回路（２６、４９）が、前記複数のＰＬＬ回路（２４、４８）中のＰＬＬ回路（２４、４８）のループ帯域幅よりも大きいループ帯域幅を有する、請求項３１に記載の方法（１００）。
33. 前記複数のＰＬＬ回路（２４、４８）中にない前記ＰＬＬ回路（２６、４９）が、近接する無線通信信号送信機またはトランシーバのキャリア周波数の、周波数における所定の距離内のＬＯ信号周波数を出力する、請求項３１に記載の方法（１００）。
34. 各位相偏差信号が、前記複数（２４）のそれぞれのＰＬＬ回路（２４）における分割ＬＯ信号と前記周波数信号との間のローカル位相誤差を示し、
    前記ＰＬＬ同期回路（２２）が、平均位相誤差である、前記共通調整信号を生成するために前記複数のＰＬＬ回路（２４）からの前記ローカル位相誤差を平均化することによって、前記複数のＰＬＬ回路（２４）の各々のベースバンド動作を調整し、
    前記複数のＰＬＬ回路（２４）の各々において、
    共通モード被制御発振器（ＣＯ）制御信号を生成するために、入力として前記平均位相誤差を用いて、共通モードループフィルタ（３０）を動作させることと、
    差分モードＣＯ制御信号を生成するために、入力として前記ＰＬＬ回路（１４）のローカル位相誤差信号と前記平均位相誤差との間の差分を用いて、差分モードループフィルタ（３２）を動作させることと、
    ＬＯ信号を生成するために、ＣＯ制御入力信号として前記共通モードＣＯ制御信号と前記差分モードＣＯ制御信号との和を用いて、ＣＯを動作させることと
    を更に含む、請求項２８から３３のいずれか一項に記載の方法（１００）。
35. 少なくとも前記複数の位相偏差信号および前記共通調整信号がデジタル信号である、請求項３４に記載の方法（１００）。
36. 前記共通モードループフィルタ（３０）が第１の帯域幅を有し、前記差分モードループフィルタ（３２）が、前記第１の帯域幅よりも大きい第２の帯域幅を有する、請求項３４または３５に記載の方法（１００）。
37. 各共通モードループフィルタ（３０）が、前記関連するＰＬＬ回路（２４）に前記周波数信号の位相を追跡させる、請求項３４または３５に記載の方法（１００）。
38. 各差分モードループフィルタ（３２）が、前記関連するＰＬＬ回路（２４）の前記分割ＬＯ信号と、前記複数（２４）中の他のＰＬＬ回路（２４）の前記分割ＬＯ信号との間の位相差分を抑制する、請求項３４または３５に記載の方法（１００）。
39. 前記ＰＬＬ同期回路（４２）が、１次ＰＬＬ回路（４４）と、位相雑音補正ループフィルタ（４６）とを備え、
    前記参照信号周波数における周波数信号をＰＬＬ回路（４４、４８、４９）の前記セット中の前記ＰＬＬ回路（４４、４８、４９）の各々に印加することが、前記１次ＰＬＬ回路（４４）以外の各ＰＬＬ回路（４８、４９）に、前記１次ＰＬＬ回路（４４）によって出力された分割ＬＯ信号を印加することを含み、
    前記１次ＰＬＬ回路（４４）および前記複数（４８）中の各ＰＬＬ回路（４８）が、第１の制御入力および第２の制御入力を有する発振器を備え、
    ＰＬＬ回路（４８、４９）の各々によって受信された前記共通調整信号が、前記１次ＰＬＬ回路（４４）の前記ＬＯ信号と参照信号との間の位相誤差に基づいて、前記１次ＰＬＬ回路（４４）においてループフィルタが出力された発振器制御信号であり、
    前記複数（４８）中の各ＰＬＬ回路（４８）について、
    前記発振器の前記第１の制御入力に前記共通調整信号を印加することと、
    前記発振器の前記第２の制御入力に、前記それぞれのＰＬＬ回路（４８）の分割ＬＯ信号と前記１次ＰＬＬ回路（４４）によって出力された前記分割ＬＯ信号との間の位相誤差に基づいて、前記それぞれのＰＬＬ回路（４８）においてループフィルタによって出力された発振器制御信号を印加することと
    を更に含み、前記複数のＰＬＬ回路（４８）の各々によって出力された前記位相偏差信号が、チャージポンプによって生成され、前記それぞれのＰＬＬ回路（４８）の前記分割ＬＯ信号と前記１次ＰＬＬ回路（４４）によって出力された分割ＬＯ信号との間の位相誤差に基づく、電流信号であり、
    前記位相偏差信号の和に基づいて前記位相雑音補正ループフィルタ（４６）によって出力された発振器制御信号を、前記１次ＰＬＬ回路（４４）における前記発振器の前記第２の制御入力に印加することを更に含む、
    請求項２８に記載の方法（１００）。
40. 無線通信ネットワークにおいて動作するユーザ機器（ＵＥ）（１１０）であって、前記ＵＥ（１１０）が、
    請求項１９に記載のマルチキャリアトランシーバ（１１２）と、
    前記マルチキャリアトランシーバ（１１２）に動作可能に接続され、無線アクセスネットワークにわたって無線通信ネットワークの１つまたは複数のノードと通信するように設定された処理回路（１１４）と
    を備える、ユーザ機器（ＵＥ）（１１０）。
41. 無線通信ネットワークにおいて動作する基地局（１２０）であって、前記基地局（２０）が、
    請求項１９に記載のマルチキャリアトランシーバ（１２２）と、
    前記マルチキャリアトランシーバ（１２２）に動作可能に接続され、無線アクセスネットワークにわたって複数のユーザ機器（ＵＥ）（１１０）と通信するように設定された処理回路（１２４）と
    を備える、基地局（１２０）。

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