JP2024521600A - 画素回路及びその駆動方法、表示基板並びに表示装置 - Google Patents

画素回路及びその駆動方法、表示基板並びに表示装置 Download PDF

Info

Publication number
JP2024521600A
JP2024521600A JP2023521778A JP2023521778A JP2024521600A JP 2024521600 A JP2024521600 A JP 2024521600A JP 2023521778 A JP2023521778 A JP 2023521778A JP 2023521778 A JP2023521778 A JP 2023521778A JP 2024521600 A JP2024521600 A JP 2024521600A
Authority
JP
Japan
Prior art keywords
node
light
electrode
subcircuit
reset
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2023521778A
Other languages
English (en)
Inventor
耀 黄
彬▲艷▼ 王
孟 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Chengdu BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Publication of JP2024521600A publication Critical patent/JP2024521600A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0852—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor being a dynamic memory with more than one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0251—Precharge or discharge of pixel before applying new pixel voltage
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0262—The addressing of the pixel, in a display other than an active matrix LCD, involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependent on signals of two data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing
    • G09G2320/045—Compensation of drifts in the characteristics of light emitting or modulating elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Electroluminescent Light Sources (AREA)
  • Control Of El Displays (AREA)
  • Led Device Packages (AREA)

Abstract

Figure 2024521600000001
画素回路及びその駆動方法、表示基板並びに表示装置。当該画素回路は、駆動サブ回路と、データ書き込みサブ回路と、補償サブ回路と、第１のスイッチサブ回路と、第１の発光制御サブ回路とを含む。駆動サブ回路は、第１のノードに接続される制御端と、第２のノードに接続される第１の端と、第３のノードに接続される第２の端とを含み、第１のノードの電圧に基づいて第１のノードから第３のノードまでの発光エレメントを駆動するための駆動信号を制御するように構成され、第１のスイッチサブ回路は、第１のスイッチ制御信号に応答して前記第３のノードと前記第４のノードとの間の前記駆動信号の導通を制御するように構成され、第１の発光制御サブ回路は、前記第５のノードによって前記発光エレメントの第１の電極に接続され、第１の発光制御信号に応答して前記第４のノードと前記第５のノードとの間の前記駆動信号の導通を制御するように構成される。当該画素回路は、表示の均一性を効果的に向上させることができる。

Description

本開示の実施例は、画素回路及びその駆動方法、表示基板並びに表示装置に関する。
現在では、表示デバイスの表示画面は大画面化、全画面化の方向に進んでいる。一般的には、表示デバイス（例えば、携帯電話、タブレットパソコン等）は、撮影装置（又はイメージング装置）を有し、当該撮像装置は、一般的には、表示画面の表示領域外の一側に設置される。しかし、撮像装置の取り付けは、一定の空間を占める必要があるため、表示画面の全画面化、狭額縁設計に不利である。例えば、撮像装置と表示画面の表示領域とを結合してもよく、表示領域において、撮像装置のために位置を保留することによって、表示画面の表示領域の最大化を取得する。
本開示の少なくとも一つの実施例は、駆動サブ回路と、データ書き込みサブ回路と、補償サブ回路と、第１のスイッチサブ回路と、第１の発光制御サブ回路とを含む画素回路を提供する。前記駆動サブ回路は、第１のノードに接続される制御端と、第２のノードに接続される第１の端と、第３のノードに接続される第２の端とを含み、前記駆動サブ回路は、前記第１のノードの電圧に基づいて前記第１のノードから前記第３のノードまでの発光エレメントを駆動するための駆動信号を制御するように構成され、前記データ書き込みサブ回路は、前記第２のノードに接続され、第１の走査信号に応答してデータ信号を前記第２のノードに書き込むように構成され、前記補償サブ回路は、前記第１のノードと前記第３のノードに接続され、第２の走査信号に応答して前記第１のノードと前記第３のノードを導通させることにより、前記第２のノードに書き込まれるデータ信号に基づいて前記第１のノードに補償電圧を書き込むように前記駆動サブ回路を制御するように構成され、前記第１のスイッチサブ回路は、第１のスイッチ制御信号に応答して前記第３のノードの電圧に基づいて前記第３のノードと前記第４のノードとの間の前記駆動信号の導通を制御するように構成され、前記第１の発光制御サブ回路は、前記第４のノードと第５のノードに接続され、前記第５のノードによって前記発光エレメントの第１の電極に接続され、前記第１の発光制御サブ回路は、第１の発光制御信号に応答して前記第４のノードと前記第５のノードとの間の前記駆動信号の導通を制御し、前記駆動信号を前記発光エレメントに印加することができるようにするように構成される。
いくつかの例では、前記画素回路は、前記第５のノードに接続され、且つ第１のリセット制御信号に応答して前記第５のノードに第１のリセット電圧を書き込むように構成される第１のリセットサブ回路をさらに含む。
いくつかの例では、前記画素回路は、前記第４のノードに接続され、且つ第１のリセット制御信号に応答して前記第４のノードに第１のリセット電圧を書き込むように構成される第１のリセットサブ回路をさらに含む。
いくつかの例では、前記画素回路は、第１のリセットサブ回路と第２のスイッチサブ回路をさらに含み、前記第１のリセットサブ回路が第６のノードに接続され、前記第６のノードによって前記第２のスイッチサブ回路に接続され、前記第１のリセットサブ回路は、第１のリセット制御信号に応答して前記第６のノードに第１のリセット電圧を書き込むように構成され、前記第２のスイッチサブ回路は、前記第４のノードと前記第６のノードに接続され、前記第１のリセットサブ回路からの前記第１のリセット電圧が前記第４のノードに書き込まれることができるように、第２のスイッチ制御信号に応答して前記第４のノードと前記第６のノードの導通を制御するように構成される。
いくつかの例では、前記画素回路は、前記第２のノードと第１の電源電圧端に接続され、且つ第２の発光制御信号に応答して前記第１の電源電圧端からの第１の電源電圧を前記第２のノードに書き込むように構成される第２の発光制御サブ回路をさらに含む。
いくつかの例では、前記画素回路は、第１の端と第２の端とを含む記憶サブ回路をさらに含み、前記記憶サブ回路の第１の端と第２の端は、それぞれ前記第１の電源電圧端と前記第１のノードに接続される。
いくつかの例では、前記画素回路は、前記第１のノードに接続され、第２のリセット制御信号に応答して第２のリセット電圧を前記第１のノードに書き込むように構成される第２のリセットサブ回路をさらに含む。
いくつかの例では、前記画素回路は、第１の電極と第２の電極とを含む第１のコンデンサをさらに含み、前記第１のコンデンサの第１の電極は、前記第４のノードに接続され、前記第１のコンデンサの第２の電極は、前記発光エレメントの第２の電極と同じ電圧を印加するように構成される。
いくつかの例では、前記画素回路は、第２のコンデンサをさらに含み、前記第２のコンデンサの第１の電極が前記第４のノードに接続され、前記発光エレメントの第１の電極が前記第２のコンデンサの第２の電極として機能する。
本開示の少なくとも一つの実施例は、ベース基板と、第１の方向と第２の方向に沿って前記ベース基板上にアレイ状に配列される複数のサブ画素とを含む表示基板をさらに提供する。前記複数のサブ画素は、以上の任意の実施例による画素回路と前記発光エレメントとを含む第１のサブ画素を含み、前記表示基板は、第１の表示領域と第２の表示領域とを含み、前記第１の表示領域は、前記第２の表示領域を少なくとも部分的に囲み、前記画素回路の駆動サブ回路と第１のスイッチサブ回路は、いずれも、前記第１の表示領域に位置し、前記画素回路の第１の発光制御サブ回路と前記発光エレメントは、前記第２の表示領域に位置する。
いくつかの例では、前記表示基板は、一端が前記第１の発光制御サブ回路に電気的に接続され、前記第１のスイッチサブ回路に電気的に接続されるように、他端が前記第１の表示領域に延伸する接続線をさらに含み、前記接続線の材料は、透明導電材料である。
いくつかの例では、前記ベース基板に垂直な方向に、前記接続線は、前記発光エレメントの第１の電極と少なくとも部分的に重畳する。
いくつかの例では、前記第１の発光制御サブ回路は、発光制御トランジスタを含み、前記発光制御トランジスタの第１の電極は、第１のビアホールによって前記接続線に電気的に接続され、前記発光制御トランジスタの第２の電極は、第２のビアホールによって前記発光エレメントの第１の電極に電気的に接続される。
いくつかの例では、前記表示基板は、前記接続線が前記ベース基板に近接する一側に位置する第１の接続電極をさらに含み、前記発光制御トランジスタの第１の電極は、前記第１の接続電極によって前記接続線に電気的に接続される。
いくつかの例では、前記発光エレメントの第１の電極が前記ベース基板への正投影は、前記第１の接続電極が前記ベース基板への正投影を被覆する。
いくつかの例では、前記発光エレメントの第１の電極は、電極本体部と、前記電極本体部から突出する電極突出部とを含み、前記電極本体部は、前記発光エレメントの発光層に接触するために用いられ、前記電極突出部は、前記第２のビアホールによって前記発光制御トランジスタの第２の電極に電気的に接続され、前記第２のビアホールが前記ベース基板への正投影は、前記第１のビアホールが前記ベース基板への正投影より、前記電極本体部が前記ベース基板への正投影から離れる。
いくつかの例では、前記表示基板は、前記第２の表示領域に位置する発光制御線をさらに含み、前記発光制御線の材料は、透明導電材料であり、前記発光制御線は、前記第一の発光制御信号を提供するように、前記発光制御トランジスタのゲートに電気的に接続される。
いくつかの例では、前記ベース基板に垂直な方向に、前記発光制御線は、前記接続線が前記発光エレメントの第１の電極に近接する一側に位置する。
いくつかの例では、前記画素回路が第２のスイッチサブ回路をさらに含む場合、前記第２のスイッチサブ回路は、前記第１の表示領域に位置し、前記表示基板は、前記第１の表示領域に位置する補助発光制御線をさらに含み、前記第２のスイッチサブ回路は、前記第２のスイッチ制御信号を受け取るように、前記補助発光制御線に接続され、前記補助発光制御線は、前記発光制御線に電気的に接続される。
本開示の少なくとも一つの実施例は、以上の任意の実施例による表示基板を含む表示装置をさらに提供する。
いくつかの例では、前記表示装置は、センサをさらに含み、前記表示基板は、表示のための第１の側と、前記第１の側に対向する第２の側とを有し、前記センサは、前記表示基板の第２の側に設置され、前記表示基板の第１の側から前記第２の表示領域を経る光を受け取って感知を行うように構成される。
本開示の少なくとも一つの実施例は、以上の任意の実施例による画素回路を駆動するための画素回路の駆動方法をさらに提供し、前記駆動方法は、データ書き込み及び補償段階において、前記データ信号を前記第２のノードに書き込み、前記駆動サブ回路に対して補償を行うように、前記データ書き込みサブ回路をオンにして前記第１のスイッチサブ回路及び前記第１の発光制御サブ回路をオフにすることと、プリチャージ段階において、前記第４のノードの電位が所定の値に達するように前記第４のノードに対して充電を行うように、前記第１のスイッチサブ回路をオンにして前記第１の発光制御サブ回路をオフにすることと、発光段階において、前記第１のスイッチサブ回路と前記第１の発光制御サブ回路をオンにし、前記第４のノードの電位を前記第５のノードに印加し、前記駆動信号を前記発光エレメントに印加して前記発光エレメントを発光させることと、を含む。
本発明の実施例の技術案をより明瞭に説明するために、以下は、本実施例の添付図面を簡単に紹介し、自明なことに、以下の記述における添付図面は、本発明のいくつかの実施例のみに関し、本発明に対する制限ではない。
本開示の少なくとも一つの実施例による画素回路の概略図である。 図１Ａに示される画素回路の一具体的な実現例の回路図である。 本開示の少なくとも一つの実施例による画素回路のタイミング信号図である。 本開示の別のいくつかの実施例による画素回路の概略図である。 図２Ａに示される画素回路の一具体的な実現例の回路図である。 本開示のまた別の実施例による画素回路の概略図である。 図３Ａに示される画素回路の一具体的な実現例の回路図である。 本開示の少なくとも一つの実施例による表示基板の概略図のその一である。 本開示の少なくとも一つの実施例による表示基板の概略図のその二である。 本開示の少なくとも一つの実施例による表示基板の概略図のその三である。 図５Ａの断面線Ｉ－Ｉ’に沿う断面図である。 図５Ａの断面線ＩＩ－ＩＩ’に沿う断面図である。 本開示の少なくとも一つの実施例による表示基板の概略図のその四である。 本開示の少なくとも一つの実施例による表示基板の概略図のその五である。 本開示の少なくとも一つの実施例による表示基板の概略図のその六である。 本開示の少なくとも一つの実施例による表示基板の概略図のその七である。 本開示の少なくとも一つの実施例による表示基板の概略図のその八である。 本開示の少なくとも一つの実施例による表示基板の概略図のその九である。 本開示の少なくとも一つの実施例による表示基板の概略図のその十である。 本開示の少なくとも一つの実施例による表示装置の概略図である。 図１０Ａの断面線Ｃ－Ｃ’に沿う断面図である。
本開示の実施例の目的、技術案及び利点をさらに明確に説明するために、以下、本開示の実施例の図面を参照して、本開示の実施例の技術案について明確かつ完全に説明する。記載された実施例は、本開示の一部の実施例であり、全ての実施例ではないことは、明らかである。記載された本開示の実施例に基づいて、当業者が創造的な労働をせずに取得するその他の実施例は、いずれも本開示の保護範囲に含まれる。
特に定義されない限り、本開示で使用される技術用語又は科学用語は、当業者が理解する通常の意味である。本開示で使用される「第１」、「第２」及び類似する語は、何らかの順序、数量又は重要性を示すものではなく、異なる構成部分を区別するためのものにすぎない。同様に、「１つ」や「１」、「当該」等の類似する語も数量制限ではなく、少なくとも１つが存在することを示すものである。「含む」や「含まれる」などの類似する語は、当該語の前に出現した素子や物が当該語の後に挙げられる素子や物、及びそれらの均等物を含むことを意味するが、その他の素子や物を排除するものではない。「接続」や「互いに接続」などの類似する語は、物理的又は機械的な接続に限定されず、直接的か間接的かを問わず、電気的な接続を含んでもよい。「上」、「下」、「左」、「右」などは、相対位置関係を示すためのものにすぎず、説明対象の絶対位置が変わると、当該相対位置関係もそれに応じて変わる可能性がある。
イメージングエレメントが集積される表示装置において、イメージングエレメントを表示装置の表示領域に設置することは、全画面表示の実現などの表示画面の占有率を向上させることに役立つ。表示領域に表示デバイスが製作されるため、イメージングエレメントに到達する光の透過率に影響を与えて感知効果に影響を与え、例えば、サブ画素における発光エレメント、非光透過引き回し等は、いずれもイメージングエレメントの光の取り込みに対して遮断を形成してイメージング品質に影響を与える可能性がある。例えば、イメージングエレメントが設置される表示領域において画素回路構造の設置を減少することにより、当該領域の光透過性を向上させることができ、イメージングエレメントを設置する当該表示領域は、例えば光透過表示領域と呼ばれる。例えば、光透過表示領域の発光エレメントに接続される画素回路を当該光透過表示領域外の表示領域に設置することができ、すなわち一部の画素回路に接続される発光エレメントは、光透過表示領域に移動されてインサイチュで発光しないことにより、表示均一性を向上させるとともに光透過表示領域の光透過率を向上させる。
例えば、一実現形態は、画素回路のサイズを変更せず、画素回路の数を減少することによって当該光透過表示領域を形成することである。例えば、もともと光透過表示領域に位置する画素回路を直接的に除去する。画素回路は、その駆動する発光エレメントの数に対応するため、それに応じて発光エレメントの数を減少する必要がある。例えば、光透過表示領域の有効な発光エレメントの設置密度を低減させることができる。このような方式は、表示輝度の均一性を低減させる。
例えば、一つの方式は、画素回路の数を変更せずに、画素のサイズを圧縮して当該光透過表示領域の空間を確保することである。例えば、画素回路のサイズは、横方向（行方向）に圧縮されて、縦方向（列方向）に変更しない。このように、十分な画素回路を提供することにより、数が変更しない発光エレメントを駆動することができ、それにより、発光エレメントの設置密度は、影響を受けない。例えば、発光エレメントは、表示領域において一致する密度を有する。このような方式は、表示均一性をさらに向上させ、光透過表示領域の設置による表示効果の影響を低減させることができる。
発光エレメントの画素電極は、通常、接続線又は接続電極によって当該発光エレメントを駆動する画素回路に接続される必要がある。発明者らは、当該接続線又は接続電極と他の導電構造との間に発生した寄生コンデンサが当該発光エレメントの表示効果に悪影響を引き起こすことを発見した。例えば、当該寄生コンデンサは、当該画素電極の充電時間を増加させることにより、当該発光エレメントの点灯時間を遅らせ、発光時間の短縮を引き起こす。
例えば、光透過表示領域に位置する発光エレメントは、比較的に長い接続線によって光透過表示領域以外の当該発光エレメントを駆動する画素回路構造に接続される必要があり、その結果、画素電極に比較的に大きい寄生コンデンサが存在し、それにより、発光段階において当該画素電極に必要な充電時間が長くなり、例えば当該発光段階において当該画素電極の電位を当該発光エレメントの点灯電圧までに充電する時間がより長く（例えば光透過表示領域以外の表示領域においてインサイチュで発光するサブ画素と比べて）、そのため発光時間が短縮され、最終的に輝度ムラを引き起こす。なお、光透過表示領域において、発光エレメントの画素電極に接続される接続線の長さ、形状又は位置の違いにより寄生コンデンサの大きさが異なり、発光段階において発光エレメントの点灯時間が一致せず、表示ムラを引き起こす。
本開示の少なくとも一つの実施例は、駆動サブ回路と、データ書き込みサブ回路と、補償サブ回路と、第１のスイッチサブ回路と、第１の発光制御サブ回路とを含む画素回路を提供する。前記駆動サブ回路は、第１のノードに接続される制御端と、第２のノードに接続される第１の端と、第３のノードに接続される第２の端とを含み、前記駆動サブ回路は、前記第１のノードの電圧に基づいて前記第１のノードから前記第３のノードまでの発光エレメントを駆動するための駆動信号を制御するように構成され、前記データ書き込みサブ回路は、前記第２のノードに接続され、第１の走査信号に応答してデータ信号を前記第２のノードに書き込むように構成され、前記補償サブ回路は、前記第１のノードと前記第３のノードに接続され、第２の走査信号に応答して前記第１のノードと前記第３のノードを導通させることにより、前記第２のノードに書き込まれるデータ信号に基づいて前記第１のノードに補償電圧を書き込むように前記駆動サブ回路を制御するように構成され、前記第１のスイッチサブ回路は、第１のスイッチ制御信号に応答して前記第３のノードの電圧に基づいて前記第３のノードと前記第４のノードとの間の前記駆動信号の導通を制御するように構成され、前記第１の発光制御サブ回路は、第５のノードに接続され、前記第５のノードによって前記発光エレメントの第１の電極に接続され、前記第１の発光制御サブ回路は、前記第１の発光制御信号に応答して前記第４のノードと前記第５のノードとの間の前記駆動信号の導通を制御し、前記駆動信号を前記発光エレメントに印加することができるようにするように構成される。
例えば、当該駆動信号は、前記発光エレメントを駆動するための駆動電圧又は駆動電流であってもよい。
本開示の実施例による画素回路は、第１の発光制御サブ回路に寄生コンデンサが発生しやすい第４のノードＮ４と、発光エレメントに直接的に接続される第５のノードＮ５とを間隔をおいて設置することによって、当該第１の発光制御サブ回路は、第４のノードＮ４と第５のノードＮ５との間の導通を制御することができ、発光段階が到来する前に第４のノードを早期に充電することができ、例えば発光段階が開始する前に十分な時間を提供して第４のノードに対して充電を行うことにより、回路が発光段階に入った後、第４のノードでの寄生コンデンサによる発光エレメントの点灯時間への影響を低減させ、表示の均一性を向上させる。例えば、発光段階において、第１の発光制御サブ回路は、当該第１の発光制御信号に応答してオンにすることにより、第４のノードと第５のノードで駆動信号を導通させ、且つ第４のノードの電位を発光エレメントに接続される第５のノードにコピーし、第４のノードが既に早期に充電されるので、第５のノードの電位は、発光エレメントの点灯電圧に迅速に達することができ、それにより、発光時間は、第４のノードＮ４での寄生コンデンサの影響を受けることがなくなる。
図１Ａは、本開示の少なくとも一つの実施例による画素回路の概略図である。図１Ａに示すように、当該画素回路は、駆動サブ回路１２２と、データ書き込みサブ回路１２６と、補償サブ回路１２８と、第１のスイッチサブ回路１２４と、第１の発光制御サブ回路１７０とを含む。
当該駆動サブ回路１２２は、第１のノードＮ１に接続される制御端１２２ａと、第２のノードＮ２に接続される第１の端１２２ｂと、第３のノードＮ３に接続される第２の端１２２ｃとを含み、当該駆動サブ回路１２２は、当該第１のノードＮ１の電圧に基づいて当該第１のノードＮ１から前記第３のノードＮ３までの発光エレメント１２０を駆動するための駆動信号を制御するように構成される。例えば、当該駆動信号は、前記発光エレメントを駆動するための駆動電圧又は駆動電流であってもよい。
当該データ書き込みサブ回路１２６は、第２のノードＮ２に接続され、第１の走査信号Ｇａ１に応答してデータ信号Ｖｄを第２のノードＮ２に書き込むように構成される。例えば、当該データ書き込みサブ回路１２６は、制御端１２６ａと、第１の端１２６ｂと、第２の端１２６ｃとを含み、当該制御端１２６ａは、当該第１の走査信号Ｇａ１を受け取るように構成され、当該第１の端１２６ｂは、当該データ信号Ｖｄを受け取るように構成され、当該第２の端１２６ｃは、第２のノードＮ２に接続される。例えば、データ書き込み及び補償段階において、データ書き込みサブ回路１２６は、第１の走査信号Ｇａ１に応答してオンにすることができ、それによりデータ信号を駆動サブ回路１２２の第１の端１２２ｂ（第２のノードＮ２）に書き込み、データ信号を記憶し、例えば発光段階の時に当該データ信号に基づいて発光エレメント１２０の発光を駆動する駆動信号を生成することができる。
当該補償サブ回路１２８は、当該第１のノードＮ１と第３のノードＮ３に接続され、第２の走査信号Ｇａ２に応答して第１のノードＮ１と第３のノードＮ３を導通させることにより、当該第２のノードＮ２に書き込まれるデータ信号Ｖｄに基づいて第１のノードＮ１に補償電圧を書き込むように当該駆動サブ回路１２２を制御するように構成される。例えば、当該補償サブ回路１２８は、制御端１２８ａと、第１の端１２８ｂと、第２の端１２８ｃとを含み、当該制御端１２８ａは、当該第２の走査信号Ｇａ２を受け取るように構成され、当該第１の端１２８ｂは、第３のノードＮ３に接続され、当該第２の端１２８ｃは、第１のノードＮ１に接続される。
例えば、第１の走査信号Ｇａ１は、第２の走査信号Ｇａ２と同じである。例えば第１の走査信号Ｇａ１と第２の走査信号Ｇａ２は、同じ信号出力端に接続されてもよい。例えば、第１の走査信号Ｇａ１と第２の走査信号Ｇａ２は、同じ走査線によって伝送されてもよい。
別のいくつかの例では、第１の走査信号Ｇａ１は、第２の走査信号Ｇａ２と異なってもよい。例えば、第１の走査信号Ｇａ１と第２の走査信号Ｇａ２は、異なる信号出力端に接続されてもよい。例えば、第１の走査信号Ｇａ１と第２の走査信号Ｇａ２は、それぞれ異なる走査線によって伝送されてもよい。
当該第１のスイッチサブ回路１２４は、第１のスイッチ制御信号ＳＷ１に応答して当該第３のノードＮ３の電圧に基づいて当該第３のノードＮ３と第４のノードＮ４との間の駆動信号の導通を制御するように構成される。例えば、当該第１のスイッチサブ回路１２４は、制御端１２４ａと、第１の端１２４ｂと、第２の端１２４ｃとを含み、当該制御端１２４ａは、当該第１のスイッチ制御信号ＳＷ１を受け取るように構成され、当該第１の端１２４ｂと第２の端１２４ｃは、それぞれ第３のノードＮ３と第４のノードＮ４に接続される。
当該第１の発光制御サブ回路１７０は、第５のノードＮ５に接続され、当該第５のノードＮ５によって発光エレメント１２０の第１の電極１３４に接続され、当該第１の発光制御サブ回路１７０は、第１の発光制御信号ＥＭ１に応答して第４のノードＮ４と第５のノードＮ５との間の駆動信号の導通を制御し、当該駆動信号を当該発光エレメント１２０に印加することができるようにするように構成される。例えば、当該第１の発光制御サブ回路１７０は、制御端１７０ａと、第１の端１７０ｂと、第２の端１７０ｃとを含み、当該制御端１７０ａは、当該第１の発光制御信号ＥＭ１を受け取るように構成され、当該第１の端１７０ｂと第２の端１７０ｃは、それぞれ第４のノードＮ４と第５のノードＮ５に接続される。
当該第１の発光制御サブ回路１７０は、第４のノードＮ４と画素電極（すなわち発光エレメントの第１の電極１３４）との間に間隔をおいて配置され、第４のノードＮ４を画素電極に直接的に接続することを避けることにより、第４のノードＮ４に存在し得る寄生コンデンサＣｐ（本開示の第２のコンデンサの一例）の画素電極に対する影響を効果的に低減させる。例えば、発光段階が到来する前に、第１のスイッチサブ回路１２４をオンにして第１の発光制御サブ回路１７０をオフにすることにより、第４のノードＮ４に対してプリチャージを行うことができ（例えば発光エレメントの点灯電圧までに充電する）、発光段階において、第１のスイッチサブ回路１２４と当該第１の発光制御サブ回路１７０を同時にオンにし、駆動電流の作用で、第４のノードＮ４上に用意されている電位を第５のノードＮ５に迅速にコピーすることにより、当該寄生コンデンサに必要な充電時間が発光時間に占めることによる表示ムラ（Ｍｕｒａ）の現象を避け、発光の均一性を向上させる。
例えば、発光段階において、第１の発光制御サブ回路１７０は、第１の発光制御端ＥＭ１によって提供される第１の発光制御信号ＥＭ１に応答してオンにするとともに、第１のスイッチサブ回路１２４もオンにし、駆動サブ回路１２２が第１のスイッチサブ回路１２４及び第１の発光制御サブ回路１７０によって発光エレメント１２０に電気的に接続されるようにすることにより、駆動信号の制御の下で発光するように発光エレメント１２０を駆動し、非発光段階において、第１の発光制御サブ回路１７０は、第１の発光制御信号ＥＭ１に応答してオフにすることにより、発光エレメント１２０に電流が流れて発光することを避け、相応な表示装置のコントラストを向上させることができる。
例えば、当該寄生コンデンサＣｐは、第１の電極Ｃｐａと第２の電極Ｃｐｂを含み、当該第１の電極Ｃｐａは、第４のノードに接続され、第２の電極Ｃｐｂは、例えば、発光エレメント１２０の第１の電極１３４又は他の信号引き回し等であってもよく、すなわち当該寄生コンデンサＣｐは、当該第１の発光制御サブ回路１７０の第２の端１７０ｂと発光エレメント１２０の第１の電極１３４又は他の信号引き回しとの間に形成される。
例えば、当該画素回路は、アナログコンデンサＣｍ（本開示の第１のコンデンサの一例）をさらに含んでもよい。当該アナログコンデンサＣｍは、第１の電極Ｃｍａと第２の電極Ｃｍｂを含み、当該第１の電極Ｃｍａは、第４のノードに接続され、当該第２の電極Ｃｍｂは、例えば、発光エレメント１２０の第２の電極１３５と同じ電圧、例えば第２の電源電圧ＶＳＳを印加するように構成される。これによって、当該アナログコンデンサＣｍは、発光エレメント１２０自体のコンデンサを模擬することができ、それにより、第４のノードＮ４に第５のノードＮ５と同じ又は近い環境を構成し、発光段階において第４のノードＮ４の電位を第５のノードＮ５に迅速にコピーしやすい。
例えば、当該画素回路は、第５のノードＮ５に接続され、第１のリセット制御信号Ｒｓｔ１に応答して第４のノードＮ４に第１のリセット電圧Ｉｎｉｔ１を書き込むように構成される第１のリセットサブ回路１２９をさらに含んでもよい。
例えば、当該画素回路は、第１のノードＮ１に接続され、第２のリセット制御信号Ｒｓｔ２に応答して第２のリセット電圧Ｉｎｉｔ２を前記第１のノードＮ１に書き込むように構成される第２のリセットサブ回路１２５をさらに含んでもよい。
例えば、当該画素回路は、第１の電源電圧端ＶＤＤと第２のノードＮ２に接続され、第２の発光制御信号ＥＭ２に応答して当該第１の電源電圧端ＶＤＤからの第１の電源電圧ＶＤＤを第２のノードＮ２に書き込むように構成される第２の発光制御サブ回路１２３をさらに含んでもよい。例えば、当該第２の発光制御信号と当該第１のスイッチ制御信号ＳＷ１は、同じ信号であってもよいし、異なる信号であってもよい。
また例えば、初期化段階において、第２の発光制御サブ回路１２４は、第２の発光制御信号に応答してオンにすることができ、それによりリセット回路を結合して駆動サブ回路１２２及び発光エレメント１２０に対してリセット操作を行うことができる。
例えば、当該第１のリセット電圧Ｉｎｉｔ１と当該第２のリセット電圧Ｉｎｉｔ２は、同じ電圧信号であってもよいし、異なる電圧信号であってもよい。例えば、当該第１のリセット制御信号Ｒｓｔ１と第２のリセット制御信号Ｒｓｔ２は、同じ信号であってもよいし、異なる信号であってもよい。。
例えば、第１のリセットサブ回路１２９と第２のリセットサブ回路１２５は、それぞれ第１のリセット制御信号Ｒｓｔ１と第２のリセット制御信号Ｒｓｔ２に応答してオンにすることができ、それによりそれぞれ第１のリセット電圧Ｉｎｉｔ１を発光エレメント１２０の第１の電極１３４に印加して第２のリセット電圧Ｉｎｉｔ２を第１のノードＮ１に印加することができ、駆動サブ回路１２２、補償サブ回路１２８及び発光エレメント１２０に対してリセット操作を行い、前の発光段階の影響を解消することができる。
例えば、当該画素回路は、第１の端１２７ａと第２の端１２７ｂを含む記憶サブ回路１２７をさらに含んでもよく、当該第１の端１２７ａと第２の端１２７ｂは、それぞれ当該第１の電源電圧端ＶＤＤと第１のノードＮ１に接続される。例えば、データ書き込み及び補償段階において、補償サブ回路１２８は、当該第２の走査信号Ｇａ２に応答してオンにすることがでい、それによりデータ書き込みサブ回路１２６によって書き込まれたデータ信号を当該記憶サブ回路１２７の中に記憶することができ、同時に、補償サブ回路１２８は、第１のノードＮ１と第３のノードＮ３を導通させることができ、すなわち駆動サブ回路１２２の制御端１２２ａと第２の端１２２ｃを電気的に接続することができ、それにより駆動サブ回路１２２の閾値電圧の関連情報をそれに応じて当該記憶サブ回路の中に記憶することができ、それにより、例えば発光段階において、記憶されるデータ信号及び閾値電圧を利用して駆動サブ回路１２２を制御し、駆動サブ回路１２２を補償するようにすることができる。
例えば、発光エレメント１２０は、第１の電極１３４と第２の電極１３５を含み、発光エレメント１２０の第１の電極１３４は、駆動サブ回路１２２の第２の端１２２ｃに接続されるように構成され、発光エレメント１２０の第２の電極１３５は、第２の電源電圧端ＶＳＳに接続されるように構成される。
なお、本開示の実施例の説明において、第１のノードＮ１、第２のノードＮ２、第３のノードＮ３、第４のノードＮ４と第５のノード及び後述する第６のノードは、実際に存在する部品を必ずしも表すものではなく、回路図における関連回路の接続の合流点を表す。
なお、本開示の実施例の記述において、シンボルＶｄは、データ信号端を表すことも、データ信号のレベルを表すこともでき、同様に、シンボルＧａ１、Ｇａ２は、第１の走査信号、第２の走査信号を表すことも、第１の走査信号端と第２の走査信号端を表すこともでき、ＥＭ１、ＥＭ２は、第１の発光制御信号、第２の発光制御信号を表すことも、第１の発光制御端、第２の発光制御端を表すこともでき、Ｒｓｔ１、Ｒｓｔ２は、第１のリセット制御信号、第２のリセット制御信号を表すことも、第１のリセット制御端、第２のリセット制御端を表すこともでき、シンボルＩｎｉｔ１、Ｉｎｉｔ２は、第１のリセット電圧端と第２のリセット電圧端を表すことも、第１のリセット電圧と第２のリセット電圧を表すこともでき、シンボルＶＤＤは、第１の電源電圧端を表すことも、第１の電源電圧を表すこともでき、シンボルＶＳＳは、第２の電源電圧端を表すことも、第２の電源電圧を表すこともできる。以下の各実施例は、これと同じであり、説明を省略する。
図１Ｂは、図１Ａに示される回路の一具体的な実現例の回路図を示す。図１Ｂに示すように、当該画素回路は、第１から第８のトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、Ｔ８及びストレージコンデンサＣｓｔを含む。
例えば、図１Ｂに示すように、駆動サブ回路１２２は、第１のトランジスタＴ１（すなわち駆動トランジスタ）として実現されることができる。第１のトランジスタＴ１のゲートは、駆動サブ回路１２２の制御端１２２ａとして第１のノードＮ１に接続され、第１のトランジスタＴ１の第１の電極は、駆動サブ回路１２２の第１の端１２２ｂとして第２のノードＮ２に接続され、第１のトランジスタＴ１の第２の電極は、駆動サブ回路１２２の第２の端１２２ｃとして第３のノードＮ３に接続される。
例えば、図１Ｂに示すように、データ書き込みサブ回路１２６は、第２のトランジスタＴ２として実現されることができる。第２のトランジスタＴ２のゲートは、第１の走査線（第１の走査信号端Ｇａ１）に接続されて第１の走査信号を受け取り、第２のトランジスタＴ２の第１の電極は、データ線（データ信号端Ｖｄ）に接続されてデータ信号を受け取り、第２のトランジスタＴ２の第２の電極は、駆動サブ回路１２２の第１の端１２２ｂ（第２のノードＮ２）に接続される。
例えば、図１Ｂに示すように、補償サブ回路１２８は、第３のトランジスタＴ３（すなわち補償トランジスタ）として実現されることができる。第３のトランジスタＴ３のゲート、第１の電極と第２の電極は、それぞれ当該補償サブ回路の制御端１２８ａ、第１の端１２８ｂと第２の端１２８ｃとする。第３のトランジスタＴ３のゲートは、第２の走査線（第２の走査信号端Ｇａ２）に接続されて第２の走査信号を受け取るように構成され、第３のトランジスタＴ３の第１の電極は、駆動サブ回路１２２の第２の端１２２ｃ（第３のノードＮ３）に接続され、第３のトランジスタＴ３の第２の電極は、駆動サブ回路１２２の制御端１２２ａ（第１のノードＮ１）に接続される。
例えば、図１Ｂに示すように、第１の発光制御サブ回路１７０は、第８のトランジスタＴ８（本開示の発光制御トランジスタの一例）として実現されることができる。第８のトランジスタＴ８のゲートは、第１の発光制御線（第１の発光制御端ＥＭ１）に接続されて第１の発光制御信号ＥＭ１を受け取り、第８のトランジスタＴ８の第１の電極は、第４のノードＮ４に接続され、第８のトランジスタＴ８の第２の電極は、第５のノードＮ５に接続される。
例えば、図１Ｂに示すように、第２の発光制御サブ回路１２３は、第４のトランジスタＴ４として実現されることができる。第４のトランジスタＴ４のゲートは、第２の発光制御線（第２の発光制御端ＥＭ２）に接続されて第２の発光制御信号ＥＭ２を受け取り、第４のトランジスタＴ４の第１の電極は、第１の電源電圧端ＶＤＤに接続されて第１の電源電圧ＶＤＤを受け取り、第４のトランジスタＴ４の第２の電極は、駆動サブ回路１２２の第１の端１２２ｂ（第２のノードＮ２）に接続される。
例えば、図１Ｂに示すように、第１のスイッチサブ回路１２４は、第５のトランジスタＴ５として実現されることができ、当該第５のトランジスタＴ５のゲート、第１の電極と第２の電極は、それぞれ当該第１のスイッチサブ回路１２４の制御端１２４ａ、第１の端１２４ｂと第２の端１２４ｃとする。例えば、当該第２の発光制御信号ＥＭ２は、さらに当該第１のスイッチ制御信号ＳＷ１として、このような状況で、当該第２の発光制御線又は第２の発光制御端は、さらに第５のトランジスタＴ５のゲートに接続されて当該第１のスイッチ制御信号ＳＷ１を提供し、第５のトランジスタＴ５の第１の電極は、駆動サブ回路１２２の第２の端１２２ｃ（第３のノードＮ３）に接続され、第５のトランジスタＴ５の第２の電極は、第１の発光制御サブ回路１７０の第１の端１７０ｂ（第４のノードＮ４）に接続される。
例えば、図１Ｂに示すように、記憶サブ回路１２７は、ストレージコンデンサＣｓｔとして実現されることができ、当該ストレージコンデンサＣｓｔは、第１のコンデンサ電極Ｃａと第２のコンデンサ電極Ｃｂを含み、当該第１のコンデンサ電極Ｃａは、第１の電源電圧端ＶＤＤに接続され、当該第２のコンデンサ電極Ｃｂは、駆動サブ回路１２２の制御端１２２ａに接続される。
例えば、第１のリセットサブ回路１２９は、第７のトランジスタＴ７として実現されることができ、第２のリセットサブ回路１２５は、第６のトランジスタＴ６として実現されることができる。第７のトランジスタＴ７のゲートは、第１のリセット制御端Ｒｓｔ１に接続されて第１のリセット制御信号Ｒｓｔ１を受け取るように構成され、第７のトランジスタＴ７の第１の電極は、第１のリセット電圧端Ｉｎｉｔ１に接続されて第１のリセット電圧Ｉｎｉｔ１を受け取り、第７のトランジスタＴ７の第２の電極は、第５のノードＮ５に接続されるように構成される。第６のトランジスタＴ６のゲートは、第２のリセット制御端Ｒｓｔ２に接続されて第２のリセット制御信号Ｒｓｔ２を受け取るように構成され、第６のトランジスタＴ６の第１の電極は、第２のリセット電圧端Ｉｎｉｔ２に接続されて第２のリセット電圧Ｉｎｉｔ２を受け取り、第６のトランジスタＴ６の第２の電極は、第１のノードＮ４に接続されるように構成される。例えば、第１のリセット電圧端Ｉｎｉｔ１と第２のリセット電圧端Ｉｎｉｔ２は、同一の電圧端であってもよい。
例えば、発光エレメント１２０は、具体的には発光ダイオード（ＬＥＤ）として実現され、例えば、有機発光ダイオード（ＯＬＥＤ）、量子ドット発光ダイオード（ＱＬＥＤ）又は無機発光ダイオードであってもよく、例えば、小型発光ダイオード（Ｍｉｃｒｏ ＬＥＤ）又は小型ＯＬＥＤであってもよい。例えば、発光エレメント１２０は、トップエミッション構造、ボトムエミッション構造又は両面エミッション構造であってもよい。当該発光エレメント１２０は、赤色光、緑色光、青色光又は白色光等を発光することができる。本開示の実施例は、発光エレメントの具体的な構造を制限しない。例えば、発光エレメント１２０は、第１の電極１３４と、第２の電極１３５と、当該第１の電極１３４と第２の電極１３５との間に介在される発光層とを含む。
例えば、発光エレメント１２０の第１の電極１３４（画素電極とも呼ばれ、例えば陽極）は、第４のノードＮ４に接続され、第２の発光制御サブ回路１２４によって駆動サブ回路１２２の第２の端１２２ｃに接続されるように構成され、発光エレメント１２０の第２の電極１３５（例えば陰極）は、第２の電源電圧端ＶＳＳに接続されて第２の電源電圧ＶＳＳを受け取るように構成され、駆動サブ回路１２２の第２の端１２２ｃから発光エレメント１２０に流入する回路は、発光エレメントの輝度を決定する。例えば第２の電源電圧端は、接地されてもよく、すなわちＶＳＳは、０Ｖであってもよい。例えば、第２の電圧電源電圧ＶＳＳは、負電圧であってもよい。
なお、本開示の実施例に採用されるトランジスタは、いずれも薄膜トランジスタ又は電界効果トランジスタ又は他の特性が同じであるスイッチング素子であってもよく、本開示の実施例にはいずれも薄膜トランジスタを例として説明する。ここで採用されるトランジスタのソース、ドレインは、構造上に対称するものであってもよいため、そのソース、ドレインは、構造上に区別がないものであってもよい。本開示の実施例では、トランジスタのゲート以外の両電極を区別するために、そのうちの一電極が第１の電極であり、別の電極が第２の電極であることを直接記述する。
なお、トランジスタの特性に従ってトランジスタをＮ型とＰ型トランジスタに分けることができる。トランジスタがＰ型トランジスタである場合、オン電圧は、ローレベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又は他の適切な電圧）であり、オフ電圧は、ハイレベル電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）であり、トランジスタがＮ型トランジスタである場合、オン電圧は、ハイレベル電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）であり、オフ電圧は、ローレベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又は他の適切な電圧）である。例えば、本開示の少なくともいくつかの実施例によって採用されるトランジスタ（Ｔ１－Ｔ９）は、いずれもＰ型トランジスタであり、例えば低温多結晶シリコン薄膜トランジスタである。しかしながら本開示の実施例は、トランジスタのタイプを制限せず、トランジスタのタイプが変更する場合、それに応じて回路における接続関係を調整すればよい。
以下では、図１Ｃに示される信号タイミングチャートを結合し、図１Ｂに示される画素回路の作動原理について説明する。図１Ｃに示すように、各フレーム画像の表示プロセスは、４つの段階を含み、それぞれ初期化段階１、データ書き込み及び補償段階２、プリチャージ段階３と発光段階４である。
図１Ｃに示すように、本実施例では、第１の走査信号Ｇａ１と第２の走査信号Ｇａ２は、同一の信号を採用し、第１のスイッチ制御信号ＳＷ１と第２の発光制御信号ＥＭ２は、同一の信号を採用し、且つ第１のリセット制御信号Ｒｓｔ１は、第１の走査信号Ｇａ１／第２の走査信号Ｇａ２の波形と同じであり、すなわち第２のリセット制御信号Ｒｓｔ２、第１の走査信号Ｇａ１／第２の走査信号Ｇａ２は、同一の信号を採用してもよく、本行のサブ画素の第２のリセット信号Ｒｓｔ２は、前の行のサブ画素の第１の走査信号Ｇａ１／第２の走査信号Ｇａ２の波形と同じであり、すなわち同一の信号を採用する。しかしながら、これは、本開示に対する制限ではなく、他の実施例では、それぞれ第１の走査信号Ｇａ１、第２の走査信号Ｇａ２、第１のリセット制御信号Ｒｓｔ１、第２のリセット制御信号Ｒｓｔ２として異なる信号を採用してもよく、それぞれ第１のスイッチ制御信号ＳＷ１と第２の発光制御信号ＥＭ２として異なる信号を採用してもよい。
初期化段階１において、第２のリセット制御信号Ｒｓｔ２を入力して第６のトランジスタＴ６をオンにし、第２のリセット電圧Ｉｎｉｔ２を第１のトランジスタＴ１のゲートに印加することにより、当該第１のノードＮ１をリセットする。
データ書き込み及び補償段階２において、第１の走査信号Ｇａ１、第２の走査信号Ｇａ２及びデータ信号Ｖｄを入力し、第２のトランジスタＴ２と第３のトランジスタＴ３をオンにし、データ信号Ｖｄは、第２のトランジスタＴ２から第２のノードＮ２に書き込まれ、且つ第１のトランジスタＴ１と第３のトランジスタＴ３を経て第１のノードＮ１を充電し、第１のノードＮ１の電位がＶｄ＋Ｖｔｈに変化する時まで第１のトランジスタＴ１をオフにし、ここでＶｔｈは、第１のトランジスタＴ１の閾値電圧である。当該第１のノードＮ１の電位がストレージコンデンサＣｓｔに記憶されて保持され、つまりデータ信号と閾値電圧Ｖｔｈ付きの電圧情報がストレージコンデンサＣｓｔに記憶され、その後の発光段階の時に、グレースケール表示データを提供して第１のトランジスタＴ１自体の閾値電圧に対して補償を行うために用いられる。
データ書き込み及び補償段階２において、さらに第１のリセット制御信号Ｒｓｔ１を入力して第７のトランジスタＴ７をオンにし、第１のリセット電圧Ｉｎｉｔ１を第５のノードＮ５に印加することにより、当該第５のノードＮ５をリセットすることができる。例えば、当該第５のノードＮ５へのリセットは、初期化段階１において行われてもよく、例えば、第１のリセット制御信号Ｒｓｔ１と第２のリセット制御信号Ｒｓｔ２は、同じであってもよい。本開示の実施例は、これを制限しない。
プリチャージ段階３において、第１のスイッチ制御信号ＳＷ１、第２の発光制御信号ＥＭ２と第１の発光制御信号ＥＭ１を入力してそれぞれ第５のトランジスタＴ５、第４のトランジスタＴ４をオンにして第８のトランジスタＴ８をオフにし、第４のノードＮ４を充電して当該第４のノードＮ４の電位が所定の値に達するようにし、例えば発光エレメント１２０の点灯電圧Ｖ０に達し、例えば、当該点灯電圧Ｖ０と当該発光エレメント１２０の第２の端１３５の電圧（例えば第２の電源電圧ＶＳＳ）との間の電圧差は、当該発光エレメント１２０のオン電圧であり、例えば当該オン電圧は、当該発光エレメントが１ｃｄ／ｍ２の輝度の光を発する時の両端の電圧差である当該発光エレメント１２０の第２の端１３５が接地される場合、当該点灯電圧Ｖ０は、当該発光エレメントのオン電圧の値と等しい。例えば、当該プリチャージ段階３の時間長は、当該第４のノードＮ４での寄生コンデンサＣｐの大きさに関し、当該寄生コンデンサＣｐのコンデンサ値が大きいほど、当該プリチャージ段階３の時間長が長い。
発光段階４において、第１のスイッチ制御信号ＳＷ１、第２の発光制御信号ＥＭ２と第１の発光制御信号ＥＭ１を入力して第５のトランジスタＴ５、第４のトランジスタＴ４と第８のトランジスタＴ８をそれぞれオンにし、第８のトランジスタＴ８は、第４のノードＮ４の電位を第５のノードに印加し、且つ駆動電流をＯＬＥＤに印加して発光させる。第４のノードＮ４の電位は、既にプリチャージされるため、ＯＬＥＤの両端の電圧差は、当該発光エレメントのオン電圧に迅速に達することにより発光エレメント１２０を点灯させることができる。ＯＬＥＤを流れる駆動電流Ｉの値は、以下の式により求めることができる：
Ｉ＝Ｋ（ＶＧＳ－Ｖｔｈ）２＝Ｋ［（Ｖｄａｔａ＋Ｖｔｈ－ＶＤＤ）－Ｖｔｈ］２＝Ｋ（Ｖｄａｔａ－ＶＤＤ）２、Ｋは、第１のトランジスタの導電係数である。
上記式において、Ｖｔｈは、第１のトランジスタＴ１の閾値電圧を表し、ＶＧＳは、第１のトランジスタＴ１のゲートとソース（ここでは、第１の電極）との間の電圧を表し、Ｋは、第１のトランジスタＴ１自体に関連する定数値を表す。上記Ｉの計算式から分かるように、ＯＬＥＤを流れる駆動電流Ｉは、第１のトランジスタＴ１の閾値電圧Ｖｔｈとは関係なく、これによって当該画素回路に対する補償を実現することができ、駆動トランジスタ（本開示の実施例では第１のトランジスタＴ１）がプロセスプロセス及び長時間の操作により閾値電圧ドリフトを引き起こすという問題を解決し、駆動電流Ｉへの影響を解消することにより、それを採用する表示装置の表示効果を改善することができる。
図２Ａは、本開示の別の実施例による画素回路の概略図である。当該実施例による画素回路と図１Ａに示される画素回路との主な区別は、当該第１のリセットサブ回路１２９が第４のノードＮ４に接続され、第１のリセット制御信号に応答して第４のノードＮ４に第１のリセット電圧Ｉｎｉｔ１を書き込むように構成されることにある。第１の発光制御サブ回路１７０をオンにした後、第４のノードＮ４の電位を第５のノードＮ５に迅速にコピーすることができるため、第４のノードＮ４へのリセットは、第５のノードＮ５へのリセットに相当する。例えば、図１Ｃを参照すると、データ書き込み及び補償段階２において、第１のリセットサブ回路１２９は、第１のリセット制御信号Ｒｓｔ１に応答して第４のノードＮ４へのリセットをオンにするとともに、第１の発光制御サブ回路１７０が第１の発光制御信号ＥＭ１に応答してオンにし、第４のノードＮ４の電位を第５のノードＮ５にコピーすることにより、第５のノードＮ５へのリセットを実現する。
図２Ｂは、図２Ａに示される回路の一具体的な実現例の回路図を示し、具体的な記述は、図１Ｂへの記述を参照してもよく、これ以上説明しない。
図３Ａは、本開示のさらに別の実施例による画素回路の概略図である。当該実施例による画素回路と図１Ａに示される画素回路との主な区別は、当該画素回路が第２のスイッチサブ回路１８０をさらに含み、当該第２のスイッチサブ回路１８０が第４のノードＮ４に接続され、且つ第１のリセットサブ回路１２９が第６のノードＮ６に接続されて第６のノードＮ６によって当該第２のスイッチサブ回路１８０に接続されることにある。
当該第１のリセットサブ回路１２９は、第１のリセット制御信号Ｒｓｔ１に応答して当該第６のノードに第１のリセット電圧Ｉｎｉｔ１を書き込むように構成され、当該第２のスイッチサブ回路１８０は、第２のスイッチ制御信号ＳＷ２に応答して第４のノードＮ４と第６のノードＮ６の導通を制御し、第１のリセットサブ回路１２９からの第１のリセット電圧Ｉｎｉｔ１を第４のノードＮ４に書き込むことにより、当該第４のノードＮ４をリセットすることができるように構成される。
例えば、当該第２のスイッチ制御信号ＳＷ２と当該第１の発光制御信号ＥＭ１は、同じ信号であってもよい。例えば、図１Ｃを参照すると、データ書き込み及び補償段階２において、第１の発光制御信号ＥＭ１／第２のスイッチ制御信号ＳＷ２は、オン信号であり、第２のスイッチサブ回路１８０をオンにするため、第２のスイッチサブ回路１８０は、第１のリセットサブ回路１２９による当該第４のノードＮ４のリセット操作に影響を与えない。
実際の表示基板の回路レイアウトにおいて、当該第２のスイッチサブ回路１８０は、プロセスの面で表示基板の均一性（例えばエッチング均一性）を向上させるための１つの補助サブ回路として機能することができる。
図３Ｂは、図３Ａに示される回路の一具体的な実現例の回路図を示す。例えば、図３Ｂに示すように、当該第２のスイッチサブ回路１８０は、第９のトランジスタＴ９として実現されることができ、当該第９のトランジスタＴ９のゲートは、当該第２のスイッチ制御信号ＳＷ２を受け取るように構成され、当該第９のトランジスタＴ９の第１の電極と第２の電極は、それぞれ第４のノードＮ４と第６のノードＮ６に接続される。具体的な記述は、図１Ｂへの記述を参照してもよく、これ以上説明しない。
本開示の少なくとも一つの実施例は、以上の任意の実施例による画素回路を駆動するための画素回路の駆動方法をさらに提供する。当該駆動方法は、データ書き込み及び補償段階において、前記データ信号を前記第２のノードに書き込み、前記駆動サブ回路に対して補償を行うように、前記データ書き込みサブ回路をオンにして前記第１のスイッチサブ回路及び前記第１の発光制御サブ回路をオフにすることと、プリチャージ段階において、前記第４のノードの電位が所定の値に達するように前記第４のノードに対して充電を行うように、前記第１のスイッチサブ回路をオンにして前記第１の発光制御サブ回路をオフにすることと、発光段階において、前記第１のスイッチサブ回路と前記第１の発光制御サブ回路をオンにし、前記第４のノードの電位を前記第５のノードに印加し、前記駆動信号を前記発光エレメントに印加して前記発光エレメントを発光させることと、を少なくとも含む。具体的な記述は、上文を参照してもよく、これ以上説明しない。例えば、当該駆動信号は、前記発光エレメントを駆動するための駆動電圧又は駆動電流であってもよい。
本開示の少なくとも一つの実施例は、上記任意の実施例による画素回路を含む表示基板をさらに提供する。
図４Ａは、本開示の実施例による表示基板の平面概略図のその一である。図４Ａは、当該表示基板の表示領域のレイアウトを示す。図４Ａに示すように、当該表示基板２０の表示領域１０１は、主表示領域２１及び感光エレメント（例えばカメラ）の関連領域に区分される。例えば、当該関連領域は、第１の表示領域２２及び第２の表示領域２３を含み、当該第１の表示領域は、第２の表示領域２３を少なくとも部分的に囲むか又は完全に囲む。例えば、感光エレメントは、第２の表示領域２３に対応して設置される。
図４Ｂは、本開示の実施例による表示基板の平面概略図のその二である。図４Ｂは、当該表示基板の画素レイアウト図を示す。図４Ｂに示すように、当該表示基板２０は、表示領域１０１に位置する複数の画素回路１００を含み、図４Ｂは、当該画素回路１００を矩形ブロックで模式的に示す。例えば、各画素回路１００は、本開示の任意の実施例による画素回路を採用してもよい。例えば、画素回路１００が所在する領域の異なりに応じて、それに応じて画素回路１００の構造を調整することができる。
図４Ｂに示すように、当該複数の画素回路１００は、第１の方向Ｄ１と第２の方向Ｄ２に沿って複数行複数列に配列され、当該第１の方向Ｄ１と第２の方向Ｄ２とは異なり、例えば両者が直交する。例えば、当該画素行と画素列は、必ずしも直線に沿って延伸するわけではなく、曲線（例えば折れ線）に沿って延伸してもよく、当該曲線は、全体的にそれぞれ第１の方向Ｄ１又は第２の方向Ｄ２に沿って延伸する。例えば、第１の表示領域２２と主表示領域２１の画素回路の密度は、同じであるため、プロセスの均一性を向上させる。
例えば、主表示領域２１において、各サブ画素の画素回路とその駆動の発光エレメントとの間に接続線が比較的に短く、例えば当該サブ画素の画素回路と発光エレメントは、いずれも当該主表示領域に位置し、インサイチュ発光を実現することができる。例えば、当該主表示領域２１における画素回路１００は、図１Ａ－１Ｂ又は図２Ａ－２Ｂに示される画素回路を採用してもよい。
例えば、第２の表示領域２３に完全な画素回路構造が存在せず、部分的な画素回路構造が存在する可能性があり、これは、当該第２の表示領域２３の光透過率を向上させることにより、感光エレメントの感光効果を向上させるためである。例えば、表示均一性を向上させるために、第２の表示領域２３の中に発光エレメントが設置されるが、当該発光エレメントを駆動する画素回路の主な構造は、当該第２の表示領域２３の周辺の第１の表示領域２１の中に設置される。図４Ｂは、円形で当該第２の表示領域２３における発光エレメントを模式的に示し、当該発光エレメントは、接続線（図４Ｂには折れ線で示される）によって第１の表示領域２１における画素回路構造又は信号線に接続される。当該表示基板の表示側に対向する一側に感光エレメントが設置される場合、検出すべき光は、主に当該第２の表示領域２３を経由して当該感光エレメントに到達し、詳細は後述する。
例えば、第１の表示領域２２において、部分のサブ画素の画素回路は、第２の表示領域２３に位置する発光エレメントを駆動するために用いられる。説明しやすくするために、以下は、この部分のサブ画素を第１のサブ画素と呼ぶ。
例えば、第１の表示領域２２における画素回路のサイズは、第１の方向Ｄ１に圧縮されるので、画素回路の数は、発光エレメントの数よりも多い。例えば、この部分のサブ画素の画素回路は、図３Ａ－３Ｂに示される画素回路を採用してもよい。例えば、当該第１の表示領域２２の中にインサイチュで発光する部分のサブ画素も存在する。
例えば、第１のサブ画素の駆動サブ回路１２２と第１のスイッチサブ回路１２４は、第１の表示領域２２に位置し、第１の発光制御サブ回路１７０及び発光エレメント１２０は、第２の表示領域２３に位置し、当該第１の発光制御サブ回路の第２の端は、発光エレメント１２０の第１の電極に電気的に接続され、当該第１の発光サブ回路の第１の端は、接続線（第４のノードＮ４に対応する）によって第１の表示領域２２に位置する第１のスイッチサブ回路に電気的に接続される。
例えば、当該接続線は、第２の表示領域２３から第１の表示領域２２に延伸し、延伸プロセスにおいて他の導電構造と寄生コンデンサを形成しやすく、第１の発光制御サブ回路１７０を第２の表示領域に設置し、すなわち接続線が発光エレメントに近接する一端に設置することによって、当該接続線と発光エレメントとを効果的に間隔し、接続線が発光エレメントに直接的に接続されることを避けることにより、接続線に存在する寄生コンデンサによる発光への悪影響を効果的に低減させることができる。例えば、発光段階が到来する前に、第１のスイッチサブ回路１２４をオンにして第１の発光制御サブ回路１７０をオフにすることにより、接続線に対してプリチャージを行うことができ（例えば発光エレメントの点灯電圧までに充電する）、発光段階において、第１のスイッチサブ回路１２４と当該第１の発光制御サブ回路１７０を同時にオンにし、駆動信号の作用で、接続線上に用意されている電位を画素電極に迅速にコピーすることにより、当該寄生コンデンサに必要な充電時間が発光時間に占めることによる表示ムラ（Ｍｕｒａ）の現象を避け、発光の均一性を向上させる。
図４Ｂに示すように、当該表示基板は、複数のゲート線１１と複数のデータ線１２を含む。例えば、当該ゲート線１１は、第１の方向Ｄ１に沿って延伸し、当該データ線１２は、第２の方向Ｄ２に沿って延伸する。図４Ｂには、表示基板におけるゲート線１１、データ線１２及び画素回路１００の大まかな位置関係のみが示されており、具体的には、実際の必要に応じて設計することができる。図４Ｂには、各ゲート線１１と各データ線１２が第１の表示領域２１と第２の表示領域２２を貫通することが示されているが、これは、作図の便宜のためであり、本開示を制限するものではない。
例えば、図４Ｂに示すように、当該表示基板２０は、表示領域１０１の外に位置する非表示領域１０２を含む。当該表示基板は、非表示領域に位置するゲート駆動回路１３とデータ駆動回路１４をさらに含んでもよい。当該ゲート駆動回路１３は、ゲート線１１によって画素回路ユニット１００に接続されて様々な走査信号及び制御信号を提供し、当該データ駆動回路１４は、データ線１２によって画素回路１００に接続されてデータ信号Ｖｄを提供する。
例えば、表示基板２０は、制御回路（図示せず）をさらに含んでもよい。例えば、当該制御回路は、当該データ信号を印加するようにデータ駆動回路１４を制御し、当該走査信号を印加するようにゲート駆動サブ回路を制御するように構成される。当該制御回路の一例は、タイミング制御回路（Ｔ－ｃｏｎ）である。制御回路は、様々な形式であってもよく、例えば実行可能なコードを含むメモリと、当該実行可能なコードを運行して上記検出方法を実行するプロセッサと、を含む。
例えば、プロセッサは、中央処理ユニット（ＣＰＵ）又はデータ処理能力及び／又は指令実行能力を有する他の形式の処理装置であってもよく、例えば、マイクロプロセッサ、プログラマブルロジックコントローラ（ＰＬＣ）等を含んでもよい。
例えば、記憶装置は、１つ又は複数のコンピュータプログラム製品を含んでもよく、前記コンピュータプログラム製品は、様々な形式のコンピュータ可読記憶媒体、例えば揮発性メモリ及び／又は不揮発性メモリを含んでもよい。揮発性メモリは、例えば、ランダムアクセスメモリ（ＲＡＭ）及び／又は高速キャッシュメモリ（ｃａｃｈｅ）等を含んでもよい。不揮発性メモリは、例えば、リードオンリーメモリ（ＲＯＭ）、ハードディスク、フラッシュメモリ等を含んでもよい。コンピュータ可読記憶媒体上に１つ又は複数のコンピュータプログラムコマンドを記憶することができ、プロセッサは、当該プログラムコマンドの所望の機能を運行することができる。コンピュータ可読記憶媒体に様々なアプリケーションプログラムと様々なデータをさらに記憶することができる。
以下では、当該第１のサブ画素が図３Ａ－３Ｂに示される画素回路を採用することを例として、図５Ａ－５Ｃ、図６、図７Ａ－７Ｂ、図８Ａ－８Ｂ、図９Ａ－９Ｂを結合して本開示の少なくとも一つの実施例による表示基板の構造について例示的に説明するが、これは、本開示を制限するものではない。
図５Ａは、本開示の少なくとも一つの実施例による表示基板２０の中の１つの第１のサブ画素の概略図である。図５Ｂは、図５Ａの断面線Ｉ－Ｉ’に沿う断面図である。図５Ｃは、図５Ａの断面線ＩＩ－ＩＩ’に沿う断面図である。なお、明確にするために、図５Ｂと図５Ｃは、断面線で直接的な電気的接続関係が存在しない複数の構造をそれぞれ省略する。
図５Ａ－５Ｂに示すように、当該第１のサブ画素の画素回路の中に第１の発光制御サブ回路（Ｔ８）のほか、他のサブ回路は、いずれも第１の表示領域２２に位置し、当該第１のサブ画素の第１の発光制御サブ回路と発光エレメント１２０は、第２の表示領域２３に位置する。当該第１の発光制御サブ回路は、接続線２７０によって第１の表示領域２２に位置する画素構造に接続される。当該接続線２７０の一端は、ビアホール３５２によって第１の発光制御サブ回路に電気的に接続され、且つ第２の表示領域２３から第１の表示領域２２に延伸して第１のスイッチサブ回路及び第２のスイッチサブ回路に電気的に接続される。例えば、当該接続線２７０の他端は、ビアホール３５１によって第１のスイッチサブ回路の第２の端（すなわちＴ５ｄ）及び第２のスイッチサブ回路の第１の端（すなわちＴ９ｓ）に電気的に接続される。例えば、当該接続線２７０の材料は、透明導電材料であるので、第２の表示領域２３の光透過率を向上させることに役立つ。図５Ａには、当該接続線２７０の両端の接続構造のみが示され、且つ当該接続線の中間部分の構造が破線で模式的に示される。断面線Ｉ－Ｉ’は、当該接続線２７０に沿って第１の表示領域２２から第２の表示領域２３に延伸する。
図５Ａ－５Ｃから分かるように、半導体層１０２、第１の絶縁層３０１、第１の導電層２０１、第２の絶縁層３０２、第２の導電層２０２、第３の絶縁層３０３、第３の導電層２０３、第４の絶縁層３０４、第４の導電層２０４、第５の絶縁層３０５、第５の導電層２０５、第６の絶縁層３０６、第６の導電層２０６、第７の絶縁層３０７及び第７の導電層２０７がベース基板１０１上に順次設置され、それにより図５Ａに示される表示基板の構造が形成される。
図６は、図５Ａに対応して当該第１のサブ画素の画素回路の中に第１の表示領域２２に位置するトランジスタＴ１－Ｔ７及びＴ９の半導体層１０２と第１の導電層（ゲート層）２０１を示す。図７Ａは、第２の導電層２０２を示す。図７Ｂは、図６を基礎として当該第２の導電層２０２を示す。図８Ａは、第３の導電層２０３を示す。図８Ｂは、図７Ｂを基礎として当該第３の導電層２０３を示す。図９Ａと９Ｂは、第４の導電層２０４と第５の導電層２０５をそれぞれ示す。
説明の便宜上、以下の記述においてＴｎｇ、Ｔｎｓ、Ｔｎｄ、Ｔｎａで第ｎトランジスタＴｎのゲート、第１の電極、第２の電極と活性層をそれぞれ表し、ここでＮは、１－９である。
なお、本開示に言われる「同層に設置される」とは、２つ（又は２つ以上）の構造が同一の堆積プロセスで形成され且つ同一のパターニングプロセスによってパターニングされて形成された構造を指し、それらの材料は、同じであってもよいし、異なってもよい。本開示における「一体的構造」とは、２つ（又は２つ以上）の構造が同一の堆積プロセスで形成され且つ同一のパターニングプロセスによってパターニングされて形成された互いに接続される構造を指し、それらの材料は、同じであってもよいし、異なってもよい。
例えば、図６に示すように、当該第１の導電層２０１は、各トランジスタのゲートと、いくつかの走査線と、制御線とを含む。図６において破線枠で当該第１のサブ画素におけるトランジスタＴ１－Ｔ７及びＴ９のゲートＴ１ｇ－Ｔ７ｇ及びＴ９ｇを示す。
当該半導体層１０２は、トランジスタＴ１－Ｔ７と、Ｔ９の活性層Ｔ１ａ－Ｔ７ａ、Ｔ９ａとを含む。図６に示すように、当該トランジスタＴ１－Ｔ７及びＴ９の活性層は、一体的構造に互いに接続される。例えば、図５Ｃを併せて参照すると、当該第１の導電層は、第２の表示領域２３に位置する第８のトランジスタＴ８のゲートＴ８ｇをさらに含み、当該半導体層１０２は、当該第８のトランジスタＴ８の活性層Ｔ８ａをさらに含む。
例えば、当該表示基板２０は、セルフアライメントプロセスを採用し、第１の導電層２０１をマスクとして利用して当該半導体層１０２に対して導体化処理（例えばドーピング処理）を行い、当該第１の導電層２０１によって被覆されていない当該半導体層１０２の部分が導体化され、それにより、半導体層は、各トランジスタの活性層（チャネル領域）の両側に位置する部分が導体化されて当該トランジスタの第１の電極と第２の電極がそれぞれ形成される。
駆動トランジスタのゲート電圧の安定性は、表示基板の表示均一性に対して重要な影響を与える。例えば、駆動トランジスタのゲートの漏電現象がひどい場合、駆動トランジスタのゲート電圧が閾値補償段階での補償不足を引き起こし、すなわち当該駆動トランジスタの閾値電圧が完全に補償されないことになり、それにより、発光段階での駆動電流は、依然として当該駆動トランジスタの閾値電圧Ｖｔｈと関連し、表示装置の輝度の均一性が低下することを引き起こす。
例えば、図６に示すように、第３のトランジスタＴ３と第６のトランジスタＴ６は、それぞれダブルゲート構造を採用し、このようにトランジスタのスコロトロン能力を向上させ、リーク電流を低減させることができる。第３のトランジスタＴ３と第６のトランジスタＴ６は、いずれも、第１のトランジスタＴ１（すなわち駆動トランジスタ）のゲートに直接的に接続されるトランジスタであるため、当該第３のトランジスタＴ３と第６のトランジスタＴ６の安定性は、第１のトランジスタＴ１のゲート（Ｎ１ノード）電圧の安定性に直接的に影響を与える。ダブルゲート構造を採用することは、第３のトランジスタＴ３と第６のトランジスタＴ６のスコロトロン能力を向上させ、トランジスタのリーク電流を低減させてＮ１ノードの電圧を保持することに役立ち、それにより補償段階において、第１のトランジスタＴ１の閾値電圧は、十分に補償されることに役立ち、さらに発光段階における表示基板の表示均一性を向上させる。
例えば、当該第１の導電層２０１は、互いに絶縁される複数の走査線２１０と、複数のリセット制御線２２０と、複数の発光制御線２３０とをさらに含む。例えば、図６に示すように、各行のサブ画素は、１つのリセット制御線２２０、１つの走査線２１０、１つの第２の発光制御線２３０及び１つの第１の発光制御線（２８０、２９０）に対応する。
走査線２１０は、対応する一行のサブ画素における第２のトランジスタＴ２のゲートに電気的に接続されて（又は、一体的構造）第１の走査信号Ｇａ１を提供し、リセット制御線２２０は、対応する一行のサブ画素における第６のトランジスタＴ６のゲートに電気的に接続されて第２のリセット制御信号Ｒｓｔ２を提供し、第２の発光制御線２３０は、対応する一行のサブ画素における第４のトランジスタＴ４のゲートに電気的に接続されて第２の発光制御信号ＥＭ２を提供する。
例えば、図６に示すように、当該走査線２１０は、さらに第３のトランジスタＴ３のゲートに電気的に接続されて第２の走査信号Ｇａ２を提供し、すなわち第１の走査信号Ｇａ１と第２の走査信号Ｇａ２は、同一の信号であってもよく、当該発光制御線２３０は、さらに第５のトランジスタＴ５のゲートに電気的に接続されて第１のスイッチ制御信号ＳＷ１を提供し、すなわち当該第１の発光制御信号ＥＭ１と第２の発光制御信号ＥＭ２は、同一の信号である。
図５Ａと図５Ｃを併せて参照すると、当該第１の発光制御線は、第１の表示領域２２に位置する第１の発光制御線部分２８０（本開示の補助発光制御線の一例）及び第２の表示領域２３に位置する第２の発光制御線部分２９０を含み、当該第１の発光制御線部分２８０と第２の発光制御線部分２９０は、互いに電気的に接続される（図５Ａにおける破線に示される）。当該第２の発光制御線部分２９０は、対応する一行のサブ画素の第８のトランジスタＴ８（本開示の発光制御トランジスタの一例）のゲートに電気的に接続されて（又は一体的構造となる）第１の発光制御信号ＥＭ１を提供し、当該第１の発光制御線部分２８０は、対応する一行のサブ画素の第９のトランジスタＴ９のゲートに電気的に接続されて（又は一体的構造となる）第２のスイッチ制御信号ＳＷ２を提供し、すなわち本開示の実施例では、当該第１の発光制御信号ＥＭ１と第２のスイッチ制御信号ＳＷ２は、同一の信号であるが、これは、本開示に対する制限ではない。例えば、当該第２の発光制御線部分２９０の材料は、第２の表示領域２３の光透過率を向上させる透明導電材料である。
例えば、主表示領域２１の中に第２のサブ画素が設置され、例えば、当該第２のサブ画素は、インサイチュで発光するサブ画素であり、当該第２のサブ画素の画素回路における全てのサブ回路（トランジスタ）は、いずれも当該主表示領域２１に位置し、すなわち当該第１の発光制御サブ回路と他のサブ回路とは、図５Ａに示される分離が発生しない。。例えば、当該第２のサブ画素の画素回路は、第２のスイッチサブ回路を含まなくてもよく、例えば図１Ａ－１Ｂ又は図２Ａ－２Ｂに示される画素回路を採用してもよく、このような状況で、当該第１の発光制御サブ回路は、図５Ａに示される第２のスイッチサブ回路が所在する位置に位置してもよく、すなわち当該第８のトランジスタＴ８は、当該第９のトランジスタＴ９が所在する位置に位置し、図５Ａに示される第１の発光制御線部分２８０は、当該第１の発光制御サブ回路を制御する第１の発光制御信号ＥＭ１として機能する。
そのため、図５Ａに示される画素回路において、当該第２のスイッチサブ回路（Ｔ９）及び第１の発光制御線部分２８０の設置は、第２の表示領域２３と第１の表示領域２１の画素回路配列の均一性を向上させることに役立ち、それにより、製作プロセスにおけるプロセス均一性を向上させる。
例えば、本行の画素回路の第７のトランジスタＴ７のゲートは、次の行の画素回路（すなわち、走査線の走査順序に従って、本走査線の後に順にオンにする走査線が所在する画素回路行）に対応するリセット制御線２２０に電気的に接続されて第１のリセット制御信号Ｒｓｔ１を受け取る。
例えば、図７Ａ－７Ｂに示すように、当該第２の導電層２０２は、第１のコンデンサ電極Ｃａを含む。当該第１のコンデンサ電極Ｃａは、ベース基板１０１に垂直な方向に第１のトランジスタＴ１のゲートＴ１ｇと重畳することにより、ストレージコンデンサＣｓｔを形成し、すなわち当該第１のトランジスタＴ１のゲートＴ１ｇは、当該ストレージコンデンサＣｓｔの第２のコンデンサ電極Ｃｂとして機能する。例えば、当該第１のコンデンサ電極Ｃａは、当該ゲートＴ１ｇと他の構造との電気的接続を容易にするために、当該第１のトランジスタＴ１のゲートＴ１ｇの少なくとも一部を露出させる開口２２２を含む。
例えば、当該第２の導電層２０２は、複数行のサブ画素に一対一で対応して接続されて第１の方向Ｄ１に沿って延伸する複数のリセット電圧線２４０をさらに含んでもよい。当該リセット電圧線２４０は、対応する一行のサブ画素における第６のトランジスタＴ６の第１の電極に電気的に接続されて第２のリセット電圧Ｉｎｉｔ２を提供する。
例えば、図７Ｂと８Ｂを参照すると、本行のサブ画素における第７のトランジスタＴ７の第１の電極は、次の行のサブ画素に対応するリセット電圧線２４０に電気的に接続されて第１のリセット電圧Ｉｎｉｔ１を受け取る。
例えば、図７Ａ－７Ｂに示すように、当該第２の導電層２０２は、遮蔽電極２２１をさらに含んでもよい。例えば、当該遮蔽電極２２１は、ベース基板１０１に垂直な方向に第２のトランジスタＴ２の第１の電極Ｔ２ｓと重畳することにより、当該第２のトランジスタＴ２の第１の電極Ｔ２ｓにおける信号を他の信号から保護することができる。当該第２のトランジスタＴ２の第１の電極Ｔ２ｓは、当該サブ画素の表示階調を決定するデータ信号Ｖｄを受け取るように構成されるため、当該遮蔽電極２２１は、データ信号の安定性を向上させることにより、表示性能を向上させる。
例えば、図７Ｂと図６を参照すると、当該遮蔽電極２２１は、さらにベース基板１０１に垂直な方向に第６のトランジスタＴ６の第２の電極Ｔ６ｄと少なくとも部分的に重畳し、当該第２の電極Ｔ６ｄ上の信号の安定性を向上させることにより、第６のトランジスタＴ６の安定性を向上させ、さらに第１のトランジスタＴ１のゲート電圧を安定化する。
例えば、当該遮蔽電極２２１は、それに正対（重畳）する第２のトランジスタＴ２の第１の電極Ｔ２ｓ及び第６のトランジスタＴ６の第２の電極Ｔ６ｄと安定化コンデンサを形成する。例えば、当該遮蔽電極２２１は、固定電圧をロードするように構成され、コンデンサの両端の差圧が変異できないため、第２のトランジスタＴ２の第１の電極Ｔ２ｓ、第３のトランジスタＴ３の導電領域Ｔ３ｃ及び第６のトランジスタＴ６の第２の電極Ｔ６ｄ上の電圧の安定性を向上させる。例えば、当該遮蔽電極２２１は、第３の導電層２０３における電源線２５０に電気的に接続されて第１の電源電圧ＶＤＤをロードする。
例えば、図７Ａ－７Ｂに示すように、当該遮蔽電極２２１は、Ｌ字状又はＶ字状であり、延伸方向が異なる第１の分岐２２１ａと第２の分岐２２１ｂを含む。当該第１の分岐２２１ａは、ベース基板１０１に垂直な方向に第６のトランジスタＴ６の第２の電極Ｔ６ｄと少なくとも部分的に重畳し、当該第２の分岐２２１ｂは、ベース基板１０１に垂直な方向にそれぞれ第２のトランジスタＴ２の第１の電極Ｔ２ｓと少なくとも部分的に重畳する。例えば、当該第１の分岐２２１ａは、第２の方向Ｄ２に沿って延伸し、当該第２の分岐２２１ｂは、第１の方向Ｄ１に沿って延伸する。
例えば、図８Ａ－８Ｂに示すように、当該第３の導電層２０３は、第２の方向Ｄ２に沿って延伸する複数の電源線２５０を含む。例えば、当該複数の電源線２５０は、複数列のサブ画素に一対一で対応して電気的に接続されて第１の電源電圧ＶＤＤを提供する。図６を参照すると、当該電源線２５０は、ビアホール３４２によって対応する一列のサブ画素における第１のコンデンサ電極Ｃａに電気的に接続され、ビアホール３４３によって第４のトランジスタＴ４の第１の電極Ｔ４ｄに電気的に接続される。例えば、当該電源線２５０は、さらにビアホール３４１によって遮蔽電極２２１に電気的に接続され、それにより遮蔽電極２２１に固定的電位を備えさせ、当該遮蔽電極の遮蔽能力を向上させる。例えば、当該ビアホール３４２とビアホール３４１は、いずれも第３の絶縁層３０３を貫通し、当該ビアホール３４３は、第１の絶縁層３０１、第２の絶縁層３０２と第３の絶縁層３０３を貫通する。
例えば、当該第３の導電層２０３は、第２の方向Ｄ２に沿って延伸する複数のデータ線１２をさらに含む。例えば、当該複数のデータ線１２は、複数列のサブ画素に一対一で対応して電気的に接続されてデータ信号を提供する。例えば、当該データ線１２は、ビアホール３４６によって対応する一列のサブ画素における第２のトランジスタＴ２の第１の電極Ｔ２ｓに電気的に接続されて当該データ信号を提供する。例えば、当該ビアホール３４６は、第１の絶縁層３０１、第２の絶縁層３０２と第３の絶縁層３０３を貫通する。
例えば、当該データ線１２は、第２の方向Ｄ２に沿って延伸するデータ線本体部を含み、当該データ線本体部の線幅が比較的に小さく、ビアホールを設置しやすくするために、当該データ線１２は、そのデータ線本体部から延伸するデータ線突出部１２１をさらに含み、当該データ線突出部１２１は、ベース基板に垂直な方向にビアホール３４６と少なくとも部分的に重畳する。
例えば、図５Ａ－５Ｂ、図８Ａ－８Ｂに示すように、当該第３の導電層２０３は、接続電極２３１をさらに含み、当該接続電極２３１は、一端が第１のコンデンサ電極Ｃａにおける開口２２２及び絶縁層におけるビアホール３４４によって当該第１のトランジスタＴ１のゲートＴ１ｇ、すなわち第２のコンデンサ電極Ｃｂに電気的に接続され、他端がビアホール３４５によって当該第３のトランジスタＴ３の第２の電極Ｔ３ｄに電気的に接続され、それにより当該第２のコンデンサ電極Ｃｂと当該第３のトランジスタＴ３の第２の電極Ｔ３ｄとを電気的に接続する。例えば、当該ビアホール３４４は、第２の絶縁層３０２と第３の絶縁層３０３を貫通する。例えば、当該ビアホール３４５は、第１の絶縁層３０１、第２の絶縁層３０２と第３の絶縁層３０３を貫通する。
例えば、図５Ａ－５Ｂ、図６、図８Ａ－８Ｂに示すように、当該第３の導電層２０３は、ビアホール３４９によって第５のトランジスタＴ５の第２の電極Ｔ５ｄに電気的に接続されるとともに、ビアホール３５１によって接続線２７０に電気的に接続される接続電極２３２をさらに含む。例えば、当該ビアホール３４９は、第１の絶縁層３０１、第２の絶縁層３０２と第３の絶縁層３０３を貫通する。当該ビアホール３５１は、第４の絶縁層３０４と第５の絶縁層３０５を貫通する。
例えば、図８Ａ－８Ｂに示すように、当該第３の導電層２０３は、一端がビアホール３４８によってリセット電圧線２４０に電気的に接続され、他端がビアホール３４７によって第７のトランジスタＴ７の第１の電極Ｔ７ｓに電気的に接続され、それによって当該第７のトランジスタＴ７の第１の電極Ｔ７ｓが当該リセット電圧線２４０から第１のリセット電圧Ｉｎｉｔ１を受け取ることができる接続電極２３３をさらに含む。例えば、当該ビアホール３４８は、第３の絶縁層３０３を貫通する。例えば当該ビアホール３４７は、第１の絶縁層３０１、第２の絶縁層３０２と第３の絶縁層３０３を貫通する。
例えば、図８Ａ－８Ｂに示すように、当該第３の導電層２０３は、ビアホール（図示せず）によって第９のトランジスタＴ９の第１の電極Ｔ９ｓ及び第７のトランジスタの第２の電極Ｔ７ｄに電気的に接続される接続電極２３４をさらに含む。当該接続電極２３４は、主表示領域２１における当該第３の導電層２０３のパターンと一致してエッチングの均一性を向上させるために設置される。例えば、主表示領域２１において、当該第７のトランジスタの第２の電極Ｔ７ｄは、当該接続電極２３４によって発光エレメントの第１の電極に電気的に接続される。
例えば、図８Ｂは、２つのリセット電圧線２４０を示し、前の行のサブ画素における第７のトランジスタＴ７の第１の電極に対応して接続されるリセット電圧線２４０は、本行のサブ画素の第６のトランジスタＴ６の第１の端に接続されて第２のリセット電圧Ｉｎｉｔ２を提供し、本行のサブ画素における第７のトランジスタＴ７の第１の電極に対応して接続されるリセット電圧線２４０は、次の行のサブ画素の第６のトランジスタＴ６に接続されて第２のリセット電圧Ｉｎｉｔ２を提供する。
図９Ａに示すように、第４の導電層２０４は、接続電極２４１と遮蔽電極２４２を含む。図３Ａを参照すると、当該接続電極２４１は、ビアホール（図示せず）によって接続電極２３４に電気的に接続される。当該接続電極２４１は、主表示領域２１における当該第４の導電層２０４のパターンと一致してエッチングの均一性を向上させるために設置される。例えば、主表示領域２１において、当該第７のトランジスタの第２の電極Ｔ７ｄは、当該接続電極２３４及び接続電極２４１によって発光エレメントの第１の電極に電気的に接続される。
例えば、ベース基板に垂直な方向に、当該遮蔽電極２４２は、接続電極２３１と少なくとも部分的に重畳して当該接続電極２３１を遮蔽することにより、当該第１のトランジスタＴ１（すなわち駆動トランジスタ）のゲート信号の安定性を向上させる。例えば、第１の表示領域２２における画素回路は、接続線（図９Ｂの接続線２７０’を参照する）によって第２の画素領域２３における第１の発光制御サブ回路に電気的に接続され、当該接続線は、延伸プロセスにおいてベース基板に垂直な方向に当該接続電極２３１と重なりやすく、当該接続線上の信号は、接続電極２３１の上のゲート信号に影響を与えやすい。当該遮蔽電極２４２を設置することによって駆動トランジスタのゲート信号の安定性を向上させることができ、それにより、表示品質を向上させることができる。例えば、当該遮蔽電極２４２は、ビアホール（図示せず）によって電源線２５０に電気的に接続されて第１の電源電圧ＶＤＤをロードする。
例えば、当該遮蔽電極２４２がベース基板への正投影は、当該接続電極２３１がベース基板への正投影を被覆することにより、遮蔽効果を向上させる。
例えば、当該遮蔽電極２４２は、さらにベース基板１０１に垂直な方向に第６のトランジスタＴ６の第２の電極Ｔ６ｄと少なくとも部分的に重畳し、当該第２の電極Ｔ６ｄ上の信号の安定性を向上させることにより、第６のトランジスタＴ６の安定性を向上させ、さらに第１のトランジスタＴ１のゲート電圧を安定化する。
図９Ｂは、第５の導電層２０５に対応する当該第１のサブ画素が所在する位置のパターンを示す。図９Ｂに示すように、当該第５の導電層２０５は、当該第１のサブ画素に接続される一番下の接続線２７０を含む以外、他のサブ画素に接続される複数の接続線２７０’をさらに含み、当該接続線２７０’は、延伸プロセスにおいて当該第１のサブ画素が所在する位置を経る。
例えば図５Ａと５Ｃを参照すると、当該第３の導電層２０３は、第２の表示領域２３に位置する接続電極２３５をさらに含んでもよく、当該第４の導電層２０４は、第２の表示領域２３に位置する接続電極２４３をさらに含んでもよい。当該接続電極２３５と接続電極２４３は、当該第８のトランジスタＴ８に対応して設置され、例えば、当該接続電極２３５と接続電極２４３の数は、それぞれ２つであり、２つの接続電極２３５は、２つの接続電極２４３にそれぞれ対応して設置され、且つそれぞれ当該第８のトランジスタＴ８のゲートＴ８ｇの両端に対応して設置され、当該ゲートＴ８ｇの両端は、それぞれ対応する接続電極２３５、２４３によって上方の第２の発光制御線部分２９０に電気的に接続される。
例えば図５Ａ－５Ｃを参照すると、当該第３の導電層２０３は、第２の表示領域２３に位置する接続電極２３６（本開示の第１の接続電極の一例）と接続電極２３７をさらに含んでもよく、当該接続電極２３６と２３７は、それぞれ当該第８のトランジスタＴ８の第１の電極Ｔ８ｓ及び第２の電極Ｔ８ｄに対応して設置され、当該接続電極２３６は、ビアホール３５５（本開示の第１のビアホールの一例）によって当該第８のトランジスタＴ８の第１の電極Ｔ８ｓに電気的に接続され、当該接続電極２３７は、ビアホール３５４（本開示の第２のビアホールの一例）によって第８のトランジスタの第２の電極Ｔ８ｄに電気的に接続される。当該接続電極２３６は、さらにビアホール３５２（本開示の第１のビアホールの別の例）によって上方の接続線２７０に電気的に接続され、それにより当該第８のトランジスタＴ８の第１の電極Ｔ８ｓと当該接続線２７０とを電気的に接続する。例えば、当該第４の導電層２０４は、接続電極２４４をさらに含んでもよく、当該接続電極２４４は、接続電極２３７に対応して設置され且つビアホール３５３（本開示の第２のビアホールの別の例）によって当該接続電極２３６に電気的に接続され、当該接続電極２３６は、ビアホール３４０によって上方の発光エレメントの第１の電極１３４に電気的に接続され、それにより当該第８のトランジスタＴ８の第２の電極Ｔ８ｄを発光エレメントの第１の電極１３４に電気的に接続する。
上記接続電極２３５、２３６、２３７、２４３、２４４は、いずれも中継電極として、下方に位置するトランジスタの第１の電極／第２の電極を引き出して上方の導電構造（信号線又は電極）に電気的に接続し、このような設置は、ベース基板に垂直な方向に、ビアホールが直接的に貫通して導電材料の充填深さが深くすぎて接続不良、断線又は凹凸が生じることを避けることができ、中継電極を設置することによってビアホールの深さを低減させ、接触良品率を向上させる。
図５Ｂに示すように、第８のトランジスタＴ８の第２の電極でのビアホール３４０、３５３、３５４は、ベース基板に垂直な方向にいずれも重畳しない。
図５Ａ－５Ｃを参照すると、第５の導電層２０５は、接続線２７０を含み、当該接続線２７０は、第１の表示領域２２から第２の表示領域２３に延伸し、第１の表示領域２２に位置する回路構造と第２の表示領域２３に位置する回路構造とを接続する。当該接続線２７０は、一端がビアホール３５１によって第５のトランジスタＴ５の第２の電極Ｔ５ｄ／第９のトランジスタＴ９の第１の電極Ｔ９ｓに電気的に接続され、他端がビアホール３５２によって第８のトランジスタＴ８の第１の電極Ｔ８ｓに電気的に接続される。
図５Ａ－５Ｃを参照すると、第６の導電層２０６は、第２の発光制御線部分２９０を含み、例えば、当該第２の発光制御線部分２９０は、第２の表示領域２３に位置し、当該第２の発光制御線部分２９０は、ビアホールによって下方の接続電極２４３に電気的に接続され、それにより第８のトランジスタＴ８のゲートＴ８ｇに接続されて第１の発光制御信号ＥＭ１を提供する。
図５Ａ－５Ｂを参照すると、第７の導電層２０７は、発光エレメント１２０の第１の電極１３４を含む。
例えば、図５Ａ－５Ｂを参照すると、当該表示基板２０は、発光エレメントに位置する第１の電極上の画素画定層３０８をさらに含んでもよい。画素画定層３０８において画素電極１３４の少なくとも一部を露出させる開口を形成して表示基板の各サブ画素の開口領域（すなわち有効発光領域）６００を画定する。発光エレメント１２０の発光層１３６は、少なくとも当該開口内に形成され（発光層１３６は、さらに部分の画素画定層が発光エレメントの第１の電極から離れる一側の表面を被覆することができる）、第２の電極１３５は、発光層１３６上に形成されて当該発光エレメント１２０が形成される。例えば、当該第２の電極１３５は、共通電極であり、当該表示基板２０の中に全面配置される。例えば画素電極１３４は、発光エレメントの陽極であり、第２の電極１３５は、発光エレメントの陰極である。
図５Ａは、発光エレメントの第１の電極の上で当該開口領域６００の位置を示す。例えば、当該第１の電極１３４は、電極本体部１３４ａと電極突出部１３４ｂとを含み、当該電極本体部１３４ａは、当該発光エレメントの発光層１３６に接触するために用いられ、電極突出部１３４ｂは、ビアホール３４０によって接続電極２４４に電気的に接続され、当該電極本体部１３４ａは、ベース基板に垂直な方向に当該ビアホール３４０と重畳しないことにより、ビアホール３４０が開口領域内の発光層の平坦度に影響を与えて発光品質に影響を与えることを避ける。例えば、当該電極本体部１３４ａの形状は、多角形であり、例えば四角形、五角形又は六角形である。例えば、当該電極本体部１３４ａは、第２の方向に沿って延伸する対称軸を有する。
例えば、図５Ａ－５Ｂに示すように、発光エレメントの第１の電極１３４がベース基板への正投影は、当該接続電極２３６がベース基板への正投影を完全に被覆する。当該接続電極２３６は、通常で光透過率が比較的に低い金属材料であるため、このような設置は、当該接続電極２３６が第２の表示領域２３の光透過率に影響を与えることを避けることができるとともに、接続電極２３６が有効開口領域を占有することを避けることもでき、それにより表示基板の開口率を向上させることができる。
例えば、図５Ａ－５Ｂに示すように、第８のトランジスタＴ８の第２の電極でのビアホール３４０／３５３／３５４がベース基板への正投影は、当該第８のトランジスタＴ８の第１の電極でのビアホール３５２／３５５がベース基板への正投影より、発光エレメントの第１の電極の電極本体部１３４ａがベース基板への正投影から離れる。
第８のトランジスタＴ８の第２の電極でのビアホール数が比較的に多く、全体の深さが比較的に深く、上方の発光エレメントの第１の電極の平坦度への影響が比較的に大きいため、当該第８のトランジスタＴ８の第２の電極でのビアホールを電極本体部１３４ａから離れるように設置することは、当該ビアホールが電極本体部１３４ａ及びその上の発光層の平坦度に影響を与えて発光品質に影響を与えることを避けることができる。
例えば、図５Ａ－５Ｂを参照すると、ベース基板に垂直な方向に、接続線２７０は、延伸プロセスにおいて、他の導電構造（例えば当該第１のサブ画素の発光エレメントの第１の電極１３４及び／又は他のサブ画素の発光エレメントの第１の電極）と少なくとも部分的に重畳しやすいことにより、寄生コンデンサＣｐが形成される。当該接続線２７０と発光エレメントの第１の電極との間に第８のトランジスタＴ８を間隔をおいて設置することによって、接続線２７０が発光エレメントに直接的に接続されることを避けることにより、接続線に存在する寄生コンデンサによる発光への悪影響を効果的に低減させる。例えば、発光段階が到来する前に、接続線に対してプリチャージを行うことができ（例えば発光エレメントの点灯電圧までに充電する）、発光段階に入った後、接続線２７０上に用意されている電位を当該発光エレメントの第１の電極に迅速にコピーすることにより、当該寄生コンデンサに必要な充電時間が発光時間に占めることによる表示ムラ（Ｍｕｒａ）の現象を避け、発光の均一性を向上させる。
例えば、図５Ａ－５Ｂを参照すると、前記ベース基板に垂直な方向に、接続線２７０は、発光エレメントの第１の電極の電極本体部と少なくとも部分的に重畳し、第２の発光制御線部分２９０は、発光エレメントの第１の電極と少なくとも部分的に重畳するが当該電極本体部１３４ａと重畳しないか又はほとんど重畳しない。例えば、前記ベース基板に垂直な方向に、第２の発光制御線部分２９０は、接続線２７０が発光エレメントの第１の電極１３４に近接する一側に位置し、それにより、接続線２７０が開口領域の発光層の平坦度に影響を与えることを避ける。
例えば、ベース基板１０１は、剛性基板であってもよく、例えばガラス基板、シリコン基板等であり、優れた耐熱性と耐久性を有する可撓性材料で形成されてもよく、例えばポリイミド（ＰＩ）、ポリカーボネート（ＰＣ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレン、ポリアクリル酸エステル、ポリアリレート、ポリエーテルイミド、ポリエーテルスルホン、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ポリスルホン（ＰＳＦ）、ポリメチルメタクリレート（ＰＭＭＡ）、トリアセチルセルロース（ＴＡＣ）、シクロオレフィン重合体（ＣＯＰ）とシクロオレフィン共重合体（ＣＯＣ）等である。
例えば、当該半導体層１０２の材料は、シリコン系材料（アモルファスシリコンａ－Ｓｉ、多結晶シリコンｐ－Ｓｉ等）、金属酸化物半導体（ＩＧＺＯ、ＺｎＯ、ＡＺＯ、ＩＺＴＯ等）及び有機物材料（セクシチオフェン、ポリチオフェン等）を含むが、それらに限らない。
例えば、当該第１から第４の導電層の材料は、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、マグネシウム（Ｍｇ）、タングステン（Ｗ）及び以上の金属から組み合わせられた合金材料、又は導電金属酸化物材料、例えば酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、酸化亜鉛アルミニウム（ＡＺＯ）等を含んでもよい。
例えば、第５の導電層２０５と第６の導電層２０６の材料は、透明導電材料であり、例えば金属酸化物材料であり、例えば酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、酸化亜鉛アルミニウム（ＡＺＯ）等である。
例えば、当該発光エレメント１２０は、トップエミッション構造であり、第１の電極（すなわち画素電極）１３４は、反射性を有し、第２の電極１３５は、透過性又は半透過性を有する。例えば、第１の電極１３４は、陽極であり、第２の電極１３５は、陰極である。例えば、第１の電極１３４は、ＩＴＯ／Ａｇ／ＩＴＯ積層構造であり、透明導電材料ＩＴＯは、高仕事関数の材料であり、発光材料に直接的に接触することは、空洞注入率を向上させることができ、金属材料Ａｇは、第１の電極の反射率を向上させることに役立つ。例えば、第２の電極１３５は、陰極として機能する低仕事関数の材料であり、例えば半透過の金属又は金属合金材料であり、例えばＡｇ／Ｍｇ合金材料である。
例えば、第１の絶縁層３０１、第２の絶縁層３０２、第３の絶縁層３０３、第４の絶縁層３０４、第５の絶縁層３０５、第６の絶縁層３０６は、例えば無機絶縁層であり、例えば酸化シリコン、窒化シリコン、窒素酸化シリコン等のシリコンの酸化物、シリコンの窒化物又はシリコンの窒素酸化物であり、又はアルミナ、窒化チタン等の金属窒素酸化物を含む絶縁材料である。例えば、第７の絶縁層３０７と画素画定層３０８は、それぞれ有機絶縁材料であり、例えばポリイミド（ＰＩ）、アクリル酸エステル、エポキシ樹脂、ポリメチルメタクリレート（ＰＭＭＡ）等の有機絶縁材料である。例えば、第７の絶縁層３０７は、平坦化層であり、例えば第７の絶縁層３０７の材料は、フォトレジスト材料である。
本開示の少なくとも一つの実施例は、上記の任意の実施例による表示基板２０及びセンサを含む表示装置をさらに提供する。図１０Ａは、本開示のいくつかの実施例による表示装置４０の構造概略図を示す。図１０Ｂは、図１０Ａの断面線Ｃ－Ｃ’に沿う断面図である。
図１０Ａに示すように、当該センサ４０１は、表示基板２０の第２の表示領域２３に対応して設置されて表示基板が表示側に対向する一側に設置され、例えばベース基板１０１が発光エレメントから離れる一側に設置される。当該センサ４０１は、例えば光電センサであり、前記表示基板の第１の側からの光を受け取って当該光線を電気信号に変換して画像を形成するために用いられるように構成される。例えば、当該光線は、表示側から当該第２の表示領域２３を経てセンサに到達し、例えば当該光線は、可視光又は赤外光である。例えば、ベース基板に垂直な方向に、当該センサ４０１は、当該第１のサブ画素の第１の発光制御サブ回路（例えば第８のトランジスタＴ８）と少なくとも部分的に重畳する。
例えば、当該表示装置４０は、表示基板２０上に設置されるパッケージ層２０８と蓋板２０９をさらに含み、当該パッケージ層２０８は、表示基板２０における発光エレメントを密封して外部からの湿気と酸素の当該発光エレメント及び駆動回路への浸透によるデバイスの損傷を防止するように構成される。例えば、パッケージ層２０８は、有機フィルムを含むか、又は有機フィルム及び無機フィルムとが交互に積層される構造を含む。例えば、当該パッケージ層２０８と表示基板２０との間に、発光エレメントが前製作プロセスで残留する水蒸気又はゾルを吸収するように構成される吸水層（図示せず）をさらに設置することができる。蓋板２０８は、例えばガラスカバープレートである。例えば、蓋板２０９とパッケージ層２０８は、一体的構造であってもよい。
例えば、センサ４０１は、表示基板２０の裏面（表示面に対向する面）に貼り付けられてもよい。図１０Ｂに示すように、イメージングエレメント４０１は、ベース基板１０１が発光エレメントの第２の電極１３６から離れる一側に貼り付けられる。当該センサ４０１は、例えばカメラとして実現されることができる。
当該表示装置は、例えばデジタルフォトフレーム、インテリジェントハンドリング、インテリジェント腕時計、携帯電話、タブレットパソコン、ディスプレイ、ノートパソコン、ナビゲーター等の任意の表示機能を有する製品又は部品であってもよい。
以上に記載のは、本発明の例示的な実施形態に過ぎず、本発明の保護範囲を制限するためのものではなく、本発明の保護範囲は、添付される請求項によって決定される。

Claims (22)

  1. 画素回路であって、
    第１のノードに接続される制御端と、第２のノードに接続される第１の端と、第３のノードに接続される第２の端とを含み、前記第１のノードの電圧に基づいて前記第１のノードから前記第３のノードまでの発光エレメントを駆動するための駆動信号を制御するように構成される駆動サブ回路と、
    前記第２のノードに接続され、第１の走査信号に応答してデータ信号を前記第２のノードに書き込むように構成されるデータ書き込みサブ回路と、
    前記第１のノードと前記第３のノードに接続され、第２の走査信号に応答して前記第１のノードと前記第３のノードを導通させることにより、前記第２のノードに書き込まれるデータ信号に基づいて前記第１のノードに補償電圧を書き込むように前記駆動サブ回路を制御するように構成される補償サブ回路と、
    第１のスイッチ制御信号に応答して前記第３のノードの電圧に基づいて前記第３のノードと前記第４のノードとの間の前記駆動信号の導通を制御するように構成される第１のスイッチサブ回路と、
    前記第４のノードと第５のノードに接続され、前記第５のノードによって前記発光エレメントの第１の電極に接続され、第１の発光制御信号に応答して前記第４のノードと前記第５のノードとの間の前記駆動信号の導通を制御し、前記駆動信号を前記発光エレメントに印加することができるようにするように構成される第１の発光制御サブ回路と、を含む、画素回路。
  2. 第１のリセットサブ回路をさらに含み、
    前記第１のリセットサブ回路が前記第５のノードに接続され、第１のリセット制御信号に応答して前記第５のノードに第１のリセット電圧を書き込むように構成される、請求項１に記載の画素回路。
  3. 第１のリセットサブ回路をさらに含み、
    前記第１のリセットサブ回路が前記第４のノードに接続され、第１のリセット制御信号に応答して前記第４のノードに第１のリセット電圧を書き込むように構成される、請求項１に記載の画素回路。
  4. 第１のリセットサブ回路と第２のスイッチサブ回路をさらに含み、
    前記第１のリセットサブ回路が第６のノードに接続され、前記第６のノードによって前記第２のスイッチサブ回路に接続され、前記第１のリセットサブ回路は、第１のリセット制御信号に応答して前記第６のノードに第１のリセット電圧を書き込むように構成され、
    前記第２のスイッチサブ回路は、前記第４のノードと前記第６のノードに接続され、前記第１のリセットサブ回路からの前記第１のリセット電圧が前記第４のノードに書き込まれることができるように、第２のスイッチ制御信号に応答して前記第４のノードと前記第６のノードの導通を制御するように構成される、請求項１に記載の画素回路。
  5. 第２の発光制御サブ回路をさらに含み、
    前記第２の発光制御サブ回路は、前記第２のノードと第１の電源電圧端に接続され、第２の発光制御信号に応答して前記第１の電源電圧端からの第１の電源電圧を前記第２のノードに書き込むように構成される、請求項１～４のいずれか一項に記載の画素回路。
  6. 記憶サブ回路をさらに含み、
    前記記憶サブ回路は、第１の端と第２の端とを含み、前記記憶サブ回路の第１の端と第２の端がそれぞれ前記第１の電源電圧端と前記第１のノードに接続される、請求項５に記載の画素回路。
  7. 第２のリセットサブ回路をさらに含み、
    前記第２のリセットサブ回路は、前記第１のノードに接続され、第２のリセット制御信号に応答して第２のリセット電圧を前記第１のノードに書き込むように構成される、請求項１～６のいずれか一項に記載の画素回路。
  8. 第１のコンデンサをさらに含み、
    前記第１のコンデンサは、第１の電極と第２の電極とを含み、前記第１のコンデンサの第１の電極は、前記第４のノードに接続され、前記第１のコンデンサの第２の電極は、前記発光エレメントの第２の電極と同じ電圧を印加するように構成される、請求項１～７のいずれか一項に記載の画素回路。
  9. 第２のコンデンサをさらに含み、
    前記第２のコンデンサの第１の電極が前記第４のノードに接続され、前記発光エレメントの第１の電極が前記第２のコンデンサの第２の電極として機能する、請求項１～８のいずれか一項に記載の画素回路。
  10. 表示基板であって、
    ベース基板と、
    第１の方向と第２の方向に沿って前記ベース基板上にアレイ状に配列される複数のサブ画素とを含み、
    前記複数のサブ画素は、請求項１～９のいずれか一項に記載の画素回路と前記発光エレメントとを含む第１のサブ画素を含み、
    前記表示基板は、第１の表示領域と第２の表示領域とを含み、前記第１の表示領域は、前記第２の表示領域を少なくとも部分的に囲み、
    前記画素回路の駆動サブ回路と第１のスイッチサブ回路は、いずれも、前記第１の表示領域に位置し、前記画素回路の第１の発光制御サブ回路と前記発光エレメントは、前記第２の表示領域に位置する、表示基板。
  11. 接続線をさらに含み、
    前記接続線は、一端が前記第１の発光制御サブ回路に電気的に接続され、前記第１のスイッチサブ回路に電気的に接続されるように、他端が前記第１の表示領域に延伸し、
    前記接続線の材料は、透明導電材料である、請求項１０に記載の表示基板。
  12. 前記ベース基板に垂直な方向に、前記接続線は、前記発光エレメントの第１の電極と少なくとも部分的に重畳する、請求項１１に記載の表示基板。
  13. 前記第１の発光制御サブ回路は、発光制御トランジスタを含み、
    前記発光制御トランジスタの第１の電極は、第１のビアホールによって前記接続線に電気的に接続され、
    前記発光制御トランジスタの第２の電極は、第２のビアホールによって前記発光エレメントの第１の電極に電気的に接続される、請求項１１又は１２に記載の表示基板。
  14. 第１の接続電極をさらに含み、
    前記第１の接続電極は、前記接続線が前記ベース基板に近接する一側に位置し、
    前記発光制御トランジスタの第１の電極は、前記第１の接続電極によって前記接続線に電気的に接続される、請求項１３に記載の表示基板。
  15. 前記発光エレメントの第１の電極が前記ベース基板への正投影は、前記第１の接続電極が前記ベース基板への正投影を被覆する、請求項１４に記載の表示基板。
  16. 前記発光エレメントの第１の電極は、電極本体部と、前記電極本体部から突出する電極突出部とを含み、
    前記電極本体部は、前記発光エレメントの発光層に接触するために用いられ、前記電極突出部は、前記第２のビアホールによって前記発光制御トランジスタの第２の電極に電気的に接続され、
    前記第２のビアホールが前記ベース基板への正投影は、前記第１のビアホールが前記ベース基板への正投影より、前記電極本体部が前記ベース基板への正投影から離れる、請求項１３～１５のいずれか一項に記載の表示基板。
  17. 前記第２の表示領域に位置する発光制御線をさらに含み、
    前記発光制御線の材料は、透明導電材料であり、
    前記発光制御線は、前記発光制御信号を提供するように、前記発光制御トランジスタのゲートに電気的に接続される、請求項１３～１６のいずれか一項に記載の表示基板。
  18. 前記ベース基板に垂直な方向に、前記発光制御線は、前記接続線が前記発光エレメントの第１の電極に近接する一側に位置する、請求項１７に記載の表示基板。
  19. 前記画素回路が第２のスイッチサブ回路をさらに含む場合、前記第２のスイッチサブ回路は、前記第１の表示領域に位置し、前記表示基板は、前記第１の表示領域に位置する補助発光制御線をさらに含み、
    前記第２のスイッチサブ回路は、前記第２のスイッチ制御信号を受け取るように、前記補助発光制御線に接続され、
    前記補助発光制御線は、前記発光制御線に電気的に接続される、請求項１７又は１８に記載の表示基板。
  20. 請求項１０～１９のいずれか１項に記載の表示基板を含む、表示装置。
  21. センサをさらに含み、
    前記表示基板は、表示のための第１の側と、前記第１の側に対向する第２の側とを有し、
    前記センサは、前記表示基板の第２の側に設置され、前記表示基板の第１の側から前記第２の表示領域を経る光を受け取って感知を行うように構成される、請求項２０に記載の表示装置。
  22. データ書き込み及び補償段階において、前記データ信号を前記第２のノードに書き込み、前記駆動サブ回路に対して補償を行うように、前記データ書き込みサブ回路をオンにして前記第１のスイッチサブ回路及び前記第１の発光制御サブ回路をオフにすることと、
    プリチャージ段階において、前記第４のノードの電位が所定の値に達するように前記第４のノードに対して充電を行うように、前記第１のスイッチサブ回路をオンにして前記第１の発光制御サブ回路をオフにすることと、
    発光段階において、前記第１のスイッチサブ回路と前記第１の発光制御サブ回路をオンにし、前記第４のノードの電位を前記第５のノードに印加し、前記駆動信号を前記発光エレメントに印加して前記発光エレメントを発光させることと、を含む、請求項１～９のいずれか一項に記載の画素回路の駆動方法。
JP2023521778A 2021-05-20 2021-05-20 画素回路及びその駆動方法、表示基板並びに表示装置 Pending JP2024521600A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2021/094877 WO2022241713A1 (zh) 2021-05-20 2021-05-20 像素电路及其驱动方法、显示基板及显示装置

Publications (1)

Publication Number Publication Date
JP2024521600A true JP2024521600A (ja) 2024-06-04

Family

ID=84140150

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023521778A Pending JP2024521600A (ja) 2021-05-20 2021-05-20 画素回路及びその駆動方法、表示基板並びに表示装置

Country Status (6)

Country Link
US (1) US20240144873A1 (ja)
EP (1) EP4202901A4 (ja)
JP (1) JP2024521600A (ja)
KR (1) KR20240010447A (ja)
CN (1) CN115943457A (ja)
WO (1) WO2022241713A1 (ja)

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009047902A (ja) * 2007-08-20 2009-03-05 Hitachi Displays Ltd 表示装置
KR102524459B1 (ko) * 2015-08-27 2023-04-25 삼성디스플레이 주식회사 화소 및 그의 구동방법
CN105185305A (zh) * 2015-09-10 2015-12-23 京东方科技集团股份有限公司 一种像素电路、其驱动方法及相关装置
CN108490710B (zh) * 2018-03-29 2019-08-27 昆山国显光电有限公司 一种显示装置
KR102662722B1 (ko) * 2018-09-17 2024-05-02 삼성디스플레이 주식회사 표시장치
KR102648723B1 (ko) * 2018-12-31 2024-03-18 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
CN110400535B (zh) * 2019-08-27 2022-04-19 武汉天马微电子有限公司 显示面板及显示装置
CN111028757B (zh) * 2019-12-25 2022-07-22 武汉天马微电子有限公司 显示装置及其驱动方法
CN111462695A (zh) * 2020-04-22 2020-07-28 昆山国显光电有限公司 显示面板、第一像素电路及显示装置
KR20210149958A (ko) * 2020-06-02 2021-12-10 삼성디스플레이 주식회사 표시 장치
CN111798789B (zh) * 2020-07-16 2022-09-20 昆山国显光电有限公司 像素电路及其驱动方法、显示面板
CN117915689A (zh) * 2020-08-27 2024-04-19 武汉天马微电子有限公司 显示面板及显示装置
CN112397026B (zh) * 2020-12-04 2022-06-28 武汉天马微电子有限公司 像素驱动电路、显示面板及其驱动方法
CN112735314B (zh) * 2020-12-30 2023-01-13 合肥维信诺科技有限公司 像素电路及其驱动方法、显示面板和显示装置
CN112599097A (zh) * 2021-01-06 2021-04-02 武汉华星光电半导体显示技术有限公司 像素驱动电路及显示面板
CN112767879A (zh) * 2021-02-01 2021-05-07 武汉天马微电子有限公司 显示面板、亮度检测方法及显示装置
KR20230081422A (ko) * 2021-11-30 2023-06-07 엘지디스플레이 주식회사 전원 공급회로 및 그를 포함하는 표시장치
CN115425046A (zh) * 2022-08-24 2022-12-02 武汉天马微电子有限公司 一种显示面板以及电子设备

Also Published As

Publication number Publication date
KR20240010447A (ko) 2024-01-23
EP4202901A1 (en) 2023-06-28
EP4202901A4 (en) 2023-08-30
US20240144873A1 (en) 2024-05-02
WO2022241713A1 (zh) 2022-11-24
CN115943457A (zh) 2023-04-07

Similar Documents

Publication Publication Date Title
CN111128080B (zh) 显示基板及显示装置
US11437457B2 (en) Display substrate and display device
JP7453254B2 (ja) 表示基板及び表示装置
CN113658995B (zh) 显示基板、触控显示面板及显示装置
US20220344427A1 (en) Display substrate and display apparatus
WO2022027178A1 (zh) 显示基板和显示装置
US11844251B2 (en) Display substrate and display device
CN112750861A (zh) 一种显示基板及其制作方法、显示装置
US20240153428A1 (en) Pixel Circuit and Driving Method Therefor, Display Substrate, and Display Apparatus
CN109427865B (zh) 电致发光显示器及其制造方法
WO2023039887A1 (zh) 显示基板及显示装置
WO2022027177A1 (zh) 显示基板和显示装置
WO2022241713A1 (zh) 像素电路及其驱动方法、显示基板及显示装置
WO2022227055A1 (zh) 显示基板及显示装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240513

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240513