JP2024520849A - クロック切替方法及び装置、電子機器、並びにコンピュータ読み取り可能な記憶媒体 - Google Patents

クロック切替方法及び装置、電子機器、並びにコンピュータ読み取り可能な記憶媒体 Download PDF

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

本願は、クロック切替方法、クロック切替装置、電子機器、及び読み取り可能な記憶媒体を提供する。前記クロック切替方法は、第1の基準クロックがロック状態にあると確定された場合、予め設定された持続時間と取得された実際の周波数同調ワードに基づいて平均制御ワードを確定するステップと、第1の基準クロックが無効状態にあると確定された場合、平均制御ワードをデジタル位相ロックループの周波数制御ワードとして、補償位相差を確定するステップと、補償位相差に基づいて第2の基準クロックに対して位相補償を行い、更新後の第2の基準クロックを取得するステップと、第1の基準クロックを更新後の第2の基準クロックに切り替えるステップと、を含む。

Description

［関連出願の相互参照］
本願は、2021年6月21日に提出された中国特許出願NO. 202110685669.9の優先権を主張し、当該中国特許出願の内容を参照により本願に援用する。
［技術分野］
本願は通信技術分野に関し、具体的にクロック切替方法及び装置、電子機器、並びにコンピュータ読み取り可能な記憶媒体に関するものである。
無線通信システムの発展に伴い、ベースバンド及び高周波デバイスのチャネル数は増加し、それに対応して各チャネルの動作クロックに対する要求も高まっている。無線通信システムの電力消費を効率的に制御し、無線通信システムの性能を向上させるために、無線通信システムは、通常、アプリケーションごとに動作クロックを調整する。例えば、無線通信システムは、動作クロックの正確性を保証するために、2つの異なるクロック間で切り替えを行うことが多い。
しかし、異なるクロック間で切り替えを行う場合、必要となるチップ資源が過多となり、チップ資源の浪費につながりやすい。また、従来技術におけるアナログ回路を用いて異なるクロック間の位相補償を実現することは、実現が困難なだけでなく、位相補償データの誤りによる動作クロックの誤りが生じやすい。
本願の実施例は、第1の基準クロックがロック状態にあると確定された場合、予め設定された持続時間と取得された実際の周波数同調ワードに基づいて平均制御ワードを確定するステップと、第1の基準クロックが無効状態にあると確定された場合、平均制御ワードをデジタル位相ロックループの周波数制御ワードとして、補償位相差を確定するステップと、補償位相差に基づいて第2の基準クロックに対して位相補償を行い、更新後の第2の基準クロックを取得するステップと、第1の基準クロックを更新後の第2の基準クロックに切り替えるステップと、を含むクロック切替方法を提供する。
本願の実施例は、第1の基準クロックがロック状態にあると確定された場合、予め設定された持続時間と取得された実際の周波数同調ワードに基づいて平均制御ワードを確定するように構成された制御ワード確定モジュールと、第1の基準クロックが無効状態にあると確定された場合、平均制御ワードをデジタル位相ロックループの周波数制御ワードとして、補償位相差を確定するように構成された補償位相確定モジュールと、補償位相差に基づいて第2の基準クロックに対して位相補償を行い、更新後の第2の基準クロックを取得するように構成された位相補償モジュールと、第1の基準クロックを更新後の第2の基準クロックに切り替えるように構成された切替モジュールと、を備えるクロック切替装置を提供する。
本願の実施例は、1つ又は複数のプロセッサと、1つ又は複数のコンピュータプログラムが記憶されているメモリであって、前記1つ又は複数のコンピュータプログラムが前記1つ又は複数のプロセッサによって実行されると、前記1つ又は複数のプロセッサに、本願の実施例におけるクロック切替方法を実施させるメモリと、を備える電子機器を提供する。
本願の実施例は、コンピュータプログラムが記憶されているコンピュータ読み取り可能な記憶媒体であって、当該コンピュータプログラムがプロセッサによって実行されると、本願の実施例におけるクロック切替方法を実施するコンピュータ読み取り可能な記憶媒体を提供する。
本願の上記実施例及び他の態様、並びにそれらの実現方式に関する更なる説明は、図面の簡単な説明、発明を実施するための形態、及び特許請求の範囲において提供される。
図1は、本願の実施例におけるデジタル位相ロックループの構成を示す模式図である。 図2は、本願の実施例におけるクロック切替方法のフローチャートである。 図3は、本願の実施例におけるクロック切替方法のフローチャートである。 図4は、本願の実施例におけるクロック切替装置の構成を示す模式図である。 図5は、本願の実施例における基準クロックのシームレスな切り替えのデジタル位相ロックループの構成を示す模式図である。 図6は、本願の実施例における基準クロックのシームレスな切り替えのデジタル位相ロックループの位相検出モジュールの構成を示す模式図である。 図7は、本願の実施例における基準クロックのシームレスな切り替えの制御モジュールの状態遷移を示す模式図である。 図8は、本願の実施例における同一周波数基準クロック間のシームレスな切り替えの効果を示す図である。 図9は、本願の実施例における周波数逓倍基準クロック間のシームレスな切り替えの効果を示す図である。 図10は、本願の実施例によるクロック切替方法及び装置を実施可能なコンピューティングデバイスの例示的なハードウェアアーキテクチャの構造図である。
本願の目的、技術案及び利点をより明確にするために、以下では図面を組み合わせて本願の実施例を詳細に説明する。なお、本願の実施例及び実施例における各特徴は、矛盾しない限り、互いに任意に組み合わせることができる。
通信システムの信頼性を確保し、基準クロックの故障や周波数ドリフトによる通信システムの性能低下を防止するためには、通信システム内で2つ以上の基準クロックを候補クロックとして使用する必要がある。通信システムは、通信システム内のサービスリンクのビット誤り率が予め設定された範囲内に収まるように、実際の必要と各候補基準クロックの優先度及びその信頼性とに応じて、基準クロック間のクロック切り替えを行うことができる。また、電気通信ネットワークにおいて、通信システムのタイムアプリケーションシナリオ及びイーサネット（登録商標）同期のアプリケーションシナリオでは、クロック発生器の出力クロックが入力基準クロックを高精度に追跡できることが要求される。
このため、クロック生成チップには、通信システムにおけるメイン動作クロックとスタンバイ動作クロックとの切り替えを可能な限り円滑に行い、クロック切り替えによる動作クロックの過渡的な遷移を回避するために、適切な入力基準クロックを自動的に選択する機能を備えることが要求される。また、クロック生成チップは、様々な動作モードにおけるクロックジッタに対する要求を満たす必要がある。
図1は、本願の実施例における従来のデジタル位相ロックループの構成を示す模式図である。図1に示すように、当該デジタル位相ロックループは、第1の位相検出モジュール101、第2の位相検出モジュール102、位相誤差算出モジュール103、位相シフトモジュール104、ループフィルタ105、制御ワード生成モジュール106、数値制御式発振器107及びマルチモード分周器108を備える。
第1の位相検出モジュール101は、基準クロックfrefの第1の位相を測定するように構成され、第2の位相検出モジュール102は、フィードバッククロックffbの第2の位相を測定するように構成され、第1の位相及び第2の位相を位相誤差算出モジュール103に入力して、基準クロックfrefとフィードバッククロックffbとの間の位相差を確定する。そして、閉ループのフィードバック機構により、フィードバッククロックffbの第2の位相を基準クロックfrefの第1の位相に揃えるようにしてから、制御ワード生成モジュール106を用いて数値制御式発振器107を制御して、当該デジタル位相ロックループの入力クロックと出力クロックとの間の位相をトラッキングロック状態に保持する。位相シフトモジュール104は、フィードバッククロックffbと基準クロックfrefとの間の位相差を調整して、数値制御式発振器107から出力されたクロックの位相を調整可能にするように構成される。
図1に示すデジタル位相ロックループを用いるためには、各基準クロックが位相検出モジュール101を備える必要があり、また、記憶モジュールを用いて位相検出モジュール101又は位相検出モジュール102によって測定された第1の位相又は第2の位相を記憶する必要もあり、中央処理装置（Central Processing Unit，CPU）を用いて第1の位相と第2の位相との間の位相差を算出する必要もあり、これにより、チップ資源の浪費を招く。また、図1に示すデジタル位相ロックループは、基準クロックごとに位相シフトモジュール104をさらに必要とし、アナログ回路（例えば、アナログ位相ロックループ（Analog Phase Lock Loop，APLL））を用いて当該位相シフトモジュール104の機能を実現すると、実現が難しいだけでなく、位相補償データの誤りによる動作クロックの誤りが生じやすい。
図2は、本願の実施例におけるクロック切替方法のフローチャートである。当該クロック切替方法は、基準クロックのシームレスな切り替えのデジタル位相ロックループに設けることができるクロック切替装置に適用できる。図2に示すように、本願の実施例におけるクロック切替方法は、以下のステップS201～S204を含んでもよい。
ステップS201において、第1の基準クロックがロック状態にあると確定された場合、予め設定された持続時間と取得された実際の周波数同調ワードに基づいて平均制御ワードを確定する。
周波数同調ワード（Frequency Tuning Word，FTW）は、一方の発振回路の周波数を、発振している他方の発振回路と共振するように調整するための制御ワードである。基準クロックは、調整過程において、基準クロックに対応する周波数が減衰振動を発生し、実際の周波数同調ワードを長期的に統計することによって得られる平均制御ワードにより、当該減衰振動減衰振動の発生を減少させることができる。
なお、平均制御ワードの安定性は、予め設定された持続時間に比例し、例えば、予め設定された持続時間（例えば、200ナノ秒（ns）又は300nsなど）が長いほど、平均制御ワードの安定性はより良好である。
いくつかの実施形態において、予め設定された持続時間と取得された実際の周波数同調ワードに基づいて平均制御ワードを確定する前記ステップは、予め設定された持続時間の範囲内における複数の実際の周波数同調ワードを取得するステップと、予め設定された持続時間に基づいて複数の実際の周波数同調ワードに対して長時間平均化操作を実行することによって平均制御ワードを取得するステップと、を含む。
各時刻は1つの実際の周波数同調ワードに対応してもよく、予め設定された持続時間の範囲内で取得された複数の実際の周波数同調ワードに対して長時間平均化操作を実行する（例えば、複数の実際の周波数同調ワードを加算して平均化する）ことによって平均制御ワードを取得することにより、平均制御ワードの正確性と安定性を確保することができる。
ステップS202において、第1の基準クロックが無効状態にあると確定された場合、平均制御ワードをデジタル位相ロックループの周波数制御ワードとして、補償位相差を確定する。
デジタル位相ロックループの入力信号は、アナログデバイス（例えば、時間デジタル変換器）によって変換されたデジタル信号である。一方、デジタル位相ロックループの出力信号は、周期的なパルス列であってもよく、当該周期的なパルス列の周期は調整可能であり、デジタルフィルタの出力信号によって制御される。
平均制御ワードをデジタル位相ロックループの周波数制御ワードとすることにより、調整過程における基準クロックの周波数周期の減衰振動を減少させることができ、これにより出力クロックのジッタを減少させるとともに、当該平均制御ワードに基づいて取得された補償位相差をより正確にすることができる。
ステップS203において、補償位相差に基づいて第2の基準クロックに対して位相補償を行い、更新後の第2の基準クロックを取得する。
位相補償は、第2の基準クロックに基づいて、補償位相差を用いて当該第2の基準クロックの位相を増加又は減少させることにより、取得された更新後の第2の基準クロックをより正確にするものである。
なお、第2の基準クロックと第1の基準クロックとの間には位相差があるため、第2の基準クロックをより正確にするためには、補償位相差に基づいて第2の基準クロックに対して位相補償を行うことにより、更新後の第2の基準クロックと第1の基準クロックとの位相を揃える必要がある。
ステップS204において、第1の基準クロックを更新後の第2の基準クロックに切り替える。
第1の基準クロックは無効状態にあり、もはや動作クロックとして使用することはできないため、上述のステップS201～S204の操作により、第1の基準クロックを更新後の第2の基準クロックにシームレスに切り替えて、更新後の第2の基準クロックは第1の基準クロックの代わりに、動作クロックとして通信システムの動作クロックの安定性を確保することができる。
本実施例において、第1の基準クロックがロック状態にあると確定された場合、予め設定された持続時間と取得された実際の周波数同調ワードに基づいて平均制御ワードを確定することにより、調整過程における基準クロックの周波数周期の減衰振動を減少させることができ、これにより基準クロックのジッタを減少させる。第1の基準クロックが無効状態にあると確定された場合、平均制御ワードをデジタル位相ロックループの周波数制御ワードとして、補償位相差を確定することにより、取得された補償位相差がより正確であることを保証でき、また、当該補償位相差を記憶する必要がないため、チップの記憶リソースを節約することができる。補償位相差に基づいて第2の基準クロックに対して位相補償を行い、更新後の第2の基準クロックを取得し、当該更新後の第2の基準クロックは、クロック切り替え後のデジタル位相ロックループが使用する動作クロックであり、デジタル回路を用いてクロックの位相シフト機能を実現し、実現が簡単であり、更新後の第2の基準クロックの正確性を保証し、第1の基準クロックを更新後の第2の基準クロックにシームレスに切り替えることができる。
図3は、本願の実施例におけるクロック切替方法のフローチャートである。当該クロック切替方法は、基準クロックのシームレスな切り替えのデジタル位相ロックループに設けることができるクロック切替装置に適用できる。図3に示すように、本願の実施例におけるクロック切替方法は、以下のステップS301～S307を含んでもよい。
ステップS301において、第1の基準クロックがロック状態にあると確定された場合、予め設定された持続時間と取得された実際の周波数同調ワードに基づいて平均制御ワードを確定する。
本実施例におけるステップS301は、上述のステップS201と同一であるため、ここでは説明を省略する。
ステップS302において、第1の基準クロックが無効状態にあると確定された場合、デジタル位相ロックループを開ループ状態に設定する。
なお、第1の基準クロックが無効状態にあると確定された場合、デジタル位相ロックループが出力するクロックは誤ったものであり、誤った動作クロックを用いて通信システムの通信が乱れることを避けるためには、第1の基準クロックが一時的に動作状態を停止するようにデジタル位相ロックループを開ループ状態に設定すると同時に、デジタル発振器の出力周波数を安定的に保つように平均制御ワードの算出を停止させてステップS303を実行する必要がある。
ステップS303において、平均制御ワードをデジタル位相ロックループの周波数制御ワードとする。
デジタル位相ロックループの周波数制御ワードは、デジタル位相ロックループが異なるクロック周波数を出力することを可能にするようにデジタル位相ロックループを制御する。
デジタル位相ロックループの周波数制御ワードとして平均制御ワードを使用することにより、異なる基準クロックを同じ起点に同期させることができ、各基準クロックの周波数のさらなる計算を容易にし、調整過程における基準クロックの周波数周期の減衰振動を減少させ、これにより出力クロックのジッタを減少させる。
ステップS304において、第2の基準クロックの周波数と第1の基準クロックの周波数との間の関係に基づいて、切替分周比を確定する。
第2の基準クロックの周波数は、第1の基準クロックの周波数と同一であっても異なっていてもよく（例えば、第2の基準クロックの周波数は、第1の基準クロックの周波数の整数倍であるなど）、出力周波数を一定にしたい場合には、切替分周比は、基準クロックの周波数に反比例し、クロックの調整を容易にするとともに、電力損失を減少させる。
ステップS305において、切替分周比と第2の基準クロックに基づいてデジタル位相ロックループを開ループ測定し、補償位相差を取得する。
第2の基準クロックは、新たにアクセスされる基準クロックであるが、第2の基準クロックと第1の基準クロックとの間にずれがある（例えば、2つのクロック間に位相差が存在する、又は2つのクロックの周波数が異なるなど）ため、補償位相差が取得されるように、切替分周比と第2の基準クロックに基づいてデジタル位相ロックループを開ループ測定する必要があり、当該補償位相差は、補償後の第2の基準クロックが通信システムにより適したものになるように、第2の基準クロックを補償するために用いられる。
ステップS306において、補償位相差に基づいて第2の基準クロックに対して位相補償を行い、更新後の第2の基準クロックを取得する。
ステップS307において、第1の基準クロックを更新後の第2の基準クロックに切り替える。
なお、本実施例におけるステップS306及びステップS307は、それぞれ上述のステップS203及びステップS204と同一であるため、ここでは説明を省略する。
本実施例において、第1の基準クロックが無効状態にあると確定された場合、デジタル位相ロックループを開ループ状態に設定することにより、第1の基準クロックが一時的に動作状態を停止するようにして、誤った動作クロックを用いて通信システムの通信が乱れることを避けることができる。平均制御ワードをデジタル位相ロックループの周波数制御ワードとし、調整過程における基準クロックの周波数周期の減衰振動を減少させ、これにより基準クロックのジッタを減少させる。第2の基準クロックの周波数と第1の基準クロックの周波数との間の関係に基づいて、切替分周比を確定し、クロックの調整を容易にすることにより、電力損失を減少させる。切替分周比と第2の基準クロックに基づいてデジタル位相ロックループを開ループ測定し、補償位相差を取得し、当該補償位相差を用いて第2の基準クロックに対して位相補償を行い、更新後の第2の基準クロックを取得し、更新後の第2の基準クロックの正確性を保証し、第1の基準クロックを更新後の第2の基準クロックにシームレスに切り替えることができる。
いくつかの実施形態において、切替分周比と第2の基準クロックに基づいてデジタル位相ロックループを開ループ測定し、補償位相差を取得する前記ステップは、切替分周比に基づいて第2の基準クロックを分周し、切替待ちループのフィードバッククロックを取得するステップと、第2の基準クロックと切替待ちループのフィードバッククロックを位相同期化して処理し、基準位相差を取得するステップと、第1の基準クロックに対応するループ位相誤差を取得するステップであって、第1の基準クロックに対応するループ位相誤差は、第1の基準クロックと、クロック切り替え前のデジタル位相ロックループに対応するフィードバッククロックとの間の位相差であるステップと、ループ位相誤差と基準位相差に基づいて補償位相差を確定するステップと、を含む。
切替待ちループのフィードバッククロックは、第2の基準クロックがデジタル位相ロックループに入った後に確定されたループにおけるフィードバッククロックである。
第2の基準クロックと切替待ちループのフィードバッククロックを位相同期化して第2の基準クロックと切替待ちループのフィードバッククロックとの差分を算出することにより、基準位相差を取得することができる。当該基準位相差は、第2の基準クロックがデジタル位相ロックループ内の位相に与える影響の程度を反映することができる。第1の基準クロックに対応するループ位相誤差は、第1の基準クロックと、クロック切り替え前のデジタル位相ロックループに対応するフィードバッククロックとの間の位相差であり、第1の基準クロックがデジタル位相ロックループ内の位相に与える影響の程度を反映することができ、ループ位相誤差と基準位相差により、第1の基準クロックと第2の基準クロックとの間の差を総合的に確定することができ、即ち、第1の基準クロックを第2の基準クロックに切り替える場合、第1の基準クロックから補償後の基準クロックにシームレスに切り替えることができることを保証し、出力クロックのジッタを回避し、通信システムに対する影響の程度を低減するためには、どれだけの差分を補償する（例えば、補償位相差）必要があるかを確定することができる。
いくつかの実施形態において、ループ位相誤差と基準位相差に基づいて補償位相差を確定する前記ステップは、基準位相差が安定していると確定された場合、基準位相差とループ位相誤差に対して差分演算を行い、補償位相差を取得するステップを含む。
なお、基準位相差の算出は、第2の基準クロックがデジタル位相ロックループ内の位相に与える影響の程度を安定した基準位相差に正確に反映させ、基準位相差とループ位相誤差との間の差分の正確性を保証し、補償位相差の正確性を保証するために、ある程度の時間をかけて安定化させる必要がある。
いくつかの実施形態において、第2の基準クロックの周波数と第1の基準クロックの周波数との間の関係に基づいて、切替分周比を確定する前記ステップは、第1の基準クロックに対応する周波数と第2の基準クロックに対応する周波数が同一であると確定された場合、第2の基準クロックに対応する周波数に基づいて切替分周比を確定するステップと、第1の基準クロックに対応する周波数と第2の基準クロックに対応する周波数が倍数の関係にあると確定された場合、第1の基準クロックに対応する周波数と第2の基準クロックに対応する周波数との倍数を取得し、当該倍数と第2の基準クロックに対応する周波数とに基づいて切替分周比を確定するステップと、を含む。
第1の基準クロックに対応する周波数と第2の基準クロックに対応する周波数が同一であると確定された場合、実際のテストの必要及び第2の基準クロックに対応する周波数に基づいて切替分周比を確定することができる。例えば、第2の基準クロックに対応する周波数が10MHzである場合、シミュレーションの過程において、デジタル位相ロックループの出力クロックの周波数を8.0125GHzにロックさせるためには、切替分周比を8.0125GHz/10MHz＝801.25、即ち整数分周比を801、小数分周比を0.25に設定して、シミュレーションの効果がより実際の要求に合致することを保証することができる。
第1の基準クロックに対応する周波数と第2の基準クロックに対応する周波数が倍数の関係にあると確定された場合、例えば、第1の基準クロックの周波数が10MHzであり、第2の基準クロックの周波数が20MHzである場合、第2の基準クロックの周波数が第1の基準クロックの周波数の2倍であるため、デジタル位相ロックループの出力クロックの周波数を8.0125GHzにロックさせるためには、今回の切替分周比を8.0125GHz/20MHz ＝400.625、即ち整数分周比を400、小数分周比を0.625に設定して、シミュレーションの効果がより実際の要求に合致することを保証することができる。
いくつかの実施形態において、本願の実施例によるクロック切替方法は、補償位相差に基づいて第2の基準クロックに対して位相補償を行って更新後の第2の基準クロックを取得する前記ステップの前に、システムクロックを取得するステップと、第2の基準クロックの立ち上がりエッジとシステムクロックに基づいて、第2の基準クロックに対応する位相を確定するステップと、をさらに含む。
システムクロックは、別のアナログ位相ロックループによって提供される高精度の高周波数出力クロックであり得る。
例えば、第2の基準クロックのある立ち上がりエッジに対応する位相値を取得し、その後、システムクロックをリセット解除（例えば、システムクロックに対してクリア操作を行うことなど）して、システムクロックのリセット解除後の起点位相値を取得し、その後、第2の基準クロックのある立ち上がりエッジに対応する位相値と、システムクロックのリセット解除後の起点位相値との差分を計算することにより、システムクロックに対する第2の基準クロックの位相、即ち、第2の基準クロックに対応する位相値を正確に取得することができる。
第2の基準クロックの立ち上がりエッジとシステムクロックに基づくことにより、取得された第2の基準クロックに対応する位相値の正確性を確保し、異なる基準クロックの位相の間の相違を回避することができる。
いくつかの実施形態において、補償位相差に基づいて第2の基準クロックに対して位相補償を行って更新後の第2の基準クロックを取得する前記ステップは、第2の基準クロックに対応する位相と補償位相差に対して差分演算を行い、更新後の第2の基準クロックを確定するステップを含む。
第2の基準クロックに対応する位相と補償位相差に対して差分演算を行うことにより、第2の基準クロックが具体的に調整すべき位相差を知ることができ、取得された更新後の第2の基準クロックをより正確にして、通信システムにより適用するものとする。
いくつかの実施形態において、本願の実施例によるクロック切替方法は、第1の基準クロックがロック状態にあると確定された場合、予め設定された持続時間と取得された実際の周波数同調ワードに基づいて平均制御ワードを確定する前記ステップの前に、第1の基準クロックを検出して、第1の基準クロックの周期を含む検出結果を取得するステップと、第1の基準クロックの周期と予め設定された周期閾値に基づいて、有効状態又は無効状態を含む第1の基準クロックの状態を確定するステップと、をさらに含む。
基準クロックに対する検出は、システムクロックに基づいて行われる検出であり、当該システムクロックの周波数は基準クロックの周波数よりも高く（例えば、システムクロックの周波数は基準クロックの10倍などである）、1つ又は複数の基準クロック周期内で基準クロックをカウントし、カウント値が予め設定された閾値（例えば、予め設定された周期閾値）の範囲内にある場合、当該基準クロックが有効状態にあると見なし、カウント値が予め設定された閾値（例えば、予め設定された周期閾値）の範囲内にない場合、当該基準クロックが無効状態にあると見なす。予め設定された周期閾値は、例えば、1からカウントし、10までカウントするなど、カウント範囲であってもよい。
第1の基準クロックの周期を検出することにより、第1の基準クロックの状態を判断することができ、第1の基準クロックに問題が発生した場合に、適時に処理（例えば、基準クロックの切り替え等）を行うことができ、通信システムの動作クロックの有効性を保証することができる。
いくつかの実施形態において、本願の実施例によるクロック切替方法は、第1の基準クロックの周期と予め設定された周期閾値に基づいて第1の基準クロックの状態を確定した後、第1の基準クロックが有効状態にあると確定された場合、第1の基準クロックがロック状態にあるか否かを検出するステップをさらに含む。
第1の基準クロックが有効状態にあると確定された場合、第1の基準クロックがロック状態にあるか否かを検出する必要があり、第1の基準クロックがロック状態にあると確定された場合は、当該第1の基準クロックが通信システムの動作クロックとして使用されることを示す。第1の基準クロックがアンロック状態にあると確定された場合は、当該第1の基準クロックが通信システムの動作クロックとして使用されていないことを示す。
第1の基準クロックをさらに検出し、当該第1の基準クロックがロック状態にあるか否かを判断することにより、当該第1の基準クロックが通信システムの動作クロックとして使用されているか否かを確定し、当該第1の基準クロックの現在の状態を確定して、第1の基準クロックの後続の処理を容易にする。
いくつかの実施形態において、第1の基準クロックがロック状態にあるか否かを検出する前記ステップは、第1の基準クロックと、クロック切り替え前のデジタル位相ロックループに対応するフィードバッククロックとを位相同期化して処理し、第1の基準クロックに対応するループ位相誤差を取得するステップと、第1の基準クロックに対応するループ位相誤差のホッピング速度を取得するステップと、ループ位相誤差のホッピング速度が予め設定された速度閾値の範囲内にあると確定された場合、第1の基準クロックがロック状態にあると確定し、ループ位相誤差のホッピング速度が予め設定された速度閾値の範囲内にないと確定された場合、第1の基準クロックがアンロック状態にあると確定するステップと、を含む。
ループ位相誤差のホッピング速度は、ループにおける振動状況を反映することができる。第1の基準クロックは、ループ内の振動が安定化する傾向にあると確定された場合、即ち、ループ位相誤差のホッピング速度が、予め設定された速度閾値（例えば、各クロック周期のホッピングの大きさ、例えば、クロック周期ごとに0.001度ホッピングすることなど）の範囲内にある場合、ロック状態にあると確定され得る。
ループ位相誤差のホッピング速度が予め設定された速度閾値の範囲内にあるか否かを検出して、ループにおける振動状況を反映することにより、第1の基準クロックがロック状態にあるか否かを確定し、第1の基準クロックのさらなる処理を容易にする。
いくつかの実施形態において、本願の実施例によるクロック切替方法は、第1の基準クロックを更新後の第2の基準クロックに切り替えた後、デジタル位相ロックループを閉ループ状態に設定するステップと、実際の周波数同調ワードをデジタル位相ロックループの周波数制御ワードとするステップと、をさらに含む。
第1の基準クロックを更新後の第2の基準クロックに切り替えた後、更新後の第2の基準クロックが通信システムの動作クロックとして出力され、通信システムの正常動作が保証されるように、デジタル位相ロックループを閉ループ状態に設定する必要がある。実際の周波数同調ワードをデジタル位相ロックループの周波数制御ワードとすることにより、次のクロック切り替え時に現在の更新後の第2の基準クロックの処理を容易にし、デジタル位相ロックループのループ動作を可能にし、通信システムの動作クロックの検出及び切り替えを自動的に行うことができ、通信システムの動作クロックの有効性を保証し、通信システムの動作効率を向上させることができる。
いくつかの実施形態において、本願の実施例によるクロック切替方法は、第1の基準クロックがロック状態にあると確定された場合、予め設定された持続時間と取得された実際の周波数同調ワードに基づいて平均制御ワードを確定するステップの前に、複数の基準クロック及びそれらの優先度を取得するステップと、各基準クロックの優先度に基づいて複数の基準クロックをフィルタリングし、他の基準クロックよりも優先度の高い第1の基準クロックを取得するステップと、をさらに含む。
デジタル位相ロックループは、複数の基準クロックを同時に取得することができるが、各基準クロックを処理するのではなく、各基準クロックの優先度によって複数の基準クロックをソートし、最も優先度の高い基準クロックを第1の基準クロックとして選択し、最も優先度の高い基準クロックが優先的に処理されることを保証し、基準クロックの有効性を保証する必要がある。
以下では図面を組み合わせて本願の実施例におけるクロック切替装置を詳細に説明する。図4は、本願の実施例におけるクロック切替装置の構成を示す模式図である。図4に示すように、当該クロック切替装置は、制御ワード確定モジュール401、補償位相確定モジュール402、位相補償モジュール403及び切替モジュール404を備える。
制御ワード確定モジュール401は、第1の基準クロックがロック状態にあると確定された場合、予め設定された持続時間と取得された実際の周波数同調ワードに基づいて平均制御ワードを確定するように構成される。補償位相確定モジュール402は、第1の基準クロックが無効状態にあると確定された場合、平均制御ワードをデジタル位相ロックループの周波数制御ワードとして、補償位相差を確定するように構成される。位相補償モジュール403は、補償位相差に基づいて第2の基準クロックに対して位相補償を行い、更新後の第2の基準クロックを取得するように構成される。切替モジュール404は、第1の基準クロックを更新後の第2の基準クロックに切り替えるように構成される。
本願の実施例において、制御ワード確定モジュール401は、第1の基準クロックがロック状態にあると確定された場合、予め設定された持続時間と取得された実際の周波数同調ワードに基づいて平均制御ワードを確定することにより、調整過程における基準クロックの周波数周期の減衰振動を減少させ、基準クロックのジッタを減少させることができる。補償位相確定モジュール402を用いて、第1の基準クロックが無効状態にあると確定された場合、平均制御ワードをデジタル位相ロックループの周波数制御ワードとして、補償位相差を確定することにより、取得された補償位相差がより正確であることを保証でき、また、当該補償位相差を記憶する必要がないため、チップの記憶リソースを節約することができる。位相補償モジュール403を用いて、補償位相差に基づいて第2の基準クロックに対して位相補償を行い、更新後の第2の基準クロックを取得し、当該更新後の第2の基準クロックは、クロック切り替え後のデジタル位相ロックループが使用する動作クロックであり、デジタル回路を用いてクロックの位相シフト機能を実現し、実現が簡単であり、更新後の第2の基準クロックの正確性を保証でき、切替モジュール404を用いて、第1の基準クロックを更新後の第2の基準クロックにシームレスに切り替える。
図5は、本願の実施例における基準クロックのシームレスな切り替えのデジタル位相ロックループの構成を示す模式図である。図5に示すように、基準クロックのシームレスな切り替えのデジタル位相ロックループは、基準切替モジュール501、第1の位相検出モジュール502、第2の位相検出モジュール503、位相誤差（PHase Error，PHE）算出モジュール504、位相補償モジュール505、無限インパルス応答（Infinite Impulse Respons，IIR）フィルタ506、ループスイッチ507、比例積分（proportional-Integral，PI）フィルタ508、第1の制御ワード選択モジュール509、長時間平均計算ユニット510、制御モジュール511、ロック検出モジュール512、第2の制御ワード選択モジュール513、数値制御式発振器514及びマルチモード分周器515を備える。
基準切替モジュール501は、入力された2つ又は複数の基準クロックから1つの基準クロックを選択して第1の位相検出モジュール502に入力し、制御モジュール511からの制御信号を取得するように構成される。
第1の位相検出モジュール502は、システムクロックfsに対する第1の基準クロックfref1の第1の出力位相を測定するように構成され、第2の位相検出モジュール503は、システムクロックfsに対するフィードバッククロックffbの第2の出力位相を測定するように構成される。
システムクロックは、外部から取得された基準クロックであってもよく、例えば、他のアナログ位相ロックループにより提供される高精度の高周波数出力クロックを基準クロックとしてもよい。
図6は、本願の実施例における基準クロックのシームレスな切り替えのデジタル位相ロックループの位相検出モジュールの構成を示す模式図である。図6に示すように、第1の位相検出モジュール502又は第2の位相検出モジュール503はいずれも時間デジタル変換器601及びデジタル復号モジュール602を含んでもよい。
時間デジタル変換器601は、入力された基準クロック又はシステムクロックに対して時間からデジタルへの変換を行い、即ち、入力された時間情報をデジタル情報に変換する。デジタル復号モジュール602は、時間デジタル変換器601により出力されたデジタル情報を復号するように構成される。
例えば、デジタル復号モジュール602は、時間デジタル変換器601により出力されたシステムクロックに対応するデジタル情報をカウントし、システムクロックのリセット解除後の始点に対する各基準クロックの立ち上がりエッジの位相を算出する。デジタル復号モジュール602は、システムクロックのリセット解除後の始点に対する各フィードバッククロックの立ち上がりエッジの位相を計算するようにさらに構成されてもよい。リセット解除は、システムクロックをクリアして、異なる時刻のシステムクロックが混同されることを回避するための動作である。
位相誤差算出モジュール504は、システムクロックfsに対する第1の位相検出モジュール502により出力された第1の基準クロックfref1の第1の出力位相と、システムクロックfsに対する第2の位相検出モジュール503により出力されたフィードバッククロックの第2の出力位相とを同期させ、第1の出力位相と第2の出力位相に対して差分演算を行って、第1の基準クロックfref1に対応するループ位相誤差を取得するように構成される。第1の出力位相と第2の出力位相とを同期させることにより、計算により得られたループ位相誤差をより正確に保証することができる。
第1の基準クロックfref1が無効状態にあると確定された場合、このときのデジタル位相ロックループは開ループ状態にあり、第2の位相検出モジュール503から入力されたフィードバッククロックがクロック切り替え前のデジタル位相ロックループに対応するフィードバッククロックであれば、第1の基準クロックfref1に対応するループ位相誤差は、第1の基準クロックfref1とクロック切り替え前のデジタル位相ロックループに対応するフィードバッククロックとの間の位相差となる。
なお、第1の位相検出モジュール502により出力された第1の出力位相と第2の位相検出モジュール503により出力された第2の出力位相は、いずれもシステムクロックfsに対して算出された位相であるため、第1の出力位相と第2の出力位相との差分値は、即ち第1の基準クロックfref1とクロック切り替え前のデジタル位相ロックループに対応するフィードバッククロックとの位相差である。
位相補償モジュール505は、クロックのシームレスな切り替えが行われるときに第2の基準クロックfref2に対して位相補償を行うように構成される。
例えば、第2の基準クロックfref2に切り替えた後、マルチモード分周器515を通じて、切替分周比に基づいて第2の基準クロックfref2を分周して、切替待ちループのフィードバッククロックを取得し、その後、第2の位相検出モジュール503が第2の基準クロックfref2と切替待ちループのフィードバッククロックとの位相同期を行い、差分演算を行うように、即ち、基準位相差が取得されるように、当該切替待ちループのフィードバッククロックを第2の位相検出モジュール503に出力する。さらに、当該基準位相差と第1の基準クロックに対応するループ位相誤差との差分を演算して補償位相差を取得し、当該補償位相差により第2の基準クロックfref2に対して位相補償を行うことができ、取得された更新後の第2の基準クロックをより正確にすることを保証し、第1の基準クロックfref1を更新後の第2の基準クロックにシームレスに切り替えることができる。
ループスイッチ507は、第1の基準クロックfref1が無効状態にあると確定された場合、ループを開き、第1の基準クロックfref1がロック状態にあると確定された場合、或いは、更新後の第2の基準クロックに切り替えられ、かつ更新後の第2の基準クロックがロック状態にあると確定された場合、ループを閉じるように構成される。
ループスイッチ507が閉状態にあると確定された場合、即ち、デジタル位相ロックループが閉ループ状態にある場合、IIRフィルタ506とPIフィルタ508とを縦続接続することにより、デジタル位相ロックループのループフィルタを得ることができる。
IIRフィルタ506は、入力された位相差をフィルタリングするように構成される。PIフィルタ508は、自己のパラメータ配置に基づいてデジタル位相ロックループのループ帯域幅を調整するように構成される。
ループスイッチ507が開状態にあると確定された場合、即ち、デジタル位相ロックループが開ループ状態にある場合、IIRフィルタ506は位相差に対するフィルタとして多重化することも可能であるが、その場合、IIRフィルタ506における履歴データをクリアしてから、IIRフィルタ506を再動作させ、さらにIIRフィルタ506を通して出力された位相差をより安定化させる必要がある。その後、当該IIRフィルタ506により出力された位相差を位相補償モジュール505に入力し、位相補償モジュール505により算出された補償位相差をより正確なものとする。
第1の制御ワード選択モジュール509は、第1の基準クロックfref1が無効状態にあると確定された場合、長時間平均計算ユニット510により出力された平均制御ワードをデジタル位相ロックループの実際の制御ワードとして選択し、第1の基準クロックfref1がロック状態にあると確定された場合、実際の周波数同調ワードをデジタル位相ロックループの実際の制御ワードとして選択するように構成される。
長時間平均計算ユニット510は、第1の基準クロックfref1がロック状態にあると確定された場合、取得された実際の周波数同調ワードに対して長時間の加算平均化操作を行って平均制御ワードを取得するように構成される。
例えば、予め設定された持続時間（例えば、10秒又は20秒など）の範囲内の複数の実際の周波数同調ワードを取得することができ、その後、予め設定された持続時間に基づいて複数の実際の周波数同調ワードに対して長時間の加算平均化操作を行って平均制御ワードを取得し、当該平均制御ワードの安定性は、予め設定された持続時間に比例し、即ち、予め設定された持続時間が長いほど、取得された平均制御ワードがより安定する。当該平均制御ワードは、第1の基準クロックfref1が無効状態にあるときから第2の基準クロックfref2がロック状態にあるときまでの間の実際の制御ワード、即ち、デジタル位相ロックループが切替待ち状態にある場合の実際の制御ワードとして使用されてもよい。
制御モジュール511は、ステートマシンを通じて基準クロックがシームレスに切り替えられるときの状態を制御して、適切な基準クロックを選択するように構成される。制御モジュール511は、第1の基準クロックfref1が無効状態にあると確定された場合、ループを開くようにループスイッチ507を制御し、第1の基準クロックfref1がロック状態にあると確定された場合、或いは、更新後の第2の基準クロックに切り替えられ、かつ更新後の第2の基準クロックがロック状態にあると確定された場合、ループを閉じるようにループスイッチ507を制御するようにさらに構成される。制御モジュール511は、デジタル位相ロックループに適切な制御ワードを選択するために、第1の制御ワード選択モジュール509を制御するようにさらに構成される。ロック検出モジュール512は、第1の基準クロックfref1に対応するループ位相誤差のホッピング速度を取得するように構成され、当該ループ位相誤差のホッピング速度が予め設定された速度閾値（例えば、各クロック周期のホッピングの大きさ、例えば、クロック周期ごとに0.001度ホッピングすることなど）の範囲内にあると確定された場合、第1の基準クロックfref1がロック状態にあると確定し、当該ループ位相誤差のホッピング速度が予め設定された速度閾値の範囲内にないと確定された場合、第1の基準クロックfref1がアンロック状態にあると確定する。
マルチモード分周器515は、出力クロックを分周してフィードバッククロックを取得するように構成される。第2の基準クロックfref2が第1の基準クロックfref1の整数倍であると確定された場合、当該マルチモード分周器515の分周比に対して対応する切り替えを行う必要がある。
例えば、第1の基準クロックfref1に対応する周波数と第2の基準クロックfref2に対応する周波数との倍数（例えば、第2の基準クロッククfref2に対応する周波数が第1の基準クロックfref1に対応する周波数の2倍である場合）を取得し、当該倍数と第2の基準クロッククfref2に対応する周波数とに基づいてマルチモード分周器515の切替分周比を確定する。
ロック検出モジュール512は、第1の基準クロックfref1がロック状態にあるか否かの識別子を制御モジュール511におけるステートマシンに出力して、制御モジュール511によるデジタル位相ロックループの状態遷移を容易にするように構成される。
本実施例における基準クロックのシームレスな切り替えのデジタル位相ロックループにより、基準クロック間のシームレスな切り替えを行う際、第1の基準クロックがロック状態にあると確定された場合、予め設定された持続時間内に複数の実際の周波数同調ワードに対して長時間平均化操作を行って平均制御ワードを取得することにより、調整過程における基準クロックの周波数周期の減衰振動を減少させることができ、安定性がよく、これにより基準クロックのジッタを減少させる。第1の基準クロックが無効状態にあると確定された場合、複数の実際の周波数同調ワードの平均化操作を停止し、ループを開き、取得された平均制御ワードをデジタル位相ロックループの周波数制御ワードとし、その後、マルチモード分周器515により確定された分周比に基づいて第2の基準クロックfref2を分周し、切替待ちループのフィードバッククロックを取得し、さらに、当該フィードバッククロックと第1の基準クロックfref1に基づいて補償位相差を算出し、当該補償位相差をより正確にし、かつ当該補償位相差を記憶する必要がなく、チップの記憶リソースを節約し、外部のCPUに依存しない。補償位相差に基づいて第2の基準クロックfref2に対して位相補償を行い、更新後の第2の基準クロックを取得し、当該更新後の第2の基準クロックは、クロック切り替え後のデジタル位相ロックループが使用する動作クロックであり、デジタル位相ロックループが再び安定状態にあるようにするものである。フルデジタルのデジタル位相ロックループを用いてクロックのシームレスな切り替えを実現するため、2つの基準クロックの位相に対して同時に複数の計算及び記憶などの操作を行うことを回避し、実現が簡単であり、更新後の第2の基準クロックの正確性を保証し、第1の基準クロックを更新後の第2の基準クロックにシームレスに切り替えることができる。
図7は、本願の実施例における基準クロックのシームレスな切り替えの制御モジュールの状態遷移を示す模式図である。図7に示すように、制御モジュール511のステートマシンは、ロック待ち状態701、基準ロック状態702、開ループ状態703、切替待ち状態704及び閉ループ状態705を含む。
制御モジュール511は、まず、入力された複数の基準クロックの優先度レベルに基づいて複数の基準クロックを選択して、最も優先度の高い基準クロック（例えば、第1の基準クロックfref1）を取得し、その後、当該第1の基準クロックfref1、即ち最も優先度の高い基準クロックをデジタル位相ロックループに入力し、このとき、デジタル位相ロックループはロック待ち状態701にあり、即ち第1の基準クロックfref1のロックを待っている。
第1の基準クロックfref1がロック状態にあると確定された場合、デジタル位相ロックループは基準ロック状態702に入る。このとき、制御モジュール511は、ループスイッチ507が閉状態になるように制御し、取得された実際の周波数同調ワードに対して長時間平均計算ユニット510を通じて長時間の加算平均化操作を行い、平均制御ワードを取得する。
第1の基準クロックfref1が無効状態にあると確定された場合、デジタル位相ロックループは開ループ状態703に入る。このとき、制御モジュール511は、ループスイッチ507が開状態になるように制御し、長時間平均計算ユニット510の動作を停止すると同時に、第1の制御ワード選択モジュール509が長時間平均計算ユニット510により出力された平均制御ワードを、デジタル位相ロックループの周波数制御ワードとして選択するように制御する。
デジタル位相ロックループが開ループ状態703に入った後、制御モジュール511は、IIRフィルタ506を制御し、当該IIRフィルタ506の履歴データをクリアし、デジタル位相ロックループが切替待ち状態704に入るようにする。デジタル位相ロックループが切替待ち状態704に入ったと確定された場合、デジタル位相ロックループは、IIRフィルタ506により出力された第1の基準クロックfref1に対応するループ位相誤差がより正確になることを保証するために、予め設定された持続時間（例えば、予め設定された持続時間が500nsなどであるように設定されてもよい）待機する。その後、位相補償モジュール505が補償位相差を算出するように、IIRフィルタ506により出力された第1の基準クロックfref1に対応するループ位相誤差を位相補償モジュール505に出力し、当該補償位相差を用いて第2の基準クロックfref2に対して位相補償を行って、更新後の第2の基準クロックを取得する。
制御モジュール511は、デジタル位相ロックループの基準クロックを第1の基準クロックfref1から更新後の第2の基準クロックに切り替えて、更新後の第2の基準クロックをロック状態にし、デジタル位相ロックループをロック状態705にする。
第2の基準クロックfref2がロック状態にあると確定された場合、IIRフィルタ506における履歴データを再度クリアし、ループスイッチ507が閉状態になるように制御すると同時に、デジタル位相ロックループの制御ワードを実際の周波数同調ワードに切り替え、再びロック待ち状態701に入る必要がある。
本実施例において、制御モジュール511のステートマシンを通じて、デジタル位相ロックループが異なる状態にあるように制御して、デジタル位相ロックループの各モジュール間で協調動作を可能にし、取得された補償位相差がより正確であることを保証し、第1の基準クロックfref1が無効状態にあると確定された場合、自動的に更新後の第2の基準クロックに切り替えて、デジタル位相ロックループにおける基準クロックを再度ロックさせ、外部のCPUに依存することなく、基準クロックの安定した出力を保証することができる。
図8は、本願の実施例における同一周波数基準クロック間のシームレスな切り替えの効果を示す図である。図5に示す基準クロックのシームレスな切り替えのデジタル位相ロックループに基づいて、第1の基準クロックfref1の周波数を10MHz、第2の基準クロックfref2の周波数を10MHzと仮定し、整数分周比を801、小数分周比を0.25とし、即ち、シームレスな切り替えのデジタル位相ロックループの出力クロックの周波数を801.25*10MHz＝8.0125GHzにロックする。
図8に示すように、基準クロックのシームレスな切り替えのデジタル位相ロックループの現在の状態がロック状態にあると確定された場合、デジタル位相ロックループの出力波形は、微小振幅で振動する。クロック切り替え過程におけるデジタル位相ロックループの周波数制御ワードとして平均制御ワードを用い、デジタル位相ロックループの出力波形は基本的に8.0125GHzで安定し、微小振幅の振動が生じることはなく、第1の基準クロックfref1がロック状態にあると確定された場合、第1の基準クロックfref1の位相差は0度付近で変動し、第1の基準クロックfref1から第2の基準クロックfref2に対応する更新後の第2の基準クロックに切り替えた後、デジタル位相ロックループは切替待ち状態に入り、このとき、IIRフィルタ506により出力された第1の基準クロックfref1に対応するループ位相誤差がより正確になることを保証して、より正確な補償位相差を取得し、当該補償位相差を用いて第2の基準クロックfref2に対して位相補償を行って、更新後の第2の基準クロックを取得するために、ある期間（例えば、568nsなど）待機する必要がある。更新後の第2の基準クロックがロック状態にあると確定された場合、このとき、ロック状態にある更新後の第2の基準クロックと第1の基準クロックfref1との間の位相差は180度のままである。
本実施例では、同一周波数の第1の基準クロックと第2の基準クロックとの間で切り替えることにより、補償位相差を正確に算出することができ、第1の基準クロックを第2の基準クロックにシームレスに切り替えることができ、調整過程における基準クロックの周波数周期の減衰振動を減少させ、これにより基準クロックのジッタを減少させることができる。
図9は、本願の実施例における周波数逓倍基準クロック間のシームレスな切り替えの効果を示す図である。図5に示す基準クロックのシームレスな切り替えのデジタル位相ロックループに基づいて、第1の基準クロックfref1の周波数を10MHz、第2の基準クロックfref2の周波数を20MHzと仮定し、第2の基準クロックfref2の周波数が第1の基準クロックfref1の周波数の2倍であるため、予め設定された分周比801.25に基づいて、今回の分周比を801.25/2＝400.625に設定することができ、同様に、シームレスな切り替えのデジタル位相ロックループの出力クロックの周波数を400.625*20MHz＝8.0125GHzにロックすることができる。
図9に示すように、シームレスな切り替えのデジタル位相ロックループの現在の状態がロック状態にあると確定された場合、デジタル位相ロックループの出力波形は、微小振幅で振動する。クロック切り替え過程におけるデジタル位相ロックループの周波数制御ワードとして平均制御ワードを用い、デジタル位相ロックループの出力波形は基本的に8.0125GHzで安定し、微小振幅の振動が生じることはなく、第1の基準クロックfref1がロック状態にあると確定された場合、第1の基準クロックfref1に対応するループ位相差は1度付近で変動し、第1の基準クロックfref1から第2の基準クロックfref2に対応する更新後の第2の基準クロックに切り替えた後、第2の基準クロックfref2に対応するループ位相差は-1度付近で変動し、デジタル位相ロックループは切替待ち状態に入り、このとき、IIRフィルタ506により出力された第1の基準クロックfref1に対応するループ位相誤差がより正確になることを保証して、より正確な補償位相差（例えば、2度）を取得し、当該補償位相差を用いて第2の基準クロックfref2に対して位相補償を行って、更新後の第2の基準クロックを取得するために、ある期間（例えば、8マイクロ秒（μs）など）待機する必要がある。更新後の第2の基準クロックがロック状態にあると確定された場合、このとき、ロック状態にある更新後の第2の基準クロックと第1の基準クロックfref1との間の位相差は2度のままである。
本実施例では、第1の基準クロックと、第1の基準クロックの周波数の倍数である周波数を有する第2の基準クロックとを切り替えることにより、補償位相差を正確に算出することができ、第1の基準クロックを第2の基準クロックにシームレスに切り替えることができ、調整過程における基準クロックの周波数周期の減衰振動を減少させ、これにより基準クロックのジッタを減少させることができる。
なお、本願は、実施例に記載されかつ図面に示された特定の構成及び処理に限定されないことは明らかである。説明の利便性及び簡潔性のため、ここでは既知の方法の詳細な説明は省略し、上記で説明したシステム、モジュール及びユニットの具体的な動作過程は、前述の対応する過程を参照することができ、ここでは詳細な説明を省略する。
図10は、本願の実施例によるクロック切替方法及び装置を実施可能なコンピューティングデバイスの例示的なハードウェアアーキテクチャの構造図である。
図10に示すように、コンピューティングデバイス1000は、入力デバイス1001、入力インターフェース1002、中央処理装置1003、メモリ1004、出力インターフェース1005、及び出力デバイス1006を備える。入力インターフェース1002、中央処理装置1003、メモリ1004、及び出力インターフェース1005は、バス1007を介して互いに接続され、入力デバイス1001及び出力デバイス1006は、それぞれ、入力インターフェース1002及び出力インターフェース1005を介してバス1007に接続され、さらにコンピューティングデバイス1000の他のコンポーネントに接続される。
具体的には、入力デバイス1001は、外部から入力情報を受信し、入力インターフェース1002を介して中央処理装置1003に入力情報を送信し、中央処理装置1003は、メモリ1004に記憶されたコンピュータ実行可能な命令に基づいて入力情報を処理して出力情報を生成し、出力情報をメモリ1004に一時的又は永続的に記憶し、その後、出力情報を出力インターフェース1005を介して出力デバイス1006に転送し、出力デバイス1006は、ユーザによる使用のために、出力情報をコンピューティングデバイス1000の外部に出力する。
いくつかの実施形態において、図10に示すコンピューティングデバイスは、電子機器として実現されてもよく、当該電子機器は、コンピュータプログラムを記憶するように構成されたメモリと、メモリに記憶されたコンピュータプログラムを実行して、上述の実施例に記載のクロック切替方法を実施するように構成されたプロセッサと、を備えてもよい。
いくつかの実施形態において、図10に示すコンピューティングデバイスは、クロック切替システムとして実現されてもよく、当該クロック切替システムは、コンピュータプログラムを記憶するように構成されたメモリと、メモリに記憶されたコンピュータプログラムを実行して、上述の実施例に記載のクロック切替方法を実施するように構成されたプロセッサと、を備えてもよい。
本願の実施例は、コンピュータプログラムが記憶されているコンピュータ読み取り可能な記憶媒体であって、前記コンピュータプログラムがプロセッサによって実行されると、上述の実施例に記載のクロック切替方法を実施するコンピュータ読み取り可能な記憶媒体をさらに提供する。
上述は、本願の例示的な実施例に過ぎず、本願の保護範囲を制限するものではない。一般に、本願の様々な実施例は、ハードウェア又は専用回路、ソフトウェア、ロジック、又はそれらの任意の組み合わせで実現され得る。例えば、本願は、一部の態様がハードウェアで実現され、他の態様がコントローラ、マイクロプロセッサ、又は他のコンピューティングデバイスによって実行されるファームウェア又はソフトウェアで実現されてもよいが、これに限定されない。
本願の実施例は、モバイルデバイスのデータプロセッサがコンピュータプログラム命令を実行することによって実現されてもよく、例えば、プロセッサエンティティにおいて、或いはハードウェアによって、又はソフトウェアとハードウェアの組み合わせによって実現されてもよい。コンピュータプログラム命令は、アセンブラ命令、命令セットアーキテクチャ（ISA）命令、マシン命令、マシン関連命令、マイクロコード、ファームウェア命令、状態設定データ、或いは、1種類又は複数の種類のプログラミング言語の任意の組み合わせで記述されたソースコード若しくはオブジェクトコードであってよい。
本願の図面における任意の論理フローのブロック図は、プログラムステップを表してもよく、又は、互いに接続された論理回路、モジュール、及び機能を表してもよく、又は、プログラムステップと論理回路、モジュール、及び機能との組み合わせを表してもよい。コンピュータプログラムは、メモリに記憶され得る。メモリは、ローカル技術環境に適した任意のタイプのものであってよく、かつ任意の適切なデータ記憶技術を用いて実現されてもよく、例えば、リードオンリーメモリ（ROM）、ランダムアクセスメモリ（RAM）、光学メモリデバイス及びシステム（デジタル多用途ディスクDVD又はCDディスク）が挙げられるが、これらに限定されない。コンピュータ可読媒体は、非一時的記憶媒体を含んでもよい。データプロセッサは、ローカル技術環境に適した任意のタイプであってもよく、例えば、汎用コンピュータ、専用コンピュータ、マイクロプロセッサ、デジタル信号プロセッサ（DSP）、特定用途向け集積回路（ASIC）、プログラマブル論理デバイス（FGPA）、及びマルチコアプロセッサアーキテクチャに基づくプロセッサが挙げられるが、これらに限定されない。
例示的かつ非限定的な例により、本願の例示的な実施例に対する詳細な説明を上記に提供した。図面及び請求項を組み合わせて考慮すると、上記の実施例に対する種々の修正及び調整は当業者にとって自明であるが、本願の範囲から逸脱することはない。よって、本願の適切な範囲は、請求項に基づいて確定される。

Claims (16)

  1. 第1の基準クロックがロック状態にあると確定された場合、予め設定された持続時間と取得された実際の周波数同調ワードに基づいて平均制御ワードを確定するステップと、
    前記第1の基準クロックが無効状態にあると確定された場合、前記平均制御ワードをデジタル位相ロックループの周波数制御ワードとして、補償位相差を確定するステップと、
    前記補償位相差に基づいて第2の基準クロックに対して位相補償を行い、更新後の第2の基準クロックを取得するステップと、
    前記第1の基準クロックを前記更新後の第2の基準クロックに切り替えるステップと、を含む
    クロック切替方法。
  2. 予め設定された持続時間と取得された実際の周波数同調ワードに基づいて平均制御ワードを確定する前記ステップは、
    予め設定された持続時間の範囲内における複数の前記実際の周波数同調ワードを取得するステップと、
    前記予め設定された持続時間に基づいて複数の前記実際の周波数同調ワードに対して長時間平均化操作を実行することによって、安定性が前記予め設定された持続時間に比例する前記平均制御ワードを取得するステップと、を含む
    請求項1に記載の方法。
  3. 前記第1の基準クロックが無効状態にあると確定された場合、前記平均制御ワードをデジタル位相ロックループの周波数制御ワードとして、補償位相差を確定する前記ステップは、
    前記第1の基準クロックが無効状態にあると確定された場合、前記デジタル位相ロックループを開ループ状態に設定するステップと、
    前記平均制御ワードを前記デジタル位相ロックループの周波数制御ワードとするステップと、
    前記第2の基準クロックの周波数と前記第1の基準クロックの周波数との間の関係に基づいて、切替分周比を確定するステップと、
    前記切替分周比と前記第2の基準クロックに基づいて前記デジタル位相ロックループを開ループ測定し、前記補償位相差を取得するステップと、を含む
    請求項1に記載の方法。
  4. 前記切替分周比と前記第2の基準クロックに基づいて前記デジタル位相ロックループを開ループ測定し、前記補償位相差を取得する前記ステップは、
    前記切替分周比に基づいて前記第2の基準クロックを分周し、切替待ちループのフィードバッククロックを取得するステップと、
    前記第2の基準クロックと前記切替待ちループのフィードバッククロックを位相同期化して処理し、基準位相差を取得するステップと、
    前記第1の基準クロックに対応するループ位相誤差を取得するステップであって、前記第1の基準クロックに対応するループ位相誤差は、前記第1の基準クロックと、クロック切り替え前のデジタル位相ロックループに対応するフィードバッククロックとの間の位相差であるステップと、
    前記ループ位相誤差と前記基準位相差に基づいて前記補償位相差を確定するステップと、を含む
    請求項3に記載の方法。
  5. 前記ループ位相誤差と前記基準位相差に基づいて前記補償位相差を確定する前記ステップは、
    前記基準位相差が安定していると確定された場合、前記基準位相差と前記ループ位相誤差に対して差分演算を行い、前記補償位相差を取得するステップを含む
    請求項4に記載の方法。
  6. 前記第2の基準クロックの周波数と前記第1の基準クロックの周波数との間の関係に基づいて、切替分周比を確定する前記ステップは、
    前記第1の基準クロックに対応する周波数と前記第2の基準クロックに対応する周波数が同一であると確定された場合、前記第2の基準クロックに対応する周波数に基づいて前記切替分周比を確定するステップと、
    前記第1の基準クロックに対応する周波数と前記第2の基準クロックに対応する周波数が倍数の関係にあると確定された場合、前記第1の基準クロックに対応する周波数と前記第2の基準クロックに対応する周波数との倍数を取得し、前記倍数と前記第2の基準クロックに対応する周波数とに基づいて前記切替分周比を確定するステップと、を含む
    請求項3に記載の方法。
  7. 前記補償位相差に基づいて第2の基準クロックに対して位相補償を行って更新後の第2の基準クロックを取得する前記ステップの前に、システムクロックを取得するステップと、
    前記第2の基準クロックの立ち上がりエッジと前記システムクロックに基づいて、前記第2の基準クロックに対応する位相を確定するステップと、をさらに含む
    請求項1に記載の方法。
  8. 前記補償位相差に基づいて第2の基準クロックに対して位相補償を行って更新後の第2の基準クロックを取得する前記ステップは、
    前記第2の基準クロックに対応する位相と前記補償位相差に対して差分演算を行い、前記更新後の第2の基準クロックを確定するステップを含む
    請求項7に記載の方法。
  9. 前記第1の基準クロックがロック状態にあると確定された場合、予め設定された持続時間と取得された実際の周波数同調ワードに基づいて平均制御ワードを確定する前記ステップの前に、前記第1の基準クロックを検出して、前記第1の基準クロックの周期を含む検出結果を取得するステップと、
    前記第1の基準クロックの周期と予め設定された周期閾値に基づいて、有効状態又は無効状態を含む前記第1の基準クロックの状態を確定するステップと、をさらに含む
    請求項1に記載の方法。
  10. 前記第1の基準クロックの周期と予め設定された周期閾値に基づいて前記第1の基準クロックの状態を確定した後、前記第1の基準クロックが前記有効状態にあると確定された場合、前記第1の基準クロックがロック状態にあるか否かを検出するステップをさらに含む
    請求項9に記載の方法。
  11. 前記第1の基準クロックがロック状態にあるか否かを検出する前記ステップは、
    前記第1の基準クロックと、クロック切り替え前のデジタル位相ロックループに対応するフィードバッククロックとを位相同期化して処理し、前記第1の基準クロックに対応するループ位相誤差を取得するステップと、
    前記第1の基準クロックに対応するループ位相誤差のホッピング速度を取得するステップと、
    前記ループ位相誤差のホッピング速度が予め設定された速度閾値の範囲内にあると確定された場合、前記第1の基準クロックがロック状態にあると確定し、前記ループ位相誤差のホッピング速度が予め設定された速度閾値の範囲内にないと確定された場合、前記第1の基準クロックがアンロック状態にあると確定するステップと、を含む
    請求項10に記載の方法。
  12. 前記第1の基準クロックを前記更新後の第2の基準クロックに切り替える前記ステップの後に、前記デジタル位相ロックループを閉ループ状態に設定するステップと、
    前記実際の周波数同調ワードを前記デジタル位相ロックループの周波数制御ワードとするステップと、をさらに含む
    請求項1に記載の方法。
  13. 第1の基準クロックがロック状態にあると確定された場合、予め設定された持続時間と取得された実際の周波数同調ワードに基づいて平均制御ワードを確定する前記ステップの前に、複数の基準クロック及びそれらの優先度を取得するステップと、
    各前記基準クロックの優先度に基づいて前記複数の基準クロックをフィルタリングし、他の基準クロックよりも優先度の高い第1の基準クロックを取得するステップと、をさらに含む
    請求項1に記載の方法。
  14. 第1の基準クロックがロック状態にあると確定された場合、予め設定された持続時間と取得された実際の周波数同調ワードに基づいて平均制御ワードを確定するように構成された制御ワード確定モジュールと、
    前記第1の基準クロックが無効状態にあると確定された場合、前記平均制御ワードをデジタル位相ロックループの周波数制御ワードとして、補償位相差を確定するように構成された補償位相確定モジュールと、
    前記補償位相差に基づいて第2の基準クロックに対して位相補償を行い、更新後の第2の基準クロックを取得するように構成された位相補償モジュールと、
    前記第1の基準クロックを前記更新後の第2の基準クロックに切り替えるように構成された切替モジュールと、を備える
    クロック切替装置。
  15. 少なくとも1つのプロセッサと、
    少なくとも1つのコンピュータプログラムが記憶されているメモリであって、前記少なくとも1つのコンピュータプログラムが前記少なくとも1つのプロセッサによって実行されると、前記少なくとも1つのプロセッサに、請求項1～13のいずれか一項に記載のクロック切替方法を実施させるメモリと、を備える
    電子機器。
  16. コンピュータプログラムが記憶されているコンピュータ読み取り可能な記憶媒体であって、
    前記コンピュータプログラムがプロセッサによって実行されると、請求項1～13のいずれか一項に記載のクロック切替方法を実施する
    コンピュータ読み取り可能な記憶媒体。
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