CN111384948A - 锁相环输出信号的频率切换方法、电路及时钟产生装置 - Google Patents

Abstract

本发明涉及了一种锁相环输出信号的频率切换方法、电路及时钟产生装置，该频率切换方法包括：获取压控振荡器的频段控制信号，并判断所述频段控制信号是否发生变化；在所述频段控制信号发生变化时，获取锁相环的输入信号和反馈信号，并根据所述输入信号及所述反馈信号确定锁相环的当前状态，所述锁相环的状态包括锁定状态和失锁状态；在当前状态为失锁状态时，对锁相环的输出信号进行降频处理，并将降频处理后的信号作为时钟信号；在当前状态为锁定状态时，直接将锁相环的输出信号作为时钟信号。实施本发明的技术方案，能够更低成本、更可靠、更快速提供可用时钟，能提高软件运行效能，节省功耗。

Description

锁相环输出信号的频率切换方法、电路及时钟产生装置

技术领域

本发明涉及锁相环领域，尤其涉及一种锁相环输出信号的频率切换方法、电路及时钟产生装置。

背景技术

锁相环路是一种反馈控制电路，称为锁相环(Phase-Locked Loop，简称PLL)。他利用外部输入的参考信号控制环路内部振荡信号的频率和相位。在处理电子信号过程中，因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常广泛应用于闭环跟踪电路。在时钟领域，时钟锁相环被广泛应用于时钟的生成。

如图1所示，时钟锁相环通常由几个部分组成：鉴相器PD、环路滤波器LPF、压控振荡器VCO和环路分频器LPDIV。

鉴相器PD，是一个完成相位比较的单元。其作用是比较输入信号Fin和反馈信号Fback之间的相位差。它的输出电压正比于两个输入信号之相位差。

低通滤波器LPF，是一个有源或无源低通滤波器。其作用是滤除鉴相器输出电压中的高频分量(包括混频及其他的高频噪声)，起到平滑滤波的作用，最终输出控制信号Vc。通常由电阻、电容或电感等组成，有时也包含运算放大器。

压控振荡器VCO，是一个振荡频率受压控电压信号控制的振荡器，其振荡频率与压控电压信号之间成线性关系。振荡器VCO根据控制信号Vc输出对应的振荡频率Fosc。在一些场合，时钟需求范围需要比较大，例如从50M到1200M。若采用单一频段的VCO，将导致电压对频率的增益Kvco很大，因此细微的电压波动更容易导致输出频率的抖动，从而抖动(jitter)变大。技术手段上，可以将VCO设计成部分重叠的多个频段。例如一个低频段提供50MHz到900MHz的振荡，另外一个高频段提供700MHz到1.9G的振荡。当需要输出较高频率时，系统选择振荡器的高频段；需要输出低频时，选择另外一个。

环路分频器LPDIV，决定了输入和输出时钟的倍率，可是整数也可以是小数。关系是Fosc＝N(lpdiv)*Fin。

对于普通的PLL，输出频率Fout就是VCO频率Fosc，而且，众所周知，描述二阶锁相环的方程是一个二阶非线性微分方程(观察锁定过程)。二阶锁相环系统中VCO可以看成是一个理想的积分器。所以从系统的角度来看，如果LPF是一阶的，则PLL可以看成一个二阶系统。通常来说，PLL时钟锁定后，由于反馈时钟与输入时钟的相位差稳定，因此能够输出稳定的时钟。当系统需要改变PLL的输出频率Fout时，一般只需改变环路分频器对应的系数即可。但是，在一些实际场合中，系统要求的时钟范围很大，例如从50M到1200M。若采用单一频段的VCO，将导致电压对频率的增益Kvco很大，因此细微的电压波动更容易导致输出频率的抖动，从而抖动jitter变大。因此可以将VCO设计成具有部分重叠的多个频段。例如低频段50M到900MHz，高频段700MHz到1.9G。当需要输出较高频率时，系统选择VCO的高频段。在VCO是多频段的VCO时，虽然VCO在环路内，但是多频段VCO具有明显特殊性，即，VCO的压控电压信号Vc是由环路LPF输出的，是真正环路受控点，环路带宽很大程度上是由LPF决定的，相对于最终输出点是具有高通特性的。当直接改变VCO频段，而不改变Vc时，相对输出Fout是冲击式的瞬间响应，因此直接影响输出，在很多情况下将带来严重过冲问题。

当发生过冲情况时，若后级CPU无法运行在如此高频率，例如最多只能工作在1.2GHz频率(虽然对于750MHz已经有非常大裕度)，则将直接导致系统出错。为了不让系统崩溃，就要求大幅度调高电压。但是，即使调高电压，CPU运行速度也无法一直提高，例如无法提高到245％。这样情况下，必须增加额外硬件的解决方式，防止过冲。

发明内容

本发明要解决的技术问题在于，针对现有技术中在通过改变压控振荡器的频段来调整PLL输出时钟时会发生过冲的缺陷，提供一种锁相环输出信号的频率切换方法、电路及时钟产生装置，可降低过冲风险。

本发明解决其技术问题所采用的技术方案是：构造一种锁相环输出信号的频率切换方法，所述锁相环包括鉴相器、低通滤波器、压控振荡器及环路分频器，所述压控振荡器为多频段的压控振荡器，在切换锁相环输出信号的频率时，若需要调整压控振荡器的频段，则进行以下步骤：

获取压控振荡器的频段控制信号，并判断所述频段控制信号是否发生变化；

在所述频段控制信号发生变化时，获取锁相环的输入信号和反馈信号，并根据所述输入信号及所述反馈信号确定锁相环的当前状态，所述锁相环的状态包括锁定状态和失锁状态；

在当前状态为失锁状态时，对锁相环的输出信号进行降频处理，并将降频处理后的信号作为时钟信号；

在当前状态为锁定状态时，直接将锁相环的输出信号作为时钟信号。优选地，在所述频段控制信号发生变化时，获取锁相环的输入信号和反馈信号，并根据所述输入信号及所述反馈信号确定锁相环的当前状态，包括：

在所述频段控制信号发生变化时，根据所述频段控制信号判断是否是从低频段切换至高频段；

在从低频段切换至高频段时，再获取锁相环的输入信号和反馈信号，并根据所述输入信号及所述反馈信号确定锁相环的当前状态。

优选地，根据所述输入信号及所述反馈信号确定锁相环的当前状态，包括：

将所述输入信号与所述反馈信号进行比较，并判断两者的差异是否小于阈值；

若预设时段内两者的差异均小于阈值，则确定锁相环的当前状态为锁定状态；

若预设时段内两者的差异不小于阈值，则确定锁相环的当前状态为失锁状态。

优选地，对锁相环的输出信号进行降频处理，包括：

通过降频装置对锁相环的输出信号进行降频处理，而且，满足以下条件：

N(bnddiv)≥Fband_h(vc)/Fband_l(vc)，

其中，N(bnddiv)为所述降频装置的降频系数，Fband_h(vc)为在频率切换前的压控电压信号vc的控制下，高频段的压控振荡器输出信号的频率，Fband_l(vc)为在频率切换前的压控电压信号vc的控制下，低频段的压控振荡器输出信号的频率。

本发明还构造一种锁相环输出信号的频率切换电路，所述锁相环包括鉴相器、低通滤波器、压控振荡器及环路分频器，所述频率切换电路包括：

控制检测模块，用于获取压控振荡器的频段控制信号，并判断所述频段控制信号是否发生变化；

状态检测模块，用于在所述频段控制信号发生变化时，获取锁相环的输入信号和反馈信号，并根据所述输入信号及所述反馈信号确定锁相环的当前状态，所述锁相环的状态包括锁定状态和失锁状态；

安全降频模块，用于在当前状态为失锁状态时，对锁相环的输出信号进行降频处理，并将降频处理后的信号作为时钟信号；在当前状态为锁定状态时，直接将锁相环的输出信号作为时钟信号。

优选地，所述控制检测模块包括第三延时器及同或门，其中，所述第三延时器的输入端连接所述压控振荡器的控制端，以用于输入频段控制信号，所述第三延时器的输出端连接所述同或门的第一输入端，所述同或门的第二输入端连接所述压控振荡器的控制端，所述同或门的输出端连接所述状态检测模块。

优选地，所述状态检测模块包括：第一延时器、第二延时器、第一D触发器、第二D触发器和与门，其中，所述第一延时器的输入端连接锁相环的输入端，以用于输入锁相环的输入信号，所述第一延时器的输出端连接所述第一D触发器的时钟端，所述第一D触发器的数据输入端连接锁相环的反馈端，以用于输入锁相环的反馈信号，所述第一D触发器的数据输出端连接所述与门的第一输入端；所述第二延时器的输入端连接锁相环的反馈端，以用于输入锁相环的反馈信号，所述第二延时器的输出端连接所述第二D触发器的时钟端，所述第二D触发器的数据输入端连接锁相环的输入端，以用于输入锁相环的输入信号，所述第二D触发器的数据输出端连接所述与门的第二输入端，所述与门的输出端用于输出状态信号，所述第一D触发器和所述第二D触发器的复位端分别连接所述同或门的输出端。优选地，所述安全降频模块包括降频装置和切换开关，所述降频装置的输入端及所述切换开关的第一输入端均连接锁相环的输出端，以用于输入锁相环的输出信号，所述降频装置的输出端连接所述切换开关的第二输入端，所述切换开关的控制端用于输入所述状态信号和/或所述频段控制信号，所述切换开关的输出端用于输出时钟信号。

优选地，还包括：

降频控制模块，用于在所述频段控制信号发生变化时，根据以下公式确定降频装置的降频系数：

N(bnddiv)≥Fband_h(vc)/Fband_l(vc)，

其中，N(bnddiv)为所述降频装置的降频系数，Fband_h(vc)为在频率切换前的压控电压信号vc的控制下，高频段的压控振荡器输出信号的频率，Fband_l(vc)为在频率切换前的压控电压信号vc的控制下，低频段的压控振荡器输出信号的频率。

本发明还构造一种时钟产生装置，包括锁相环，所述锁相环包括鉴相器、低通滤波器、压控振荡器及环路分频器，所述时钟产生装置还包括以上所述的锁相环输出信号的频率切换电路。

实施本发明的技术方案，在切换锁相环输出信号的频率时，若需要调整压控振荡器的频段，则可获取压控振荡器的频段控制信号，并在检测到该频段控制信号改变时，根据输入信号和反馈信号判断当前处于失锁状态还是锁定状态，并且在失锁状态下，对锁相环的输出信号进行降频处理，以降低过冲的风险。一旦判断出处于锁定状态，就输出已经稳定的目标频率信号。因此，每次频率切换时间都是自适应的、是系统最短的，而且，在切换期间，还能以零成本向系统提供当前能提供的最高速安全时钟，发挥CPU处理能力，从而以最高速、安全的频率运行后续软件程序。因此，相比现有技术，能够更低成本、更可靠、更快速提供可用时钟，能提高软件运行效能，节省功耗。

附图说明

为了更清楚地说明本发明实施例，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。附图中：

图1是现有技术的一种锁相环的逻辑结构图；

图2是本发明锁相环输出信号的频率切换方法实施例一的流程图；

图3A是采用图2中的方法前，锁相环在重新锁定的过程中时钟信号与时间的仿真图；

图3B是采用图2中的方法后，锁相环在重新锁定的过程中时钟信号与时间的仿真图；

图4是本发明时钟产生装置实施例一的逻辑结构图；

图5是图4中控制检测模块实施例一的逻辑结构图；

图6是图4中状态检测模块实施例一的逻辑结构图；

图7是图4中状态检测模块实施例二的逻辑结构图；

图8是图4中状态检测模块实施例三的逻辑结构图；

图9是图4中状态检测模块实施例四的逻辑结构图；

图10是图4中状态检测模块实施例五的逻辑结构图；

图11是图4中安全降频模块实施例一的逻辑结构图。

具体实施方式

下面结合附图详细说明本发明的具体实施方式。

在此记载的具体实施方式/实施例为本发明的特定的具体实施方式，用于说明本发明的构思，均是解释性和示例性的，不应解释为对本发明实施方式及本发明范围的限制。除在此记载的实施例外，本领域技术人员还能够基于本申请权利要求书和说明书所公开的内容采用显而易见的其它技术方案，这些技术方案包括采用对在此记载的实施例的做出任何显而易见的替换和修改的技术方案，都在本发明的保护范围之内。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

图2是本发明锁相环输出信号的频率切换方法实施例一的流程图，该实施例的方法应用在锁相环中，该锁相环包括鉴相器、低通滤波器、压控振荡器及环路分频器，且压控振荡器为多频段的压控振荡器。另外还需说明的是，该实施例的频率切换方法可应用在当切换锁相环输出信号的频率时，需要调整压控振荡器的频段的情况下，而且，具体包括以下步骤：

步骤S10.获取压控振荡器的频段控制信号，并判断所述频段控制信号是否发生变化；

在该步骤中，若监测到频段控制信号有变化，则说明压控振荡器的频段需要切换，此时可发出一简单的脉冲信号。

步骤S20.在所述频段控制信号发生变化时，获取锁相环的输入信号和反馈信号，并根据所述输入信号及所述反馈信号确定锁相环的当前状态，所述锁相环的状态包括锁定状态和失锁状态；

在该步骤中，首先需说明的是，锁相环在锁定状态下，其输入信号和反馈信号的上升沿是对齐的(相位差恒定)。而当环路分频器的分频系数改变后，锁相环的反馈信号就会发生变化，通过检测反馈信号的变化(输入信号的频率不变)就可确定当前状态是处于锁定状态，还是处于失锁状态。

步骤S30.在当前状态为失锁状态时，对锁相环的输出信号进行降频处理，并将降频处理后的信号作为时钟信号；

在该步骤中，锁相环在失锁状态下由于可能会发生过冲，所以可对锁相环在失锁状态下的输出信号进行降频处理，即，将阻尼振荡频率强制降低，然后再作为时钟信号，可降低过冲风险。

步骤S30.在当前状态为锁定状态时，直接将锁相环的输出信号作为时钟信号。

实施该实施例的技术方案，在切换锁相环输出信号的频率时，若需要调整压控振荡器的频段，则可检测压控振荡器的频段控制信号，若检测到该信号改变，则可根据输入信号和反馈信号判断当前处于失锁状态还是锁定状态，并且在失锁状态下，对锁相环的输出信号进行降频处理，以降低过冲的风险。一旦判断出处于锁定状态，就输出已经稳定的目标频率信号。因此，每次频率切换时间都是自适应的、是系统最短的，而且，在切换期间，还能以零成本向系统提供当前能提供的最高速安全时钟，发挥CPU处理能力，从而以最高速、安全的频率运行后续软件程序。因此，相比现有技术，能够更低成本、更可靠、更快速提供可用时钟，能提高软件运行效能，节省功耗。

进一步地，所述安全降频模块根据所述锁相环的状态和所述频段控制信号综合控制降频处理。

具体地，在进行锁相环输出频率切换时，由于过冲仅发生在压控振荡器由低频段切换至高频段的过程中，而不会发生在压控振荡器由高频段切换至低频段的过程中，所以，步骤S20可具体包括：

在所述频段控制信号发生变化时，根据所述频段控制信号判断是否是从低频段切换至高频段；

在从低频段切换至高频段时，获取锁相环的输入信号和反馈信号，并根据所述输入信号及所述反馈信号确定锁相环的当前状态。

在该实施例中，仅在压控振荡器的频段是从低频段切换到高频段时，才对锁相环的输出信号进行降频处理，并将降频处理后的信号作为时钟信号。而对于压控振荡器的频段是从高频段切换到低频段的情况，不需要降频，直接将锁相环的输出信号作为时钟信号。这样，可保证不必要的降频，从而为系统提供最高速的安全时钟，发挥CPU处理能力。

下面结合一个具体例子说明锁相环输出信号的频率切换过程：首先，假设锁相环的输入信号的频率为12.5MHz，压控振荡器的频段有两个：低频段(50MHz～900MHz)、高频段(700MHz～1.9GHz)。时钟生成关系：Fout＝N(lpdiv)*Fin，系统要求时钟从750MHz提高到762.5MHz，频率切换是通过同时改变压控振荡器的频段及环路分频器的分频系数实现的：切换前，环路分频器的分频系数为60，压控振荡器工作在低频段；切换后，环路分频器的分频系数变为61，压控振荡器工作在高频段。时钟生成关系：Fout＝N(lpdiv)*Fin。在采用本发明的方法前，如图3A所示，由于压控振荡器的压控电压信号只能通过环路来逐渐改变，而在压控振荡器被瞬间切换到高频段时，压控电压信号还未来得及发生变化(同样的压控电压信号在低频段对应压控振荡频率是锁定频率，在高频段对应压控振荡频率是自由频率)，直接导致压控振荡器输出信号的频率Fosc直接从当前的750MHz变为非常高的1.85GHz，系统经过长时间的巨大过冲后才稳定到762.5MHz。而在采用本发明的方法后，如图3B所示，在失锁状态下，由于采用对输出信号进行了降频，所以原来的过冲频率点1.85GHz并未出现，而且，锁相环在重新稳定后输出频率为762.5的输出信号。

在一个可选实施例中，步骤S10为：获取频段控制信号及环路分频控制信号，并判断频段控制信号及环路分频控制信号是否发生变化。在该实施例中，可同时获取频段控制信号及环路分频控制信号，并判断这两个信号是否变化，因为一般情况下，频段控制信号及环路分频控制信号是同时发出的。当然，在其它实施例中，也可仅获取并检测频段控制信号，因为即使不捕捉环路分频控制信号，也能在步骤S20中通过检测锁相环的输入信号和反馈信号来判断环路分频控制信号是否发生变化。

在一个可选实施例中，步骤S20中，可根据以下方式确定锁相环的当前状态：将所述输入信号与所述反馈信号进行比较，并判断两者的差异是否小于阈值；若预设时段内两者的差异均小于阈值，则确定锁相环的当前状态为锁定状态；若预设时段内两者的差异不小于阈值，则确定锁相环的当前状态为失锁状态。

需要说明的是，阈值的确定与PLL的特性以及对锁定精度要求等有关，可以根据需要设置，例如振荡器的一个时钟周期。

在一个可选实施例中，步骤S30中，可根据以下方式进行降频处理：通过降频装置对锁相环的输出信号进行降频处理，而且，满足以下条件：

N(bnddiv)≥Fband_h(vc)/Fband_l(vc)，

其中，N(bnddiv)为所述降频装置的降频系数，Fband_h(vc)为在频率切换前的压控电压信号vc的控制下，高频段的压控振荡器输出信号的频率，Fband_l(vc)为在频率切换前的压控电压信号vc的控制下，低频段的压控振荡器输出信号的频率。

在该实施例中，由于压控振荡器的压控电压信号Vc具有高通特性，不会马上改变，从压控振荡器由低频段切换到高频段将导致振荡频率瞬间变高。频率变高倍数为K＝Fband_h(vc)/Fband_l(vc)，不同Vc点K是不同的K(vc)。当降频装置的降频系数N(bnddiv)大于等于K(vc)，就不会发生过冲。另外还需说明的是，Fband_l(vc)为当前压控振荡器输出信号的频率，即，锁定频率，且其可直接获取，而对于Fband_h(vc)，其可通过查表获取，例如，可预先在表中存储在多个压控电压信号vc的控制下，各个频段的压控振荡器分别所对应的输出信号的频率。

进一步地，由于每次频率切换时所对应的压控电压信号Vc的数值不同，虽然可以每次将对应的K值赋予N(bnddiv)，但是获得这个比值比较繁琐，比较难准确获得，因此可以简单设定为K在vc工作范围的最大值Kmax(vc)。

另外，还需说明的是，如果仅通过改变环路分频器的分频系数来改变输出信号的频率，即，压控振荡器的频段没有变化，理论上要将输出信号的频率降低X倍就可以，根据实际电路，常规的过冲只会在10％-20％之间，因此，只需设置X大于1.1就可降低过冲风险，优选地，X可选择1.5。因此，对于带多频段压控振荡器的锁相环，如果一些应用场景要求其仅通过改变其环路分频器的分频系数来改变输出信号的频率，而另一些应用场景要求在改变其环路分频器的分频系数的同时还要调整压控振荡器的频段，那么，关于降频装置的降频系数N(bnddiv)的选取，只要保证其大于X和K两者中的较大者即可。

图4是本发明时钟产生装置实施例一的逻辑结构图，该实施例的时钟产生装置包括锁相环10及锁相环输出信号的频率切换电路。其中，该锁相环10包括鉴相器11、低通滤波器12、压控振荡器13和环路分频器14，应理解，锁相环10中的鉴相器11、低通滤波器12、压控振荡器13、环路分频器14的功能、具体实现及逻辑关系可以采用本领域的公知做法，在此不做赘述。频率切换电路具体包括控制检测模块40、状态检测模块20及安全降频模块30，而且，控制检测模块40用于获取压控振荡器的频段控制信号，并判断所述频段控制信号是否发生变化；状态检测模块20用于在所述频段控制信号发生变化时，获取锁相环的输入信号和反馈信号，并根据所述输入信号及所述反馈信号确定锁相环的当前状态，所述锁相环的状态包括锁定状态和失锁状态；安全降频模块30用于在当前状态为失锁状态时，对锁相环的输出信号进行降频处理，并将降频处理后的信号作为时钟信号；在当前状态为锁定状态时，直接将锁相环的输出信号作为时钟信号。

在该实施例中，结合图4，控制检测模块40接收压控振荡器的频段控制信号REG_BAND；若监测到该信号有变化，则向状态检测模块20发出一信号，例如为一简单的脉冲信号，状态检测模块20通过比较输入信号Fin和反馈时钟Fback，并根据两者的差异大小输出状态信号LCK，例如，LCK为0代表失锁状态，LCK为1代表锁定状态。安全降频模块30根据锁定状态信号LCK来决定是否对锁相环的输出信号Fosc进行降频处理，待重新锁定后才直接输出锁相环的输出信号Fosc。

进一步地，在实际应用中，安全降频模块30并不为理想器件，启动的建立需要时间，为了防止在安全降频模块30启动建立时间内发生过冲，可在压控振荡器控制端的前端连接一延时模块，该延时模块的延时时间大于等于安全降频模块30的启动建立时间，即，对频段控制信号进行延时后才输入至压控振荡器。该延时模块的实现形式比较多，可以用缓冲器Buffer，可以用RC电阻电容延时线，也可以使用D触发器延时多个时钟节拍，只要延时大小能够让安全降频模块30先与频段切换工作就可以了，从而保证在安全降频模块30做出反应后再去控制压控振荡器的频段，有效阻断原来的高通特性。

在一个优选实施例中，安全降频模块30用于在当前状态为失锁状态，且根据频段控制信号判断压控振荡器由低频段切换至高频段时，才对锁相环的输出信号进行降频处理，并将降频处理后的信号作为时钟信号；在当前状态为锁定状态时，或，在当前状态为失锁状态且根据频段控制信号判断压控振荡器由高频段切换至低频段时，直接将锁相环的输出信号作为时钟信号。

在一个可选实施例中，状态检测模块20用于将所述输入信号与所述反馈信号进行比较，并判断两者的差异是否小于阈值，若预设时段内两者的差异均小于阈值，即，一定时间内一直满足要求则表示锁定，此时，确定锁相环的当前状态为锁定状态；若预设时段内两者的差异不小于阈值，则确定锁相环的当前状态为失锁状态。

在一个可选实施例中，结合图5，控制检测模块包括第三延时器41及同或门42，其中，第三延时器41的输入端连接压控振荡器的控制端，以用于输入频段控制信号REG_BAND，第三延时器41的输出端连接同或门42的第一输入端，同或门42的第二输入端连接压控振荡器的控制端，同或门42的输出端用于输出复位信号Rst，并连接至状态检测模块。在该实施例中，只要频段控制信号REG_BAND发生了变化，那么同或门42就会产生一个时间宽度为第三延时器42的延时时间大小的负脉冲。

在一个可选实施例中，结合图6，该实施例的状态检测模块采用交叉延时锁存结构来实现，具体地，该状态检测模块包括：第一延时器21、第二延时器22、第一D触发器23、第二D触发器24和与门25，关于第一延时器21和第二延时器22，需说明的是，其延时时间应大于D触发器的建立时间，且小于输出信号的周期，在实际应用中，两个延时器的延时时间可设计在合理范围内。在该实施例中，第一延时器21的输入端连接锁相环的输入端，以用于输入锁相环的输入信号Fin，第一延时器21的输出端连接第一D触发器23的时钟端，第一D触发器23的数据输入端连接锁相环的反馈端，以用于输入锁相环的反馈信号Fback，第一D触发器23的数据输出端连接与门25的第一输入端；第二延时器22的输入端连接锁相环的反馈端，以用于输入锁相环的反馈信号Fback，第二延时器22的输出端连接第二D触发器24的时钟端，第二D触发器24的数据输入端连接锁相环的输入端，以用于输入锁相环的输入信号Fin，第二D触发器24的数据输出端连接与门25的第二输入端，与门25的输出端用于输出状态信号LCK，第一D触发器23和第二D触发器24的复位端分别连接同或门42的输出端，以用于输入复位信号。

需要说明的是，本申请中的连接关系包括但不限于两个输入端基于用于接收相同输入信号而产生的连接关系，输出端与输入端连接产生的连接关系等。

下面结合图4-6说明锁相环的状态检测工作过程：锁相环在锁定期间输入信号Fin和反馈信号Fback的上升沿是对齐的(相位差恒定)，延迟任何一方的上升沿都能抓取到对方的高电平，两个D触发器23、24的输出信号始终都是1。当压控振荡器的频段控制信号改变时，两个D触发器23、24会短暂地复位一下，然后，由于压控振荡器的频段改变，或者，压控振荡器的频段及环路分频器的分频系数同时改变，所以，锁相环的输出信号Fback就发生变化，其新的上升沿会与输入信号Fin相差一个或多个输出信号Fosc的周期。若是锁相环调高输出频率，即分频系数增大(例如从N变为N+K)，则Fback将比Fin延迟K个周期，此时，第一D触发器23将输出0，从而使与门25输出的LCK信号为0，即，发出失锁信号。接着，输出信号Fosc在环路的作用下逐渐加快直到发生过冲，这时，反馈信号Fback的边沿将会领先输入信号Fin的边沿，第二D触发器24又将输出0，从而使与门25继续输出的LCK信号为0。只有在反馈信号Fback与输入信号Fin的边沿重新对齐到一定范围内时，两个D触发器23、24才又输出1，从而使与门输出的LCK信号为1，即，发出锁定信号。

在一个可选实施例中，参照图7，该实施例的状态检测模块包括：异或门221、脉冲吞噬模块222和反相器223，所述异或门221的第一输入端用于输入所述锁相环的输入信号Fin，所述异或门221的第二输入端用于输入所述锁相环的反馈信号Fback，所述异或门221的输出端与所述脉冲吞噬模块222的输入端连接，所述脉冲吞噬模块222的输出端与所述反相器223的输入端连接，所述反相器223的输出端与所述安全降频模块30的控制端连接，用于输出状态信号LCK至所述安全降频模块30。

在一个可选实施例中，参照图8，该实施例的状态检测模块包括：异或门231、电阻R1、电容C1和反相器232，所述异或门231的第一输入端用于输入所述锁相环的输入信号Fin，所述异或门231的第二输入端用于输入所述锁相环的反馈信号Fback，所述异或门231的输出端与所述电阻R1的一端连接，所述电阻R1的另一端分别与所述电容C1的一端以及所述反相器232的输入端连接，所述电容C1的另一端接地，所述反相器232的输出端与所述安全降频模块30的控制端连接，用于输出状态信号LCK至所述安全降频模块30。

在一个可选实施例中，参照图9，该实施例的状态检测模块包括：异或门241、延时单元242、与门243和反相器244，所述异或门241的第一输入端用于输入所述锁相环的输入信号Fin，所述异或门241的第二输入端用于输入所述锁相环的反馈信号Fback，所述异或门241的输出端分别与所述延时单元242的输入端和所述与门243的第一输入端连接，所述延时单元242的输出端与所述与门243的第二输入端连接，所述与门243的输出端与反相器244的输入端连接，所述反相器244的输出端与所述安全降频模块30的控制端连接，用于输出状态信号LCK至所述安全降频模块30。

在一个可选实施例中，参照图10，该实施例的状态检测模块包括：异或门251、PMOS管M1、NMOS管M2、电容C2及延时单元252，所述异或门251的第一输入端用于输入所述锁相环的输入信号Fin，所述异或门251的第二输入端用于输入所述锁相环的反馈信号Fback，所述异或门251的输出端分别与PMOS管M1及NMOS管M2的栅极连接，所述PMOS管M1的源极分别与电源端和所述电容C2的一端连接，所述NMOS管M2的源极与地之间连接一个恒流源，所述PMOS管M1和NMOS管M2的漏极相连接后，再分别与所述电容C2的另一端及延时单元252的输入端相连，延时单元252的输出端作为状态检测模块的输出端与所述安全降频模块的控制端连接，用于输出状态信号LCK至所述安全降频模块。延时单元252可由缓存来实现。本实施例中，可选地，可省去延时单元252，即，所述PMOS管M1的漏极、NMOS管M2的漏极及电容C2的另一端相连接后作为状态检测模块的输出端，用于输出状态信号LCK至所述安全降频模块。

在一个可选实施例中，结合图11，该实施例的安全降频模块包括降频装置31和切换开关32，其中，降频装置31的输入端及切换开关32的第一输入端均连接锁相环的输出端，以用于输入锁相环的输出信号Fosc，降频装置31的输出端连接切换开关32的第二输入端，切换开关32的控制端用于输入状态信号LCK及输入频段控制信号REG_BAND，切换开关32的输出端用于输出时钟信号Fout。

在此需说明的是，图11中输入状态信号LCK及输入频段控制信号REG_BAND两个信号都输入至切换开关32的控制端，应理解，可以在输入切换开关32的控制端之前，先对这两个信号进行处理，也可以直接在切换开关内部实现处理，从而使得只有在状态信号LCK为失锁且是从低频段切换至高频段时，才控制切换开关32的输入信号切换至降频装置31降频处理后的信号。另外，对于频段控制信号REG_BAND，其信号长度与压控振荡器的频段数量相关，假如压控振荡器只有两个频段，频段控制信号REG_BAND可以为1bit的信号，例如，在由低频段切换至高频段时，频段控制信号REG_BAND为1，反之为0；假如压控振荡器有两个以上的频段，频段控制信号REG_BAND可为多bit的信号。

还需说明的是，虽然该实施例中切换开关32的控制端同时输入状态信号LCK及输入频段控制信号REG_BAND两个信号，应理解，在其它实施例中，切换开关32的控制端也可仅输入状态信号LCK。

进一步地，本发明的防止时钟过冲的电路还可包括降频控制模块，用于在所述频段控制信号发生变化时，根据以下公式确定降频装置的降频系数：

N(bnddiv)≥Fband_h(vc)/Fband_l(vc)，

其中，N(bnddiv)为所述降频装置的降频系数，Fband_h(vc)为在频率切换前的压控电压信号vc的控制下，高频段的压控振荡器输出信号的频率，Fband_l(vc)为在频率切换前的压控电压信号vc的控制下，低频段的压控振荡器输出信号的频率。

另外还需说明的是，Fband_l(vc)为当前压控振荡器输出信号的频率，即，锁定频率，且其可直接获取，而对于Fband_h(vc)，其可通过查表获取，例如，可预先在表中存储在多个压控电压信号vc的控制下，各个频段的压控振荡器分别所对应的输出信号的频率。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何纂改、等同替换、改进等，均应包含在本发明的权利要求范围之内。

Claims (10)

1.一种锁相环输出信号的频率切换方法，所述锁相环包括鉴相器、低通滤波器、压控振荡器及环路分频器，所述压控振荡器为多频段的压控振荡器，其特征在于，在切换锁相环输出信号的频率时，若需要调整压控振荡器的频段，则进行以下步骤：

获取压控振荡器的频段控制信号，并判断所述频段控制信号是否发生变化；

在所述频段控制信号发生变化时，获取锁相环的输入信号和反馈信号，并根据所述输入信号及所述反馈信号确定锁相环的当前状态，所述锁相环的状态包括锁定状态和失锁状态；

在当前状态为失锁状态时，对锁相环的输出信号进行降频处理，并将降频处理后的信号作为时钟信号；

在当前状态为锁定状态时，直接将锁相环的输出信号作为时钟信号。

2.根据权利要求1所述的锁相环输出信号的频率切换方法，其特征在于，在所述频段控制信号发生变化时，获取锁相环的输入信号和反馈信号，并根据所述输入信号及所述反馈信号确定锁相环的当前状态，包括：

在所述频段控制信号发生变化时，根据所述频段控制信号判断是否是从低频段切换至高频段；

在从低频段切换至高频段时，获取锁相环的输入信号和反馈信号，并根据所述输入信号及所述反馈信号确定锁相环的当前状态。

3.根据权利要求1所述的锁相环输出信号的频率切换方法，其特征在于，根据所述输入信号及所述反馈信号确定锁相环的当前状态，包括：

将所述输入信号与所述反馈信号进行比较，并判断两者的差异是否小于阈值；

若预设时段内两者的差异均小于阈值，则确定锁相环的当前状态为锁定状态；

若预设时段内两者的差异不小于阈值，则确定锁相环的当前状态为失锁状态。

4.根据权利要求1所述的锁相环输出信号的频率切换方法，其特征在于，对锁相环的输出信号进行降频处理，包括：

通过降频装置对锁相环的输出信号进行降频处理，而且，满足以下条件：

N(bnddiv)≥Fband_h(vc)/Fband_l(vc)，

其中，N(bnddiv)为所述降频装置的降频系数，Fband_h(vc)为在频率切换前的压控电压信号vc的控制下，高频段的压控振荡器输出信号的频率，Fband_l(vc)为在频率切换前的压控电压信号vc的控制下，低频段的压控振荡器输出信号的频率。

5.一种锁相环输出信号的频率切换电路，所述锁相环包括鉴相器、低通滤波器、压控振荡器及环路分频器，其特征在于，所述频率切换电路包括：

控制检测模块，用于获取压控振荡器的频段控制信号，并判断所述频段控制信号是否发生变化；

状态检测模块，用于在所述频段控制信号发生变化时，获取锁相环的输入信号和反馈信号，并根据所述输入信号及所述反馈信号确定锁相环的当前状态，所述锁相环的状态包括锁定状态和失锁状态；

安全降频模块，用于在当前状态为失锁状态时，对锁相环的输出信号进行降频处理，并将降频处理后的信号作为时钟信号；在当前状态为锁定状态时，直接将锁相环的输出信号作为时钟信号。

6.根据权利要求5所述的锁相环输出信号的频率切换电路，其特征在于，所述控制检测模块包括第三延时器及同或门，其中，所述第三延时器的输入端连接所述压控振荡器的控制端，以用于输入频段控制信号，所述第三延时器的输出端连接所述同或门的第一输入端，所述同或门的第二输入端连接所述压控振荡器的控制端，所述同或门的输出端连接所述状态检测模块。

7.根据权利要求6所述的锁相环输出信号的频率切换电路，其特征在于，所述状态检测模块包括：第一延时器、第二延时器、第一D触发器、第二D触发器和与门，其中，所述第一延时器的输入端连接锁相环的输入端，以用于输入锁相环的输入信号，所述第一延时器的输出端连接所述第一D触发器的时钟端，所述第一D触发器的数据输入端连接锁相环的反馈端，以用于输入锁相环的反馈信号，所述第一D触发器的数据输出端连接所述与门的第一输入端；所述第二延时器的输入端连接锁相环的反馈端，以用于输入锁相环的反馈信号，所述第二延时器的输出端连接所述第二D触发器的时钟端，所述第二D触发器的数据输入端连接锁相环的输入端，以用于输入锁相环的输入信号，所述第二D触发器的数据输出端连接所述与门的第二输入端，所述与门的输出端用于输出状态信号，所述第一D触发器和所述第二D触发器的复位端分别连接所述同或门的输出端。

8.根据权利要求7所述的锁相环输出信号的频率切换电路，其特征在于，所述安全降频模块包括降频装置和切换开关，所述降频装置的输入端及所述切换开关的第一输入端均连接锁相环的输出端，以用于输入锁相环的输出信号，所述降频装置的输出端连接所述切换开关的第二输入端，所述切换开关的控制端用于输入所述状态信号和/或所述频段控制信号，所述切换开关的输出端用于输出时钟信号。

9.根据权利要求8所述的锁相环输出信号的频率切换电路，其特征在于，还包括：

降频控制模块，用于在所述频段控制信号发生变化时，根据以下公式确定降频装置的降频系数：

N(bnddiv)≥Fband_h(vc)/Fband_l(vc)，

其中，N(bnddiv)为所述降频装置的降频系数，Fband_h(vc)为在频率切换前的压控电压信号vc的控制下，高频段的压控振荡器输出信号的频率，Fband_l(vc)为在频率切换前的压控电压信号vc的控制下，低频段的压控振荡器输出信号的频率。

10.一种时钟产生装置，包括锁相环，所述锁相环包括鉴相器、低通滤波器、压控振荡器及环路分频器，其特征在于，所述时钟产生装置还包括权利要求5-9任一项所述的锁相环输出信号的频率切换电路。

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