JP2024519440A - 表皮深さ損失を軽減する高抵抗および低抵抗導体層のための方法およびデバイス - Google Patents

Abstract

高抵抗導電性材料（ＨＲＣＭ）および導体の両方を組み込む方法およびデバイスが企図されている。ＨＲＣＭは、ＨＲＣＭと導体との間の面が比較的滑らかになるように、導体上に堆積される。次に、誘電体材料が、ＨＲＣＭの露出面上に堆積される。誘電体材料と接触するＨＲＣＭの表面は、少なくとも５μｍのＲａを有するように粗面化されるか、または他の方法で押し付けられる。ＨＲＣＭと導体との間の抵抗率の比は、少なくとも５０：１または１００：１であり、導電性材料と抵抗材料との間の導電率の比は、少なくとも９：１、１９：１、または９９：１である。

Description

本発明の分野は、導電層を製造するための方法およびシステムに関する。

以下の説明は、本発明を理解するのに有用であり得る情報を含む。それは、本明細書に提供される情報のうちの任意のものが先行技術であるか、または現在請求されている発明に関連していること、あるいは具体的または黙示的に参照される任意の刊行物が先行技術であることを認めるものではない。

本明細書で特定される全ての刊行物は、各個々の刊行物または特許出願が具体的かつ個別に参照により組み込まれることが示されているのと同じ範囲で、参照により組み込まれる。組み込まれた参考文献における用語の定義または使用が、本明細書において提供されるその用語の定義と一致しないか、または矛盾する場合、本明細書において提供されるその用語の定義が適用され、参考文献におけるその用語の定義は適用されない。

回路における導体の表皮深さ損失を低減するための改善された方法、システム、およびデバイスが必要とされている。

本発明の主題は、回路における導体の表皮深さ損失を軽減することに関するシステム、方法、およびデバイスを提供する。抵抗性かつ導電性である材料（例えば、高抵抗導電性材料（high resistance conductive material，ＨＲＣＭ））が、基板、例えば誘電体の表面上に配置される。導電性材料は、典型的には回路またはその一部のパターンで、ＨＲＣＭの表面上に配置される。導電性材料は、抵抗材料よりも抵抗が低く（好ましくは抵抗がはるかに低く）、導電性が高い（好ましくは導電性がはるかに高い）。例えば、ＨＲＣＭと導電性材料との間の抵抗率の比は、典型的には５０：１または１００：１よりも大きい（例えば、ＨＲＣＭは、導電性材料よりもはるかに抵抗が大きい）。別の観点から見ると、導電性材料とＨＲＣＭとの間の導電率の比は、少なくとも９：１、１９：１、または９９：１である（例えば、導電性材料は、ＨＲＣＭよりもはるかに導電性が高い）。企図される抵抗材料（例えば、ＨＲＣＭ）は、金属（例えば、ビスマス、スズ、鉛）、それらの合金、導電性有機材料（例えば、ナノ金属（銀、銅）粒子を備えたエポキシ）、またはそれらの組み合わせのうちの少なくとも１つを含む。

抵抗材料と接触する基板の表面は、典型的には、導電性材料と接触する抵抗材料の表面よりも粗い。例えば、基板の表面（ひいては、基板と接触する抵抗材料の表面）は、少なくとも１μｍまたは５μｍの算術平均粗さ（Ｒａ）を有している。導電性材料と接触する抵抗材料の表面（したがって導電性材料の表面）のＲａは、抵抗材料と接触する基板の表面のＲａよりも少なくとも小さく、典型的にはその半分または四分の一未満である。抵抗材料の表面のＲａは、２．５μｍ未満、好ましくは１μｍ未満、０．５μｍ未満、０．１μｍ未満、または０．０１μｍ未満である。

いくつかの実施形態では、抵抗材料は、基板の表面上に配置された第１の材料と、第１の材料上に配置された第２の材料とを含み、第２の材料と第１の材料との間の抵抗率の比は、少なくとも５０：１または１００：１となるようにされている。第１の材料は、典型的には導電性であり（例えば、銅）、第１の材料の厚さは、２μｍ、１μｍ、または０．５μｍ以下である。

導電層を形成する方法が、さらに企図される。抵抗材料（例えば、ＨＲＣＭ、導電性など）が、基板の表面上に堆積される。導電性材料は、抵抗材料の表面上にさらに堆積され、典型的には回路の一部を形成する。抵抗材料は、典型的には、導電性材料よりもはるかに導電性が低く、例えば、導電性材料と抵抗材料との間の導電率の比は、少なくとも９：１、１９：１、または９９：１である。別の観点から見ると、抵抗材料と導電性材料との間の抵抗率の比は、典型的には、５０：１または１００：１よりも大きい。抵抗材料の表面（導電性材料と接触する表面）のＲａは、基板の表面（抵抗材料に接する表面）のＲａの少なくとも半分である。

いくつかの実施形態では、基板上に抵抗材料を堆積させることは、基板への抵抗材料のＣＶＤ（化学気相成長）またはＰＶＤ（物理気相成長）のうちの１つ、または基板の表面に触媒を堆積させ、触媒に抵抗材料を堆積させることを含む。基板に触媒を堆積させることは、同様に、ＣＶＤまたはＰＶＤによって触媒を堆積させること、または基板を触媒前駆体（例えば、触媒前駆体を担持する溶媒）でコーティングし、続いて触媒前駆体を活性化することを含むことができる。基板に抵抗材料を堆積させることは、基板に導体を堆積させること（例えば、２μｍ、１μｍ、または０．５μｍ以下の厚さ、例えば、ＣＶＤ、ＰＶＤ、触媒への無電解堆積などを介して）、例えば電解堆積によって、導体に抵抗材料を堆積させることも含む。

回路を形成する方法が、さらに企図される。抵抗材料が、導電層の表面上に堆積される。抵抗材料は、導電性であるが、導電層よりもはるかに導電性が低い。導電層の表面のＲａは、抵抗材料の露出面または基板の表面のＲａの半分以下である。抵抗材料の露出面は、基板に積層される。導電層の一部が除去されて、回路またはその一部を形成する。導電層に抵抗材料を堆積させることは、典型的には、ＣＶＤ、ＰＶＤ、または電解堆積を含む。

本発明の主題の様々な目的、特徴、態様および利点は、同様の数字が同様の構成要素を表す添付の図面とともに、好ましい実施形態の以下の詳細な説明からより明らかになるであろう。

図１は、導電層を形成するためのフローチャートを示す。 図２は、回路を形成するための別のフローチャートを示す。 図３は、本発明の主題の電気回路を示す。 図４は、本発明の主題の別の電気回路を示す。 図５は、本発明の主題のさらに別の電気回路を示す。

本発明の主題は、回路における導体の表皮深さ損失を軽減することに関するシステム、方法、およびデバイスを提供する。
図１は、導電層を形成するためのフローチャート１００を示す。フローチャート１００は、ステップ１１０および１２０、ならびにステップ１１０に関連する任意選択のステップ１１１～１１７、およびステップ１２０に関連する任意選択のステップ１２１および１２２を含む。

図２は、回路を形成するためのフローチャート２００を示す。フローチャート２００は、ステップ２１０、２２０、および２３０、ならびにステップ２１０に関連する任意選択のステップ２１１～２１６、およびステップ２２０に関連する任意選択のステップ２２１を含む。

図３は、誘電体基板３３０上に堆積された高抵抗導電性材料（ＨＲＣＭ）３２０上に積層された導体３１０（例えば、銅）を有する回路を示す。導体３１０は、ＨＲＣＭ３２０よりも抵抗が小さく、導電性が高い。例えば、ＨＲＣＭ３２０と導体３１０との間の抵抗率の比は、典型的には、５０：１または１００：１よりも大きい。同様に、導体３１０とＨＲＣＭ３２０との間の導電率の比は、少なくとも９：１、１９：１、または９９：１である。企図される抵抗材料（例えば、ＨＲＣＭ３２０）は、金属（例えば、ビスマス、スズ、鉛）、それらの合金、導電性有機材料（例えば、ナノ金属（銅、銀）粒子を備えたエポキシ）、またはそれらの組み合わせのうちの少なくとも１つを含む。

ＨＲＣＭ３２０と接触する基板３３０の表面は、典型的には、導体３１０に接するＨＲＣＭ３２０の表面よりも粗い。例えば、基板３３０の表面（ひいては、基板と接触するＨＲＣＭ３２０の表面）は、少なくとも１μｍまたは５μｍのＲａを有している。導体３１０と接触するＨＲＣＭ３２０の表面（したがって、導体３１０の表面）のＲａは、ＨＲＣＭと接触する基板の表面のＲａよりも少なくとも小さく、典型的には、半分または四分の一または１０％未満である。ＨＲＣＭ３２０の表面のＲａは、２．５μｍ未満、好ましくは１μｍ未満、０．５μｍ未満、０．１μｍ未満、または０．０１μｍ未満である。

図４は、誘電体基板４４０の表面に沿った導体４３０上に堆積された高抵抗導電性材料（ＨＲＣＭ）４２０上に積層された導体４１０（例えば、銅）を有する回路４００を示す。この実施形態では、抵抗材料４２０は、基板の表面上に配置された第１の材料（例えば、導体４１０）と、第１の材料上に配置された第２の材料（例えば、ＨＲＣＭ４２０）とを有するものとして見ることができ、第２の材料と第１の材料との間の抵抗率の比は、少なくとも５０：１または１００：１となるようにされている。第１の材料は、典型的には導電性であり（例えば、銅）、第１の材料の厚さは、２０μｍ、１０μｍ、または５μｍ以下である。導体４３０は、好ましくは、例えば２μｍ、１μｍ、０．５μｍ、または０．１μｍ未満の厚さの薄層として堆積され、典型的には銅である。いくつかの実施形態では、導体４３０の厚さは、導体４３０と接触している誘電体４４０の表面（または導体４３０と接触しているＨＲＣＭ４２０の表面）のＲａの半分未満、または四分の一未満である。

図５は、回路を形成するためのフローチャート５００を示す。ステップ５００Ａにおいて、ＨＲＣＭ５２０が、導電層５１０（例えば、銅）の表面上に堆積される。ＨＲＣＭ５２０は導電性であるが、その導電率は、導体層５１０の導電率よりもはるかに低く、その抵抗率は、導電層５１０よりもはるかに高い。いくつかの実施形態では、ＨＲＣＭ５２０の露出面は、（例えば、ステップ５００Ａの後またはその間に）粗面化される（表面５２１参照）か、そうでなければ、ＨＲＣＭ５２０と接触する導体層５１０の表面のＲａの少なくとも２倍を超えるＲａを有する。

ステップ５００Ｂにおいて、図示されるように、組み合わされた導体５１０およびＨＲＣＭ５２０の構造体が、基板５３０（例えば、誘電体材料）に積層される。いくつかの実施形態では、ＨＲＣＭ５２０の粗面化された表面５２１（例えば、導体層Ｉの表面のＲａの少なくとも２倍のＲａ）が、基板５３０の表面に押し付けられる。しかしながら、基板５３０の表面は、ＨＲＣＭ５２０と接触する導体層５１０の表面のＲａの少なくとも２倍のＲａを有することも企図される（例えば、表面５２１）。いずれにしても、ＨＲＣＭ５２０と基板５３０との間の接触面は、ＨＲＣＭ５２０と導体層５１０との間の接触面のＲａの少なくとも２倍のＲａを有している。

ステップ５００Ｃにおいて、導体層５１０の１つまたは複数の部分が除去され（または導体の追加部分が追加され、またはそれらの組み合わせが行われ）、導体部分５１２および５１４を備えた回路の導電パターンが形成される。

以下の説明は、本発明の主題の多くの例示的な実施形態を提供する。各実施形態は、発明の要素の単一の組み合わせを表すが、本発明の主題は、開示された要素のすべての可能な組み合わせを含むと考えられる。したがって、一実施形態が要素Ａ、Ｂ、およびＣを含み、第２の実施形態が要素ＢおよびＤを含む場合、本発明の主題は、明示的に開示されていないとしても、Ａ、Ｂ、Ｃ、またはＤの他の残りの組み合わせを含むとも考えられる。

本明細書で使用される場合、文脈が別段の指示をしない限り、「に結合される」という用語は、直接結合（互いに結合される２つの要素が互いに接触する）および間接結合（少なくとも１つの追加の要素が２つの要素の間に位置する）の両方を含むことが意図される。したがって、「に結合される」および「と結合される」という用語は同義的に使用される。

いくつかの実施形態では、本発明の特定の実施形態を説明および請求するために使用される成分の量、濃度などの特性、反応条件などを表す数は、いくつかの例では「約」という用語によって修飾されるものとして理解されるべきである。したがって、いくつかの実施形態では、本明細書および添付の特許請求の範囲に記載される数値パラメータは、特定の実施形態によって得ようとする所望の特性に応じて変化し得る近似値である。いくつかの実施形態では、数値パラメータは、報告された有効数字の数を考慮して、通常の丸め技術を適用することによって解釈されるべきである。本発明のいくつかの実施形態の広い範囲を示す数値範囲およびパラメータが近似値であるにもかかわらず、特定の例に示される数値は、実施可能な限り正確に報告されている。本発明のいくつかの実施形態において提示される数値は、それらのそれぞれの試験測定において見出される標準偏差から必然的に生じる特定の誤差を含み得る。

文脈が反対を指示しない限り、本明細書に記載される全ての範囲は、それらの終点を含むものとして解釈されるべきであり、オープンエンドの範囲は、商業的に実用的な値のみを含むものとして解釈されるべきである。同様に、値の全てのリストは、文脈がそうでないことを示さない限り、中間値を含むものと見なされるべきである。

本明細書の説明および以下の特許請求の範囲全体を通して使用される場合、「１つの（ａ）」、「１つの（ａｎ）」、および「その（ｔｈｅ）」の意味は、文脈が明確に他を指示しない限り、複数の言及を含む。また、本明細書の説明で使用されるように、「ｉｎ」の意味は、文脈が明確に別様に指示しない限り、「ｉｎ」および「ｏｎ」を含む。

本明細書に記載される全ての方法は、本明細書において別段の指示がない限り、または文脈によって明確に否定されない限り、任意の適切な順序で実施することができる。本明細書の特定の実施形態に関して提供される任意のおよび全ての例、または例示的な文言（例えば、「など」）の使用は、単に本発明をより良く説明することを意図しており、別途請求される本発明の範囲に限定を課すものではない。本明細書中のいかなる文言も、本発明の実施に不可欠な任意の請求されていない要素を示すものとして解釈されるべきではない。

本明細書に開示される本発明の代替要素または実施形態のグループ化は、限定として解釈されるべきではない。各グループのメンバーは、個別に、またはグループの他のメンバーもしくは本明細書に見出される他の要素との任意の組み合わせで、言及および請求され得る。グループの１つまたは複数のメンバーは、利便性および／または特許性の理由で、グループに含まれ得るか、またはグループから削除され得る。任意のそのような包含または削除が生じる場合、本明細書は、ここで修正されたグループを含むとみなされ、したがって、添付の特許請求の範囲において使用される全てのマーカッシュ群の書面による説明を満たす。

当業者には、本明細書の発明概念から逸脱することなく、すでに説明したもの以外のさらに多くの変更が可能であることが明らかであろう。したがって、本発明の主題は、添付の特許請求の範囲の技術思想を除いて限定されるべきものではない。さらに、明細書および特許請求の範囲の両方を解釈する際に、すべての用語は、文脈と一致する可能な限り最も広い方法で解釈されるべきである。特に、「備える（ｃｏｍｐｒｉｓｅｓ）」および「備えている（ｃｏｍｐｒｉｓｉｎｇ）」という用語は、要素、構成要素、またはステップを非排他的に指すものとして解釈されるべきであり、参照された要素、構成要素、またはステップは、明示的に参照されていない他の要素、構成要素、またはステップとともに存在、利用、または組み合わせられ得ることを示す。本明細書の特許請求の範囲において、Ａ、Ｂ、Ｃ…およびＮからなる群から選択される少なくとも１つに言及している場合、本文は、Ａ＋Ｎ、またはＢ＋Ｎ、Ｉではなく、群から１つの要素のみを要求していると解釈すべきである。

Claims (20)

1. 基板であって、
   前記基板の表面上に配置された抵抗材料であって、導電性である抵抗材料と、
   前記抵抗材料の表面上に配置された導電性材料であって、前記抵抗材料よりも抵抗が低い導電性材料と
   を備える、基板。
2. 前記基板の表面は、少なくとも５μｍの算術平均粗さ（Ｒａ）を有している、請求項１に記載の基板。
3. 前記抵抗材料の表面のＲａは、前記基板の表面のＲａよりも、少なくとも小さいか、または半分未満である、請求項１または２に記載の基板。
4. 前記抵抗材料の表面のＲａは、２．５μｍ、１μｍ、または０．１μｍ未満である、請求項１～３のいずれか一項に記載の基板。
5. 前記抵抗材料は、金属、合金、または導電性有機材料のうちの１つを含む、請求項１～４のいずれか一項に記載の基板。
6. 前記抵抗材料と前記導電性材料との間の抵抗率の比は、少なくとも５０：１または１００：１である、請求項１～５のいずれか一項に記載の基板。
7. 前記導電性材料と前記抵抗材料との間の導電率の比は、少なくとも９：１、１９：１、または９９：１である、請求項１～６のいずれか一項に記載の基板。
8. 前記抵抗材料は、前記基板の表面上に配置された第１の材料と、前記第１の材料上に配置された第２の材料とを含み、前記第２の材料と前記第１の材料との間の抵抗率の比は、少なくとも５０：１または１００：１である、請求項１～７のいずれか一項に記載の基板。
9. 前記第１の材料は、導電性であり、前記第１の材料の厚さは、１μｍ以下である、請求項８に記載の基板。
10. 導電層を形成する方法であって、
    基板の表面上に抵抗材料を堆積させることであって、前記抵抗材料は導電性である、抵抗材料を堆積させること、
    前記抵抗材料の表面上に導電性材料を堆積させること
    を含み、前記抵抗材料の表面のＲａは、前記基板の表面のＲａの少なくとも半分である、方法。
11. 前記導電性材料は、回路の一部を形成している、請求項１０に記載の方法。
12. 前記基板上に前記抵抗材料を堆積させることは、（ｉ）前記基板上への前記抵抗材料のＣＶＤ（化学気相成長）またはＰＶＤ（物理気相成長）、または（ｉｉ）前記基板の表面に触媒を堆積させ、前記触媒に前記抵抗材料を堆積させることを含む、請求項１０または１１に記載の方法。
13. 前記基板に触媒を堆積させることは、（ｉ）ＣＶＤまたはＰＶＤによって前記触媒を堆積させること、または（ｉｉ）前記基板を触媒前駆体でコーティングし、前記触媒前駆体を活性化させることを含む、請求項１０～１２のいずれか一項に記載の方法。
14. 前記基板上に前記抵抗材料を堆積させることは、前記基板に導体を堆積させること、前記導体に前記抵抗材料を堆積させることを含む、請求項１０～１３のいずれか一項に記載の方法。
15. 導体の厚さは、１μｍ以下である、請求項１０～１４のいずれか一項に記載の方法。
16. 前記導電性材料と前記抵抗材料との間の導電率の比は、少なくとも９：１、１９：１、または９９：１である、請求項１０～１５のいずれか一項に記載の方法。
17. 回路を形成する方法であって、
    導電層の表面上に抵抗材料を堆積させることであって、前記抵抗材料は導電性であり、前記導電層の表面のＲａは、前記抵抗材料の露出面のＲａの半分以下である、抵抗材料を堆積させること、
    前記抵抗材料の前記露出面を基板に積層すること、
    前記導電層の一部を除去して前記回路を形成すること
    を含む、方法。
18. 前記導電層上に前記抵抗材料を堆積させることは、ＣＶＤ、ＰＶＤ、または電解堆積を含む、請求項１７に記載の方法。
19. 前記導電層と前記抵抗材料との間の導電率の比は、少なくとも９：１、１９：１、または９９：１である、請求項１７または１８に記載の方法。
20. 前記抵抗材料と前記導電層との間の抵抗率の比は、少なくとも５０：１または１００：１である、請求項１７～１９のいずれか一項に記載の方法。