JP2024516204A - フォトニック集積回路を集積するファンアウトモジュール - Google Patents

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Abstract

半導体パッケージは、少なくとも１つのフォトニック集積回路（１１４）を少なくとも部分的に収容する第１のモールド層を含む。第１のモールド層上に再分配層構造が製造され、再分配層構造は、誘電体材料（１１０）及び導電性構造を含む。再分配層構造上に、少なくとも１つの半導体チップ（１０２）を少なくとも部分的に収容する第２のモールド層（１６０）が製造される。再分配層構造は、少なくとも１つの半導体チップ（１０２）と少なくとも１つのフォトニック集積回路（１１４）との間の電気経路を提供する。光が少なくとも１つのフォトニック集積回路（１１４）の光インターフェースの上方の誘電体材料（１１０）を透過可能となるように、光インターフェースの上方のエリア内の第２のモールド層（１６０）内に１つ以上の空隙（１０８）が画定される。【選択図】図１

Description

フォトニック集積回路は、今日、かつてないほど普及している。フォトニック集積回路は、複数のフォトニック機能を集積するデバイスであり、したがって、電子集積回路に類似している。両者の大きな違いは、フォトニック集積回路が、典型的には可視スペクトル又は近赤外線における光波長に課される情報信号のための機能を提供することである。フォトニック集積回路のために最も商業的に利用されている材料台（material platform）は、リン化インジウム（indium phosphide、ＩｎＰ）であり、これは、同じチップ上に様々な光学的能動機能及び受動機能を集積することを可能にする。フォトニック集積回路の最初の例は、独立して制御される２つのデバイスセクション（利得（gain）セクション及びＤＢＲミラーセクション）からなる、単純な２セクション分布ブラッグ反射器（distributed Bragg reflector、ＤＢＲ）レーザであった。その結果、全ての現代のモノリシック波長可変レーザ、広域波長可変レーザ、外部変調レーザ及びトランスミッタ、並びに、集積レシーバ等は、フォトニック集積回路の例である。
フォトニック集積回路が半導体チップ（例えば、論理ダイ）と集積される場合、フォトニック集積回路は、データが光ファイバを介して半導体デバイスに及び半導体デバイスから光信号を介して伝達されることを可能にするインターフェースを提供する。そのような集積のための２．５Ｄアーキテクチャは、半導体チップを備えた基板上に装着されたフォトニック集積回路を含む。フォトニック集積回路は、光ファイバと、半導体チップへの電気経路を提供する基板上の導体トレースと、に結合される。しかしながら、そのようなアーキテクチャは、所望の性能及び効率を達成するための高密度で短距離の相互接続を提供することができない。フォトニック集積回路と半導体チップとのより緊密な集積化は、フォトニック集積回路が光ファイバとインターフェースするためにアクセス可能なままでなければならないという要件によって妨げられる。
本開示のいくつかの実施形態による、フォトニック集積回路を集積するファンアウトモジュールを実装する例示的な半導体モジュールのブロック図である。 本開示のいくつかの実施形態による、フォトニック集積回路を集積するファンアウトモジュールを実装する例示的な半導体モジュールの断面図である。 いくつかの実施形態による、フォトニック集積回路を集積するファンアウトモジュールを製造するための例示的なプロセスフローの一部を示す図である。 いくつかの実施形態による、フォトニック集積回路を集積するファンアウトモジュールを製造するための例示的なプロセスフローの別の部分を示す図である。 いくつかの実施形態による、フォトニック集積回路を集積するファンアウトモジュールを製造するための例示的なプロセスフローの別の部分を示す図である。 いくつかの実施形態による、フォトニック集積回路を集積するファンアウトモジュールを製造するための例示的なプロセスフローの別の部分を示す図である。 いくつかの実施形態による、フォトニック集積回路を集積するファンアウトモジュールを製造するための例示的なプロセスフローの別の部分を示す図である。 いくつかの実施形態による、フォトニック集積回路を集積するファンアウトモジュールを製造するための例示的なプロセスフローの別の部分を示す図である。 いくつかの実施形態による、フォトニック集積回路を集積するファンアウトモジュールを製造するための例示的なプロセスフローの別の部分を示す図である。 いくつかの実施形態による、フォトニック集積回路を集積するファンアウトモジュールを製造するための例示的なプロセスフローの別の部分を示す図である。 いくつかの実施形態による、フォトニック集積回路を集積するファンアウトモジュールを製造するための例示的なプロセスフローの別の部分を示す図である。 いくつかの実施形態による、フォトニック集積回路を集積するファンアウトモジュールを製造するための例示的なプロセスフローの別の部分を示す図である。 いくつかの実施形態による、フォトニック集積回路を集積するファンアウトモジュールを製造するための例示的なプロセスフローの別の部分を示す図である。 いくつかの実施形態による、フォトニック集積回路を集積するファンアウトモジュールを製造するための例示的なプロセスフローの別の部分を示す図である。 いくつかの実施形態による、フォトニック集積回路を集積するファンアウトモジュールを製造する例示的な方法のフロー図である。 いくつかの実施形態による、フォトニック集積回路を集積するファンアウトモジュールを製造する別の例示的な方法のフロー図である。 いくつかの実施形態による、フォトニック集積回路を集積するファンアウトモジュールを製造する別の例示的な方法のフロー図である。 いくつかの実施形態による、フォトニック集積回路を集積するファンアウトモジュールを製造する別の例示的な方法のフロー図である。 いくつかの実施形態による、フォトニック集積回路を集積するファンアウトモジュールを製造する別の例示的な方法のフロー図である。
本開示による実施形態は、半導体チップとフォトニック集積回路との間の高密度相互接続を可能にしながら、半導体チップが１つ以上のフォトニック集積回路とコパッケージ（co-packaged）されるのを可能にする半導体パッケージのためのアーキテクチャ及び製造プロセスを提供する。このアーキテクチャは、半導体チップを収容する上部モールド層内の空隙を通してパッケージ構造の外部からフォトニック集積回路へのアクセスを可能にする。フォトニック集積回路へ及び／又はフォトニック集積回路から光信号を伝達するために、これらの空隙内に光結合部が配設される。フォトニック集積回路は、フォトニック集積回路と半導体チップとの間の短距離高密度相互接続を可能にするために、第１のモールド層の下の下部モールド層に埋め込まれる。このようにして、光ファイバがパッケージ構造に結合されて、フォトニック集積回路と半導体チップとの間の短い電気経路を維持しながら、フォトニック集積回路へ及びフォトニック集積回路から光を伝達する。
一実施形態は、本開示によるフォトニック集積回路を集積するファンアウトモジュールを製造する方法を対象とする。方法は、少なくとも１つのフォトニック集積回路を少なくとも部分的に収容する第１のモールド層を製造することを含む。また、方法は、第１のモールド層上に、誘電体材料と導電性構造とを含む再分配層構造を製造することを含む。また、方法は、再分配層上に、少なくとも１つの半導体チップを少なくとも部分的に収容する第２のモールド層を製造することを含み、再分配層構造は、少なくとも１つの半導体チップと少なくとも１つのフォトニック集積回路との間に電気経路を提供する。方法は、光が少なくとも１つのフォトニック集積回路の光インターフェースの上方の誘電体材料を透過可能であるように、光インターフェースの上方のエリア内の第２のモールド層の１つ以上の部分を除去することを更に含む。
いくつかの例では、方法は、第２のモールド層の１つ以上の部分の除去によって露出された誘電体材料の表面上に１つ以上の光ファイバ結合部を装着することを含む。
方法のいくつかの例では、再分配層上に、少なくとも１つの半導体チップを少なくとも部分的に収容する第２のモールド層であって、再分配層構造が、少なくとも１つの半導体チップと少なくとも１つのフォトニック集積回路との間の電気経路を提供する、第２のモールド層を製造することは、少なくとも１つのスペーサを、少なくとも１つのフォトニック回路の光インターフェースの上方にある誘電体材料のエリアに取り付けることを更に含む。これらの例では、第２のモールド層を製造する方法は、少なくとも１つの半導体チップと少なくとも１つのスペーサとの周りに封入材料を堆積させることを更に含む。
方法のいくつかの例では、光が少なくとも１つのフォトニック集積回路の光インターフェースの上方の誘電体材料を透過可能であるように、光インターフェースの上方のエリア内の第２のモールド層の１つ以上の部分を除去することは、少なくとも１つのスペーサの周りを切断することと、剥離フィルムを使用して誘電体材料に取り付けられている少なくとも１つのスペーサを除去することと、を更に含む。
いくつかの例では、方法は、第１のモールド層内に埋め込まれた複数の導電性ピラーに複数のはんだ構造を取り付けることを含む。
いくつかの例では、第１のモールド層は、少なくとも１つのブリッジ構造を含み、第２のモールド層は、少なくとも１つの周辺デバイスを含み、再分配層構造は、ブリッジ構造を介して少なくとも１つの半導体チップと少なくとも１つの周辺デバイスとの間の通信経路を提供する。
別の実施形態は、本発明によるフォトニック集積回路を集積するファンアウトモジュールを実装する半導体パッケージを対象とする。半導体パッケージは、少なくとも１つのフォトニック集積回路を少なくとも部分的に収容する第１のモールド層を含む。また、パッケージは、第１のモールド層上の再分配層構造を含み、再分配層構造は、誘電体材料及び導電性構造を含む。パッケージは、再分配層構造上の少なくとも１つの半導体チップを少なくとも部分的に収容する第２のモールド層を更に含む。再分配層構造は、少なくとも１つの半導体チップと少なくとも１つのフォトニック集積回路との間に電気経路を提供する。少なくとも１つのフォトニック集積回路の光インターフェースの上方のエリア内の第２のモールド層内に１つ以上の空隙が画定され、光が光インターフェースの上方の誘電体材料を透過可能であるようになっている。
半導体パッケージのいくつかの例では、フォトニック集積回路は、光インターフェース及び複数の金属相互接続部が上に配設されているインターフェース表面を含む。これらの例では、金属相互接続部は、半導体チップの下方の第１のモールド層のエリア内に配設され、金属相互接続部のうち少なくともいくつかは、再分配層構造を通して半導体チップに電気的に接続される。いくつかの例では、フォトニック集積回路は、金属相互接続部のうち少なくともいくつかを半導体パッケージの底面上のはんだ構造に電気的に接続するシリコン貫通ビアを含む。いくつかの例では、光インターフェースの上方の再分配層のセクションは、誘電体材料のみから構成されている。
いくつかの例では、半導体パッケージは、第２のモールド層内に画定された１つ以上の空隙内に露出される再分配層構造の誘電体材料の表面上に装着された１つ以上の光ファイバ結合部を含む。
半導体パッケージのいくつかの例では、第１のモールド層は、半導体パッケージデバイスの底面上のはんだ構造を再分配層構造に電気的に接続する複数の導電性ピラーを収容する。
半導体パッケージのいくつかの例では、フォトニック集積回路は、再分配層構造を通して導電性ピラーから電力及び接地を受け取る。
更に別の実施形態は、本開示によるフォトニック集積回路を集積するファンアウトモジュールのための装置を対象とする。装置は、基板と、基板上に装着された半導体パッケージと、を含む。半導体パッケージは、少なくとも１つのフォトニック集積回路を少なくとも部分的に収容する第１のモールド層を含む。また、パッケージは、第１のモールド層上の再分配層構造を含み、再分配層構造は、誘電体材料及び導電性構造を含む。パッケージは、再分配層構造上の少なくとも１つの半導体チップを少なくとも部分的に収容する第２のモールド層を更に含む。再分配層構造は、少なくとも１つの半導体チップと少なくとも１つのフォトニック集積回路との間に電気経路を提供する。少なくとも１つのフォトニック集積回路の光インターフェースの上方のエリア内の第２のモールド層内に１つ以上の空隙が画定され、光が光インターフェースの上方の誘電体材料を透過可能であるようになっている。
半導体パッケージのいくつかの例では、フォトニック集積回路は、光インターフェース及び複数の金属相互接続部が上に配設されているインターフェース表面を含む。これらの例では、金属相互接続部は、半導体チップの下方の第１のモールド層のエリア内に配設され、金属相互接続部のうち少なくともいくつかは、再分配層構造を通して半導体チップに電気的に接続される。いくつかの例では、フォトニック集積回路は、金属相互接続部のうち少なくともいくつかを半導体パッケージの底面上のはんだ構造に電気的に接続するシリコン貫通ビアを含む。いくつかの例では、光インターフェースの上方の再分配層のセクションは、誘電体材料のみから構成されている。装置は、光結合部に結合された１つ以上の光ファイバを更に含む。
装置のいくつかの例では、フォトニック集積回路は、光インターフェース及び複数の金属相互接続部が上に配設されているインターフェース表面を含む。これらの例では、金属相互接続部は、半導体チップの下方の第１のモールド層のエリア内に配設され、金属相互接続部のうち少なくともいくつかは、再分配層構造を通して半導体チップに電気的に接続される。いくつかの例では、フォトニック集積回路は、金属相互接続部のうち少なくともいくつかを半導体パッケージの底面上のはんだ構造に電気的に接続するシリコン貫通ビアを含む。いくつかの例では、光インターフェースの上方の再分配層のセクションは、誘電体材料のみから構成されている。
いくつかの例では、装置は、第２のモールド層内に画定された１つ以上の空隙内に露出される再分配層構造の誘電体材料の表面上に装着された１つ以上の光ファイバ結合部を含む。
本開示による実施形態は、図１から始めて更に詳細に説明される。明細書及び図面を通じて、同じ符号は同じ構成要素を指す。図１は、本開示のいくつかの実施形態による、ファンアウトパッケージ構造１００の例示的なアーキテクチャのブロック図を示している。パッケージ構造１００アーキテクチャの実施形態は、例えば、パーソナルコンピュータ、ノートブック、タブレット、スマートフォン、ストレージデータセンタ等の高性能用途、又は、金融、生命科学、及び／若しくは人工知能等のように、大規模データベース及び／若しくは分析を伴う用途において有用であり得る。多くの他の用途が可能である。加えて、例示的なパッケージ構造１００は、このような処理ユニットの半導体チップとコパッケージ化されるフォトニック集積回路（photonic integrated circuit、ＰＩＣ）を含む様式で、本明細書で説明されるように組み立てることができる。更に、例示的なパッケージ構造（１００）は、ＰＩＣへの光ファイバ結合のためのアクセスを依然として提供しながら、半導体チップへの短距離電気接続を提供する。
図１に示す例示的なパッケージ構造は、モールド層１６０内の封入材料１６２内に少なくとも部分的に封入された半導体チップ１０２を含む。半導体チップ１０２は、様々な集積回路のうち何れかであり得る。実施例の非網羅的リストは、マイクロプロセッサ、中央処理ユニット（central processing unit、ＣＰＵ）、グラフィックス処理ユニット（ＧＰＵ）、両方の態様を組み合わせたアクセラレーテッド処理ユニット（accelerated processing unit、ＡＰＵ）、及び、特定用途向け集積回路等を含む。モールド層１６０は、モールド層１６０の下方の誘電体材料１１０を露出させる複数の空隙１０８を含む。誘電体材料１１０は、モールド層１６０の下方の再分配層（redistribution layer、ＲＤＬ）構造の誘電体材料であり得る。光結合部１０４は、誘電体材料１１０上の空隙１０８内に配設される。光結合部１０４は、光ファイバ１０６をパッケージ構造１００に結合するのに適している。
図１では見えないが、例示的なパッケージ構造１００は、ＰＩＣモジュール１１４を埋め込む別のモールド層を含み、図１では隠されているため破線で示されている。ＰＩＣモジュール１１４は、電気信号を光信号に変換するか、光信号を電気信号に変換するか、又は、その両方を行う。半導体チップ１０２は、半導体チップ１０２の活性面の周辺における入力／出力（Ｉ／Ｏ）相互接続がＰＩＣモジュール１１４の相互接続に近接するように、ＰＩＣモジュール１１４の一部の上に張り出している。光結合部１０４は、光インターフェースを含むＰＩＣモジュール１１４の異なる部分の上方に配設される。光インターフェースは、光検出器、光変調器、レーザ、デジタル／アナログ変換器、アナログ／デジタル変換器及び増幅器等のように、光信号を送るか又は受け取るための、或いは、光信号を送るか又は受け取るための構成要素を含む。本明細書に開示される実施形態は、ＰＩＣモジュール１１４の特定の実施形態に依存せず、ＰＩＣモジュール１１４によって電気信号に／電気信号から変換される光信号を伝達するために、ＰＩＣモジュール１１４の光インターフェースへのアクセスが必要とされるだけで十分である。データは、光ファイバ１０６を介してＰＩＣモジュールへ及び／又はＰＩＣモジュールから光信号を介して透過される。電気信号は、電気経路を通してＰＩＣモジュール１１４と半導体チップ１０２との間でデータを伝達する。
いくつかの実施形態では、周辺デバイス（例えば、高帯域幅メモリ（high bandwidth memory、ＨＢＭ）デバイス又は他の積層メモリデバイス）は、半導体チップ１０２とコパッケージ化され得る。図１は、例示的なパッケージ構造１００が、メモリデバイス１２０等のコパッケージ周辺デバイスを含むことを示している。メモリデバイス１２０もモールド層１６０内に封入される。メモリデバイス１２０と半導体チップ１０２との間の電気経路は、ＰＩＣモジュール１１４と同じモールド層（図１では見えない）に埋め込まれたブリッジ構造１３０を含む。ブリッジ構造１３０は、図１では見えないように破線で示されている。ブリッジ構造１３０は、半導体チップ１０２に近接する相互接続チップの表面上の第１の導電性構造と、メモリデバイス１２０に近接する相互接続チップの表面上の第２の導電性構造と、相互接続チップの表面上の第１及び第２の導電性構造を接続する導電性トレースを含む基板部分と、を含む相互接続チップであり得る。
いくつかの実施形態では、例示的なパッケージ構造１００は、パッケージ構造１００の構成要素に電力及び接地を供給し、外部構成要素へのＩ／Ｏ経路を提供するために、基板１９０上に装着される。
更なる説明のために、図２は、いくつかの実施形態による、図１の例示的なパッケージ構造１００の断面図を示している。この断面は、図１のＡ線に沿って取られている。図２の例示的なパッケージ構造１００は、ＰＩＣモジュール１１４が内部に埋め込まれたモールド層２０６と、封入材料２２４内に少なくとも部分的に収容された複数の導電性ピラー２０８と、を含む。モールド層２０６は、誘電体層２１０上に製造される。ＰＩＣモジュール１１４は、ＰＩＣダイ２１６の一方の側に接続領域２１７を有するＰＩＣダイ２１６を含み、その上に光インターフェース２１８及びＰＩＣ相互接続部２２０が配設される。様々な例では、光インターフェース２１８は、ＰＩＣ相互接続部２２０を通して出力される電気信号にＰＩＣダイ２１６内の回路によって変換される光信号を受け取る光検出器を含む。様々な例では、光インターフェース２１８は、ＰＩＣ相互接続部２２０を通して受け取られた電気信号からＰＩＣダイ２１６内の回路によって変換された光信号を透過させるレーザ又は他の光源を含む。光インターフェース２１８は、光ファイバ等の光伝達部とインターフェースするのに適している。導電性構造は、再分配層（redistribution layer、ＲＤＬ）構造２３０の導電性トレース及びビアとインターフェースするのに適している。光インターフェースを収容し、ＰＩＣ相互接続部２２０を部分的に収容するために、誘電体材料２２２が接続領域２１７上に堆積される。いくつかの例では、誘電体材料２２２は、ポリイミド等のポリマーである。また、誘電体層２１０は、ポリイミド等のポリマー材料から構成され得る。
導電性ピラー２０８は、銅等の導電性金属又は別の導電性金属から構成され得る。いくつかの実施形態では、銅が使用される。導電性バンプ２７０は、誘電体層２１０内に形成された開口部を通して導電性ピラー２０８に適用される。導電性バンプ２７０は、基板１９０に接合するためのはんだ付け可能な接続点を提供する。例えば、導電性バンプ２７０は、銅、スズ－銀合金、又は、はんだ付け可能な接続部に好適な別の導電性材料を含む。したがって、導電性バンプ２７０及び導電性ピラー２０８は、パッケージ構造１００内の構成要素への入力／出力信号、電力及び接地の伝達を提供するために、基板１９０の表面からＲＤＬ構造２３０への導電性経路を提供する。
モールド層３０６上にＲＤＬ構造２３０が製造される。ＲＤＬ構造２３０は、導電性構造２２６（例えば、トレース、パッド、ビア）及びレベル間誘電体材料２２８を含む複数の層を含む。トレースは、電気信号の横方向ルーティングを提供し、誘電体材料３２８内に分散された導電性ビアは、下にあるコネクタ（例えば、ＰＩＣ相互接続部２２０）及び上にあるコネクタ（例えば、接合パッド２３２）からの、並びに、トレース／パッドの層間の電気信号の縦方向ルーティングを提供する。導電性構造２２６は、銅、アルミニウム、銀、金、白金、パラジウム、これら又は他のものの積層体等の様々な導体材料から構成され得る。誘電体材料２２８は、ポリイミド又は他の好適なポリマーである。ＰＩＣモジュール３１４を覆う誘電体材料２２８の層内のビアは、ＰＩＣモジュール１１４のＰＩＣ相互接続部２２０をＲＤＬ構造２３０内のトレース／パッドに接続する。導電性構造２２６は、ＰＩＣ相互接続部２２０と、半導体チップ１０２を受け取るＲＤＬ構造２３０の上面上の接合パッド２３２と、の間に電気経路を提供する。いくつかの例では、導電性構造２２６は、基板から電力及び接地を受け取るために、ＰＩＣモジュール１１４のＰＩＣ相互接続部２２０と導電性ピラー２０８との間に電気経路を提供する。他の例では、ＰＩＣモジュール３１４は、シリコン貫通ビア（through-silicon via、ＴＳＶ）（図示せず）を含み、これにより、ＰＩＣモジュール１１４は、誘電体層２１０内の開口部においてＰＩＣモジュール１１４のＴＳＶに取り付けられたはんだ構造を介して、基板から電力及び接地を受け取ることができる。ＰＩＣモジュール１１４の光インターフェース２１８の真上のＲＤＬ構造２３０のエリアは、光が干渉なしにＲＤＬ構造のこのエリアを通過することを可能にするように、導電性構造２２６がないままにされている。いくつかの例では、誘電体材料２２８及び誘電体材料２２２は同じ材料である。
半導体チップ１０２は、ＲＤＬ構造２３０上に装着され、モールド層１６０内に埋め込まれる。ＲＤＬ構造は、半導体チップから導電性ピラー２０８への相互接続経路をファンアウトし、そして導電性ピラーは、基板１９０上のファンアウト構造に接続され得る。半導体チップ１０２は、ＲＤＬ構造２３０上で、半導体チップ１０２の一部がＰＩＣ相互接続部２２０の上方に配設されるように配向されて、ＰＩＣモジュールの光インターフェース２１８から実質的に張り出すことなく、ＰＩＣモジュール１１４と半導体チップ１０２との間で電気信号が進行する距離を最小化して、光がＲＤＬ構造２３０を通って光インターフェース２１８に出入りすることを可能にする。半導体チップ１０２は、シリコン、ゲルマニウム又は他のタイプの半導体材料から構築された基板を含み、当業者によって理解されるように、様々な機能論理ブロック、論理ゲート、クロック、バス、及び、基板内に形成された他の要素を含む。本明細書に開示される実施形態は、半導体チップ１０２の特定の機能に依存しない。また、半導体チップ１０２は、メタライゼーション層及びレベル間誘電体層、並びに、ビア、トレース及びパッド等の導体構造を含むダイインターフェース（例えば、ダイ製造中に生成されるバックエンドオブライン（back end of line、ＢＥＯＬ）層等のダイレベルビルドアップ構造）を含む。ダイインターフェースは、電力、接地、入力信号及び出力信号を伝達するために、ＲＤＬ構造２３０の表面上に配設された対応する接合パッド２３２に接合されるいくつかの金属相互接続部２４０（例えば、マイクロバンプ）を含む。いくつかの例では、半導体チップ１０２は、チップ間信号の透過専用の様々な内部及び外部導体構造を有する物理層又は「ＰＨＹ」領域と、電力及び接地並びに／又はチップ－基板間信号の伝達により適合される導体構造を有する非ＰＨＹ領域と、で構築される。
アンダーフィル材料２４４は、半導体チップ１０２とＲＤＬ構造２３０との間、並びに、接合された接合パッド２３２及び相互接続部２４０の周りに堆積される。アンダーフィル材料２４４は、エポキシ等の周知のポリマーアンダーフィル材料から構成されている。半導体チップ１０２、アンダーフィル材料２４４、相互接続部２４０及び接合パッド２３２の全ては、封入材料１６２内に少なくとも部分的に収容されて、モールド層１６０を形成する。
光結合部１０４は、ＰＩＣモジュール１１４の光インターフェース２１８の上方のＲＤＬ構造２３０のエリアに貼り付けられる。上述したように、ＲＤＬ構造のこのエリアは、導体構造２２６を欠いており、光インターフェース２１８への及び光インターフェース２１８からの光の通過を可能にする。光結合部１０４は、光ファイバ１０６をパッケージ構造１００に結合する。いくつかの例では、光結合部１０４は、パッケージ構造１００に横方向に結合された光ファイバから、光インターフェースへ及び光インターフェースから縦方向に光を伝達する。
更なる説明のために、図３～図１４は、様々な実施形態による、図１及び図２に示される半導体デバイス１００の例示的な実施形態等の半導体デバイスを構築するための例示的なプロセスフローを示している。図３から始めると、ＰＩＣモジュール３１４の配置及び導電性ピラー３０８の形成を支持するキャリア３１２上に誘電体層３１０が堆積される。いくつかの例では、誘電体層３１０は、ポリイミド又は他のポリマー材料の層である。誘電体層３１０は、スピンコーティング等を使用して適用することができる。いくつかの例では、誘電体層３１０を堆積する前に、キャリア３１２に剥離フィルム（図示せず）が適用される。剥離フィルムは、光活性化接着剤、熱活性化接着剤若しくは他のタイプの接着剤、又は、更には分離時にキャリア３１２上に装着されている構造に破壊的な損傷を与えることなくキャリア３１２を除去することを可能にし得る何らかの形態のテープであり得る。キャリア３１２は、様々なタイプのガラス又はシリコン等の半導体から構成され得る。
次に、キャリア３１２上に堆積された誘電体層３１０上に導電性ピラー３０８が生成される。誘電体層３１０上に導電性ピラー（３０８）を生成することは、様々な周知の技術によって実行される。一例では、めっきシード層（図示せず）が誘電体層３１０に適用される。めっきシード層は、銅等のめっきシード層に適した様々な材料から構成されてもよく、周知のスパッタリング、化学堆積又は無電解めっき等によって適用されてもよい。これらの例では、フォトリソグラフィマスクがめっきシード層に適用され、導電性ピラー３０８をめっきするために使用される複数の開口部を生成するためにフォトリソグラフィでパターン化される。フォトリソグラフィマスクを所定の位置に配置してパターン化した状態で、導電性ピラー３０８を製造するために、めっきプロセスが行われる。アッシング又は溶剤剥離等を使用してフォトリソグラフィマスクを剥離して、誘電体層３１０上に位置付けられた導電性ピラー３０８を得る。ピラー３０８の横の誘電体層３１０上のめっきシード層（図示せず）の一部は、周知のエッチング技術を使用してエッチングされる。
次に、ＰＩＣモジュール３１４は、ピックアンドプレースプロセス（pick and place process）及び例えばダイアタッチフィルムを使用して、誘電体層３１０上に配置される。ＰＩＣモジュール３１４は、図３～図１４に示すプロセスフローの前に生成される。いくつかの例では、ＰＩＣモジュール３１４は、誘電体材料３２２内に封入された光インターフェース３１８及びＰＩＣ相互接続部３２０を有するフォトニックダイ３１６を含む。誘電体材料３２２は、ポリイミド又は他の好適なポリマーである。図示されていないが、いくつかの例では、ブリッジ構造（例えば、相互接続チップ）も誘電体層３１０上に配置することができる。
図４に移り、モールド層３０６は、ＰＩＣモジュール３１４及び導電性ピラーを封入材料３２４内に収容することによって製造される。いくつかの実施形態では、ＰＩＣモジュール３１４及び導電性ピラー３０８を収容することは、ＰＩＣモジュール３１４、導電性ピラー３０８及び誘電体層３１０の露出部分の上及び周りに封入材料３２４を堆積させることによって実行される。余分な封入材料３２４は、研磨又はエッチングによって除去され、導電性ピラー３０８の表面及びＰＩＣモジュール３１４のＰＩＣ相互接続部３２０の表面を露出させる。図示されていないが、いくつかの例では、封入材料３２４は、ＰＩＣモジュール３１４及びブリッジ構造がモールド層３０６に含まれるように、ブリッジ構造の上にも堆積される。
図５に移り、モールド層３０６、導電性ピラー３０８の露出表面及びＰＩＣモジュール３１４のＰＩＣ相互接続部３２０の露出表面上にＲＤＬ構造３３０が製造される。ＲＤＬ構造３３０は、トレース、パッド及びビア等の導電性要素３２６の複数の層と、誘電体材料３２８の複数の層と、を含む。様々な例では、導電性要素３２６は、銅、アルミニウム、金、白金、パラジウム、これら又は他の導体の組み合わせから構築され、例えば、めっき、スパッタリング、化学堆積又はこれらの組み合わせ等の周知の材料堆積技術を使用して製造され、必要に応じて、周知のフォトリソグラフィ及び方向性エッチング技術を使用してパターン化され得る。誘電体材料３２８のレベル間層は、ＳｉＯｘ等のガラス又は他のタイプのレベル間誘電体層材料から構築され得る。一例では、誘電体材料３２８は、ポリイミド材料又は他の好適なポリマー材料である。
一例では、ＲＤＬ構造３３０は、モールド層３０６、導電性ピラー３０８の露出表面、及び、ＰＩＣモジュール３１４のＰＩＣ相互接続部３２０の露出表面上に誘電体材料３２８の層を堆積させることによって製造される。好ましくは、誘電体材料３２８は、ＰＩＣモジュール３１４の誘電体材料３２２と同じ材料である。誘電体材料３２８は、周知のスピンコーティング及びベーキング技術を使用して適用することができ、後でめっきされるビアのための開口部を確立するために、光活性化合物を注入することができる。任意選択で、後に形成されるビアのための開口部は、レーザ穿孔又は他のタイプのエッチング技術によって確立することができる。開口部の確立に続いて、ビアは、周知のめっき又は他の材料堆積技術を使用して製造することができる。次に、メタライゼーション層が誘電体材料の層３２８上に製造される。メタライゼーション層は、アディティブ法又はサブトラクティブ法であり得る。一例では、メタライゼーション層は、周知の堆積技術を使用して金属材料のブランケット層が堆積され、その後、トレース、ビアパッド及び接合パッド等の個々の導電性要素３２６を画定するためにエッチングされるサブトラクティブプロセス（subtractive process）として製造される。次に、誘電体材料３２８の別の層が、エッチングされた導電性要素上に堆積され、ビアが形成及びめっきされ、別のメタライゼーション層が追加されてエッチングされる等して、ＲＤＬ構造３３０が完成するまで行われる。
接合パッド３３２は、ビア位置においてＲＤＬ構造３３０の表面に貼り付けられる（affixed）。導電性要素３２６は、ＰＩＣモジュール３１４と接合パッド３３２との間、接合パッド３３２と導電性ピラー３０８との間、及び、ＰＩＣモジュール３１４と導電性ピラー３０８との間に電気的接続を形成する。一例では、接合パッド３３２はマイクロパッド又は他の導電性接合部位である。図示されていないが、いくつかの例では、ＲＤＬ層構造３３０はまた、ＰＩＣモジュール３１４と同じ様式で、ブリッジ構造の内外への信号のための電気的ルーティングを提供する。
図６に移り、半導体チップ３０２がＲＤＬ構造３３０に装着される。一例では、半導体チップ３０２は、好適な接合技術を通じて半導体チップ３０２の相互接続部３４０をＲＤＬ構造３３０の接合パッド３３２に接合することによって、ＲＤＬ構造３３０上にフリップチップ装着される。例えば、半導体チップ３０２は、相互接続部３４０と接合パッド３３２との間のはんだ接続３４２によって、機械的にも電気的にもＲＤＬ構造３３０に固定することができる。その後、チップ３０２とＲＤＬ構造３３０との間にアンダーフィル材料３４４が配置される。アンダーフィル材料３４４は、例えば、液体エポキシ、非導電性ペースト（non-conductive paste、ＮＣＰ）、非導電性フィルム（non-conductive film、ＮＣＦ）、変形可能なゲル、又は、シリコンゴム等を含み、半導体チップ３０２とＲＤＬ構造３３０との間に分配され、及び／又は、メモリダイの表面上に予め積層され、次いで固めるように硬化される。このアンダーフィル材料３４４は、とりわけ、亀裂を低減し、相互接続部３４０及び接合パッド３３２を保護するために使用される。例えば、アンダーフィル材料３４４は、毛細管であってもよいし、成形されてもよい。その後、アンダーフィル材料３４４を硬化させる。図示されていないが、いくつかの例では、導電性ピラーのいくつか及びブリッジ構造に電気的に接続する周辺構成要素（例えば、ＨＢＭデバイス）も、この時点でＲＤＬ構造３３０に装着される。
図７に移り、各半導体チップ３０２の両側のＲＤＬ構造３３０の表面にスペーサ３５０が取り付けられる。例えば、スペーサ３５０は、剥離フィルム３５２を使用して取り付けられる。いくつかの例では、スペーサ３５０は、シリコンベースであり、ＲＤＬ構造３３０に電気的に結合されない。むしろ、スペーサ３５０は、スペーサ３５０、半導体チップ３０２及びＲＤＬ構造３３０の露出部分の後続の成形中に、ＰＩＣモジュール３１４の光インターフェース３１８の上方に空間を確保する。
図８に移り、スペーサ３５０、半導体チップ３０２及びＲＤＬ構造３３０の露出部分の上及び周りにモールド層３６０が形成される。一例では、モールド層３６０は、スペーサ３５０、半導体チップ３０２及びＲＤＬ構造３３０の露出部分上に封入材料３６２を堆積させ、これらの構成要素を封入材料３６２内に収容することによって生成される。いくつかの例では、封入材料３６２は、無機酸化物化合物（例えば、ＳｉＯｘ）である。成形は、周知の圧縮成形技術によって行うことができる。モールド層３６０は、上部に何らかの形態のヒートスプレッダ又はヒートシンクを最終的に装着することを見越して、半導体チップ３０２の上面を露出させるために研削プロセスを施すことができる。図示していないが、モールド層は、ＨＢＭデバイスのような周辺構成要素上にも形成される。
図９に移り、スペーサ３５０は、周囲の封入材料３６２から分離される。一例では、スペーサ３５０は、スペーサ３５０の周囲で剥離フィルム３５２までずっと封入材料をレーザエッチングすることによって、周囲の封入材料３６２から分離される。次いで、剥離フィルム３５２は、剥離フィルム３５２に光又は熱を適用することによって不活性化される。
図１０に移り、スペーサ３５０が除去され、ＲＤＬ構造３３０から残りの剥離フィルム３５２が洗浄される。過剰な剥離フィルムは、好適な溶媒で除去することができる。
図１１に移り、キャリア３１２が除去され、はんだ構造３７０（例えば、Ｃ４バンプ）が取り付けられる。いくつかの例では、キャリア３１２は、誘電体層３１０とキャリア３１２との間の剥離フィルムを不活性化することによって除去される。誘電体層３１０は、はんだ構造３７０の取り付けを見越して、導電性ピラー３０８に通じる開口部をその中に確立するように処理することができる。代替的に、誘電体層３１０は、開口部を確立するために先に処理することができる。開口部が誘電体層３１０内に確立された状態で、はんだ構造３７０は、ピックアンドプレース、ステンシル又は他のはんだ取り付け技術によって導電性ピラー３０８に取り付けられる。ＰＩＣダイ３１６がＴＳＶを用いてダイ接触面をバルクシリコンの表面に接続するいくつかの例では、誘電体層３１０は、ＴＳＶにおいて開口部を確立するように処理され、はんだ構造３７０がＴＳＶに取り付けられる。
図１２に移り、ウェハは接着テープ上に配設され、ウェハソー（wafer saw）を使用してパッケージをダイシングして、ＰＩＣモジュール３１４とコパッケージ化された半導体チップ３０２を含む単体化パッケージ３００にする。
図１３に移り、ＲＤＬ構造３３０に光コネクタ３７２が取り付けられる。光コネクタ３７２は、光ファイバからＲＤＬ構造３３０の誘電体表面に光を運ぶために、光ファイバ及び導波路のための結合部を含む。光コネクタ３７２から放出された光は、誘電体材料３２２、３２８を通ってＰＩＣモジュール３１４の光インターフェース３１８に至るように示されている。ＰＩＣモジュール３１４の光インターフェース３１８から放出された光は、誘電体材料３２２、３２８を通って光コネクタ３７２に伝達される。
図１４に移り、パッケージ構造３００が基板３９０上に装着される。基板１９０は、パッケージ構造３００の構成要素に電力及び接地を供給し、外部構成要素へのＩ／Ｏ経路を提供する。光ファイバ３９２は、光コネクタ３７２に結合可能である。
更なる説明のために、図１５は、本開示のいくつかの実施形態による、フォトニック集積回路を集積するファンアウトモジュールを製造する例示的な方法を示すフローチャートを示している。図１５の例示的な方法は、少なくとも１つのフォトニック集積回路を少なくとも部分的に収容する第１のモールド層を製造すること１５０２を含む。いくつかの例では、少なくとも１つのフォトニック集積回路を少なくとも部分的に収容する第１のモールド層を製造すること１５０２は、キャリア上に誘電体層を堆積させ、誘電体層上にフォトニック集積回路を配置することによって実行される。例えば、フォトニック集積回路は、ピックアンドプレースプロセスによって誘電体層上に配置され、ダイアタッチフィルムを介して取り付けられ得る。いくつかの例では、少なくとも１つのフォトニック集積回路を少なくとも部分的に収容する第１のモールド層を製造すること１５０２は、誘電体層上に導電性ピラーを生成することによって実行される。フォトニック集積回路及び導電性ピラーは、第１のモールド層を形成するために封入材料内に収容される。封入材料は、フォトニック集積回路の相互接続部を部分的に露出させ、導電性ピラーを部分的に露出させるために研削及び平坦化される。いくつかの例では、少なくとも１つのフォトニック集積回路を少なくとも部分的に収容する第１のモールド層を製造すること１５０２は、図３及び図４並びにその説明において詳述されたプロセスフローを通じて実行される。
また、図１５の例示的な方法は、第１のモールド層上に、誘電体材料と導電性構造とを含む再分配層構造を製造すること１５０４を含む。いくつかの例では、第１のモールド層上に誘電体材料の層を堆積させ、フォトニック集積回路の相互接続部のいくつか又は全部及び導電性ピラーのいくつか又は全部に電気的に接続する誘電体材料の層内に導電性ビアを形成することによって、第１のモールド層上に、誘電体材料と導電性構造とを含む再分配層構造を製造すること１５０４が実行される。第１のモールド層上に、誘電体材料と導電性構造とを含む再分配層構造を製造すること１５０４は、ビアに電気的に接続する導電性トレース及びパッドを誘電体材料の層上に製造し、導電性トレース及びパッド上に別の誘電体材料の層を堆積することによって実行される。このプロセスは、当業者によって理解されるように、設計制約に基づいて好適な数のメタライゼーション層を生成するのに必要な回数だけ繰り返すことができる。接合パッドは、再分配層構造の表面の誘電体材料上に生成され、誘電体材料の最上層内のビアを通じて導電性構造の下層ネットワークに電気的に接続される。フォトニック集積回路の光インターフェースの上方の再分配層構造のエリアは、誘電体材料のみが光インターフェースの上方に形成されるように、導電性構造がないままにされる。いくつかの例では、第１のモールド層上に、誘電体材料と導電性構造とを含む再分配層構造を製造すること１５０４は、図５及びその説明において詳述されたプロセスフローを通して実行される。
また、図１５の例示的な方法は、再分配層上に、少なくとも１つの半導体チップを少なくとも部分的に収容する第２のモールド層であって、再分配層構造が、少なくとも１つの半導体チップと少なくとも１つのフォトニック集積回路との間に電気経路を提供する、第２のモールド層を製造すること１５０６を含む。いくつかの例では、再分配層上に、少なくとも１つの半導体チップを少なくとも部分的に収容する第２のモールド層を製造すること１５０６は、再分配層構造の接合パッドに１つ以上の半導体チップをフリップチップ接合することによって実行される。半導体チップは、半導体チップの一部が相互接続部を含むフォトニック集積回路の一部の上に張り出す一方で、光インターフェースを含むフォトニック集積回路の別の部分が半導体チップによって遮られないままになるように配置される。半導体チップと再分配層構造との間にアンダーフィル材料が堆積される。１つ以上の半導体チップ及びアンダーフィル材料は、第２のモールド層を形成するために封入材料内に収容される。封入材料は、例えば、後でヒートシンクを取り付けるために、１つ以上の半導体チップの表面を露出させるように研削及び平坦化することができる。いくつかの例では、再分配層上に、少なくとも１つの半導体チップを少なくとも部分的に収容する第２のモールド層を製造すること１５０６は、図６～図８及びその説明において詳述されたプロセスフローによって実行される。
また、図１５の例示的な方法は、光が少なくとも１つのフォトニック集積回路の光インターフェースの上方の誘電体材料を透過可能であるように、光インターフェースの上方のエリア内の第２のモールド層の１つ以上の部分を除去すること１５０８を含む。いくつかの例では、光が少なくとも１つのフォトニック集積回路の光インターフェースの上方の誘電体材料を透過可能であるように、光インターフェースの上方のエリア内の第２のモールド層の１つ以上の部分を除去すること１５０８は、フォトニック集積回路の光インターフェースの上方にあるエリア内の第２のモールド層の封入材料の一部を除去することによって実行される。封入材料を除去することにより、光インターフェースの上方にある誘電体材料の表面を露出させる。上述したように、このエリアには導電性構造が存在しない。いくつかの例では、誘電体材料は、封入材料の除去によって生成されたパッケージ構造内の空隙を通ってパッケージ構造に入る光が誘電体材料を通過して光インターフェースに達することを可能にする。いくつかの例では、誘電体材料は、光インターフェースから放出された光が誘電体材料を通過して、封入材料の除去によって生成されたパッケージ構造内の空隙を通ってパッケージ構造から逃げることを可能にする。誘電体材料は、ポリイミド材料であり得る。いくつかの例では、光が少なくとも１つのフォトニック集積回路の光インターフェースの上方の誘電体材料を透過可能であるように、光インターフェースの上方のエリア内の第２のモールド層の１つ以上の部分を除去すること１５０８は、図９及び図１０並びにその説明において詳述されたプロセスフローを通じて実行される。
更なる説明のために、図１６は、本開示のいくつかの実施形態による、フォトニック集積回路を集積するファンアウトモジュールを製造する例示的な方法を示すフローチャートを示している。図１５の例示的な方法と同様に、図１６の例示的な方法は、少なくとも１つのフォトニック集積回路を少なくとも部分的に収容する第１のモールド層を製造すること１５０２と、第１のモールド層上に、誘電体材料と導電性構造とを含む再分配層構造を製造すること１５０４と、再分配層上に、少なくとも１つの半導体チップを少なくとも部分的に収容する第２のモールド層を製造すること１５０６と、光が少なくとも１つのフォトニック集積回路の光インターフェースの上方の誘電体材料を透過可能であるように、光インターフェースの上方のエリア内の第２のモールド層の１つ以上の部分を除去すること１５０８と、を含む。
また、図１６の例示的な方法は、第２のモールド層の１つ以上の部分の除去によって露出された誘電体材料の表面上に１つ以上の光ファイバ結合部を装着すること１６０２を含む。いくつかの例では、第２のモールド層の１つ以上の部分の除去によって露出された誘電体材料の表面上に１つ以上の光ファイバ結合部を装着すること１６０２は、封入材料の除去によって生成された第１のモールド層内の空隙内に１つ以上の光結合部を配置することによって実行される。第２のモールド層の１つ以上の部分の除去によって露出された誘電体材料の表面上に１つ以上の光ファイバ結合部を装着すること１６０２は、封入材料の除去によって露出された再分配層構造の表面上の誘電体材料に１つ以上の光結合部を取り付けることによって実行される。いくつかの例では、第２のモールド層の１つ以上の部分の除去によって露出された誘電体材料の表面上に１つ以上の光ファイバ結合部を装着すること１６０２は、図１３及びその説明において詳述されたプロセスフローを通して実行される。
更なる説明のために、図１７は、本開示のいくつかの実施形態による、フォトニック集積回路を集積するファンアウトモジュールを製造する例示的な方法を示すフローチャートを示している。図１５の例示的な方法と同様に、図１７の例示的な方法は、少なくとも１つのフォトニック集積回路を少なくとも部分的に収容する第１のモールド層を製造すること１５０２と、第１のモールド層上に、誘電体材料と導電性構造とを含む再分配層構造を製造すること１５０４と、再分配層上に、少なくとも１つの半導体チップを少なくとも部分的に収容する第２のモールド層を製造すること１５０６と、光が少なくとも１つのフォトニック集積回路の光インターフェースの上方の誘電体材料を透過可能であるように、光インターフェースの上方のエリア内の第２のモールド層の１つ以上の部分を除去すること１５０８と、を含む。
図１７の例では、再分配層上に、少なくとも１つの半導体チップを少なくとも部分的に収容する第２のモールド層を製造すること１５０６は、少なくとも１つのスペーサを、少なくとも１つのフォトニック回路の光インターフェースの上方にある誘電体材料のエリアに取り付けること１７０２を含む。いくつかの例では、少なくとも１つのフォトニック回路の光インターフェースの上方にある誘電体材料のエリアに少なくとも１つのスペーサを取り付けること１７０２は、誘電体材料の除去によって露出された再分配層構造の誘電体材料の表面にスペーサ（例えば、シリコンスペーサ）を取り付けることによって実行される。スペーサは、フォトニック集積回路の光インターフェースの上方にある誘電体材料のエリア上に配置される。１つ以上のスペーサは、剥離フィルムを介して取り付けることができる。いくつかの例では、少なくとも１つのスペーサを、少なくとも１つのフォトニック回路の光インターフェースの上方にある誘電体材料のエリアに取り付けること１７０２は、図７及びその説明において詳述されたプロセスフローを通じて実行される。
図１７の例では、再分配層上に、少なくとも１つの半導体チップを少なくとも部分的に収容する第２のモールド層を製造すること１５０６は、少なくとも１つの半導体チップと少なくとも１つのスペーサとの周りに封入材料を堆積させること１７０４を含む。いくつかの例では、少なくとも１つの半導体チップ及び少なくとも１つのスペーサの周りに封入材料を堆積させること１７０４は、１つ以上のスペーサ、１つ以上の半導体チップ及びアンダーフィル材料を封入材料内に収容して第２のモールド層を形成することによって実行される。いくつかの例では、少なくとも１つの半導体チップと少なくとも１つのスペーサとの周りに封入材料を堆積させること１７０４は、図８及びその説明において詳述されたプロセスフローを通して実行される。
更なる説明のために、図１８は、本開示のいくつかの実施形態による、フォトニック集積回路を集積するファンアウトモジュールを製造する例示的な方法を示すフローチャートを示している。図１７の例示的な方法と同様に、図１８の例示的な方法は、少なくとも１つのフォトニック集積回路を少なくとも部分的に収容する第１のモールド層を製造すること１５０２と、第１のモールド層上に、誘電体材料と導電性構造とを含む再分配層構造を製造すること１５０４と、を含み、再分配層上に、少なくとも１つの半導体チップを少なくとも部分的に収容する第２のモールド層を製造すること１５０６は、少なくとも１つのフォトニック回路の光インターフェースの上方にある誘電体材料のエリアに少なくとも１つのスペーサを取り付けること１７０２と、少なくとも１つの半導体チップと少なくとも１つのスペーサとの周りに封入材料を堆積させること１７０４と、光が少なくとも１つのフォトニック集積回路の光インターフェースの上方の誘電体材料を透過可能であるように、光インターフェースの上方のエリア内の第２のモールド層の１つ以上の部分を除去すること１５０８と、を含む。
図１８の例示的な方法では、光が少なくとも１つのフォトニック集積回路の光インターフェースの上方の誘電体材料を透過可能となるように、光インターフェースの上方のエリア内の第２のモールド層の１つ以上の部分を除去すること１５０８は、少なくとも１つのスペーサの周りを切断すること１８０２も含む。いくつかの例では、少なくとも１つのスペーサの周りを切断するステップ１８０２は、第２のモールド層の周囲の封入材料からスペーサを分離するために、１つ以上のスペーサの周りを切断することを含む。例えば、レーザソーを使用してスペーサの周りを切断することができる。いくつかの例では、少なくとも１つのスペーサの周りを切断すること１８０２は、図９及びその説明において詳述されたプロセスフローを通して実行される。
図１８の例示的な方法では、光が少なくとも１つのフォトニック集積回路の光インターフェースの上方の誘電体材料を透過可能となるように、光インターフェースの上方のエリア内の第２のモールド層の１つ以上の部分を除去すること１５０８は、剥離フィルムを使用して誘電体材料に取り付けられている少なくとも１つのスペーサを除去すること１８０４を含む。いくつかの例では、剥離フィルムを使用して誘電体材料に取り付けられている少なくとも１つのスペーサを除去すること１８０４は、１つ以上のスペーサを再分配層構造の表面上の誘電体材料に取り付けた剥離フィルムを不活性化することを含む。剥離フィルムの不活性化は、剥離フィルムを光又は熱に露出させることによって実行することができる。剥離フィルムを使用して誘電体材料に取り付けられている少なくとも１つのスペーサを除去すること１８０４は、１つ以上のスペーサを抽出し、誘電体材料から残りの剥離フィルムを洗浄することによって実行される。いくつかの例では、剥離フィルムを使用して誘電体材料に取り付けられている少なくとも１つのスペーサを除去すること１８０４は、図１０及びその説明において詳述されたプロセスフローを通して実行される。
更なる説明のために、図１９は、本開示のいくつかの実施形態による、フォトニック集積回路を集積するファンアウトモジュールを製造する例示的な方法を示すフローチャートを示している。図１５の例示的な方法と同様に、図１９の例示的な方法は、少なくとも１つのフォトニック集積回路を少なくとも部分的に収容する第１のモールド層を製造すること１５０２と、第１のモールド層上に、誘電体材料と導電性構造とを含む再分配層構造を製造すること１５０４と、再分配層上に、少なくとも１つの半導体チップを少なくとも部分的に収容する第２のモールド層を製造すること１５０６と、光が少なくとも１つのフォトニック集積回路の光インターフェースの上方の誘電体材料を透過可能であるように、光インターフェースの上方のエリア内の第２のモールド層の１つ以上の部分を除去すること１５０８と、を含む。
図１９の例示的な方法は、第１のモールド層内に埋め込まれた複数の導電性ピラーに複数のはんだ構造を取り付けること１９０２を含む。いくつかの例では、複数のはんだ構造を第１のモールド層内に埋め込まれた複数の導電性ピラーに取り付けること１９０２は、パッケージ構造を支持するキャリアを除去し、第１のモールド層内に埋め込まれた導電性ピラーを部分的に露出させることによって実行される。例えば、第１のモールド層とキャリアとの間に誘電体層が形成される場合、キャリアが除去された後、誘電体層は、導電性ピラーに電気的に接続する導電性ビアを形成するように処理される。次いで、はんだ構造がビアに取り付けられ、導電性ピラーに電気的に接続される。いくつかの例では、複数のはんだ構造を第１のモールド層内に埋め込まれた複数の導電性ピラーに取り付けること１９０２は、図１１及びその説明において詳述されたプロセスフローを通して実行される。
上述した説明を考慮して、本開示による実施形態は、いくつかの利点を提供する。実施形態は、フォトニック集積回路が半導体チップ又は他の半導体チップとコパッケージ化されることを可能にするアーキテクチャを提供する。実施形態は、フォトニック集積回路からこれらの半導体チップへの短距離電気接続を提供する一方で、依然としてフォトニック集積回路への光ファイバ結合のためのアクセスを提供する。実施形態は、電気的に結合された半導体チップの下方にフォトニック集積回路を部分的に配置することによって、パッケージのフットプリントを最小化する。更に、そのようなパッケージの製造は、埋め込みブリッジ構造を使用するプロセスと集積することができる。
本開示の様々な実施形態において修正及び変更を行うことができることは、上記の記載から理解されるであろう。本明細書における記載は、例示のみを目的としており、限定的な意味で解釈されるべきではない。本開示の範囲は、以下の特許請求の範囲の文言によってのみ限定される。

Claims (20)

  1. フォトニック集積回路を集積するファンアウトモジュールを製造する方法であって、
    少なくとも１つのフォトニック集積回路を少なくとも部分的に収容する第１のモールド層を製造することと、
    前記第１のモールド層上に、誘電体材料と導電性構造とを含む再分配層構造を製造することと、
    前記再分配層上に、少なくとも１つの半導体チップを少なくとも部分的に収容する第２のモールド層であって、前記再分配層構造は、前記少なくとも１つの半導体チップと前記少なくとも１つのフォトニック集積回路との間に電気経路を提供する、第２のモールド層を製造することと、
    光が前記少なくとも１つのフォトニック集積回路の光インターフェースの上方の誘電体材料を透過可能となるように、前記光インターフェースの上方のエリア内の前記第２のモールド層の１つ以上の部分を除去することと、を含む、
    方法。
  2. 前記第２のモールド層の前記１つ以上の部分の除去によって露出された前記誘電体材料の表面に１つ以上の光ファイバ結合部を装着することを含む、
    請求項１の方法。
  3. 前記再分配層上に、少なくとも１つの半導体チップを少なくとも部分的に収容する第２のモールド層であって、前記再分配層構造は、前記少なくとも１つの半導体チップと前記少なくとも１つのフォトニック集積回路との間に電気経路を提供する、第２のモールド層を製造することは、
    前記少なくとも１つのフォトニック回路の前記光インターフェースの上方にある前記誘電体材料のエリアに少なくとも１つのスペーサを取り付けることと、
    前記少なくとも１つの半導体チップと前記少なくとも１つのスペーサとの周りに封入材料を堆積させることと、を含む、
    請求項１の方法。
  4. 光が前記少なくとも１つのフォトニック集積回路の光インターフェースの上方の誘電体材料を透過可能となるように、前記光インターフェースの上方のエリア内の前記第２のモールド層の１つ以上の部分を除去することは、
    前記少なくとも１つのスペーサの周りを切断することと、
    剥離フィルムを使用して前記誘電体材料に取り付けられている前記少なくとも１つのスペーサを除去することと、を含む、
    請求項３の方法。
  5. 前記第１のモールド層内に埋め込まれた複数の導電性ピラーに複数のはんだ構造を取り付けることを含む、
    請求項１の方法。
  6. 前記第１のモールド層は、少なくとも１つのブリッジ構造を含み、前記第２のモールド層は、少なくとも１つの周辺デバイスを含み、前記再分配層構造は、前記ブリッジ構造を介して、前記少なくとも１つの半導体チップと前記少なくとも１つの周辺デバイスとの間の通信経路を提供する、
    請求項１の方法。
  7. 半導体パッケージであって、
    少なくとも１つのフォトニック集積回路を少なくとも部分的に収容する第１のモールド層と、
    前記第１のモールド層上の再分配層構造であって、誘電体材料と導電性構造とを含む再分配層構造と、
    前記再分配層構造上の少なくとも１つの半導体チップを少なくとも部分的に収容する第２のモールド層であって、前記再分配層構造は、前記少なくとも１つの半導体チップと前記少なくとも１つのフォトニック集積回路との間に電気経路を提供し、光が前記少なくとも１つのフォトニック集積回路の光インターフェースの上方の誘電体材料を透過可能となるように、前記光インターフェースの上方のエリア内の前記第２のモールド層内に１つ以上の空隙が画定されている、第２のモールド層と、を備える、
    半導体パッケージ。
  8. 前記フォトニック集積回路は、前記光インターフェース及び複数の金属相互接続部が配置されたインターフェース表面を含む、
    請求項７の半導体パッケージ。
  9. 前記複数の金属相互接続部は、前記半導体チップの下方の前記第１のモールド層のエリア内に配置されており、前記複数の金属相互接続部のうち少なくともいくつかは、前記再分配層構造を通して前記半導体チップと電気的に接続されている、
    請求項８の半導体パッケージ。
  10. 前記フォトニック集積回路は、前記複数の金属相互接続部のうち少なくともいくつかを前記半導体パッケージの底面のはんだ構造に電気的に接続するシリコン貫通ビアを含む、
    請求項８の半導体パッケージ。
  11. 前記再分配層のうち前記光インターフェースの上方のセクションは、誘電体材料のみから構成されている、
    請求項８の半導体パッケージ。
  12. 前記第２のモールド層内に画定された前記１つ以上の空隙内に露出する前記再分配層構造の前記誘電体材料の表面に装着された１つ以上の光ファイバ結合部を備える、
    請求項７の半導体パッケージ。
  13. 前記第１のモールド層は、前記半導体パッケージの底面のはんだ構造を前記再分配層構造に電気的に接続する複数の導電性ピラーを収容する、
    請求項７の半導体パッケージ。
  14. 前記フォトニック集積回路は、前記再分配層構造を通して前記導電性ピラーから電力及び接地を受ける、
    請求項１３の半導体パッケージ。
  15. 装置であって、
    基板と、
    前記基板上に装着された半導体パッケージと、
    光結合部に結合された１つ以上の光ファイバと、を備え、
    前記半導体パッケージは、
    少なくとも１つのフォトニック集積回路を少なくとも部分的に収容する第１のモールド層と、
    前記第１のモールド層上の再分配層構造であって、誘電体材料と導電性構造とを含む再分配層構造と、
    前記再分配層構造上の少なくとも１つの半導体チップを少なくとも部分的に収容する第２のモールド層であって、前記再分配層構造は、前記少なくとも１つの半導体チップと前記少なくとも１つのフォトニック集積回路との間に電気経路を提供し、光が前記少なくとも１つのフォトニック集積回路の光インターフェースの上方の誘電体材料を透過可能となるように、前記光インターフェースの上方のエリア内の前記第２のモールド層内に１つ以上の空隙が画定されている、第２のモールド層と、を含む、
    装置。
  16. 前記フォトニック集積回路は、前記光インターフェース及び複数の金属相互接続部が配置されたインターフェース表面を含む、
    請求項１５の装置。
  17. 前記複数の金属相互接続部は、前記半導体チップの下方の前記第１のモールド層のエリア内に配置されており、前記複数の金属相互接続部のうち少なくともいくつかは、前記再分配層構造を通して前記半導体チップと電気的に接続されている、
    請求項１６の装置。
  18. 前記フォトニック集積回路は、前記複数の金属相互接続部のうち少なくともいくつかを前記半導体パッケージの底面のはんだ構造に電気的に接続するシリコン貫通ビアを含む、
    請求項１６の装置。
  19. 前記再分配層のうち前記光インターフェースの上方のセクションは、誘電体材料のみから構成されている、
    請求項１６の装置。
  20. 前記第２のモールド層内に画定された前記１つ以上の空隙内に露出する前記再分配層構造の前記誘電体材料の表面に装着された１つ以上の光ファイバ結合部を備える、
    請求項１５の装置。
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US10656351B1 (en) * 2018-10-30 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd Package structure for optical fiber and method for forming the same
US10852476B2 (en) * 2019-02-26 2020-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package, integrated optical communication system and manufacturing method of integrated optical communication system
GB2588291B (en) * 2019-09-11 2021-12-08 Rockley Photonics Ltd Siliconized heterogeneous optical engine

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