JP2024504531A - スライシングマイクロｌｅｄウェハおよびスライシングマイクロｌｅｄチップ - Google Patents

スライシングマイクロｌｅｄウェハおよびスライシングマイクロｌｅｄチップ Download PDF

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Abstract

スライシングウェハは、ドライバ回路基板と、ドライバ回路基板上に横並びに配置された複数のエピタキシャル層スライスと、ドライバ回路基板と複数のエピタキシャル層スライスとの間に形成された接合層とを含む。【選択図】図６

Description

本開示は一般的にマイクロ発光ダイオード（ＬＥＤ）チップに関し、より詳細には、スライシングマイクロＬＥＤウェハからなるマイクロＬＥＤチップに関する。
発光ダイオード（ＬＥＤ）は、一種の半導体ダイオードであって、電気エネルギーを光エネルギーに変換し、ＬＥＤに含まれる発光層の材料に応じて異なる色を有する光を放出することができる。
ＬＥＤチップを形成するプロセスは、発光層として使用される複数のエピタキシャル層を基板上に積層することと、その後にエピタキシャル層の積層から複数のＬＥＤを形成することとを含む。このようなプロセスは、複雑な製造プロセスおよび高い製造コストを要する場合がある。
本開示の１つの実施形態によれば、スライシングウェハが提供される。このスライシングウェハは、ドライバ回路基板と、ドライバ回路基板上に横並びに配置された複数のエピタキシャル層スライスと、ドライバ回路基板と複数のエピタキシャル層スライスとの間に形成された接合層とを含む。
本開示の一実施形態による、それぞれ第１、第２、および第３のエピタキシャルウェハの概略断面図である。 本開示の一実施形態による、それぞれ図１Ａ、図１Ｂ、および図１Ｃに示した第１、第２、および第３のエピタキシャルウェハの概略上面図である。 本開示の一実施形態による、第１、第２、および第３のエピタキシャル予備接合層が形成された後の、それぞれ第１、第２、および第３のエピタキシャルウェハの概略断面図である。 本開示の一実施形態による、それぞれスライシング後の第１、第２、および第３のエピタキシャルウェハの概略断面図である。 本開示の一実施形態による、それぞれ図３Ａ、図３Ｂ、および図３Ｃに示した第１、第２、および第３のエピタキシャルウェハの概略上面図である。 本開示の一実施形態による、それぞれ第１、第２、および第３のドライバ回路ウェハの概略断面図である。 本開示の一実施形態による、それぞれ第１のエピタキシャルウェハスライスのサブセット、第２のエピタキシャルウェハスライスのサブセット、および第３のエピタキシャルウェハスライスのサブセットを用いて形成された第１、第２、および第３のドライバ回路ウェハの概略断面図である。 本開示の一実施形態による、第１のドライバ回路ウェハの上面上の第１のエピタキシャルウェハスライスのサブセット、第２のエピタキシャルウェハスライスのサブセット、および第３のエピタキシャルウェハスライスのサブセットの配置を示す概略図である。 本開示の一実施形態による、それぞれ第１のエピタキシャルウェハスライスのサブセット、第２のエピタキシャルウェハスライスのサブセット、および第３のエピタキシャルウェハスライスのサブセットと接合された第１、第２、および第３のドライバ回路ウェハの概略断面図である。 本開示の一実施形態による、それぞれ第１、第２、および第３のスライシングウェハの概略断面図である。 本開示の一実施形態による、図８Ａの第１のスライシングウェハの概略上面図である。 本開示の一実施形態による、スライシングマイクロＬＥＤウェハの概略上面図である。 本開示の一実施形態による、図１０に示したスライシングマイクロＬＥＤウェハからなるマイクロＬＥＤチップの概略上面図である。 本開示の一実施形態による、図１１ＡのマイクロＬＥＤチップの概略断面図である。 本開示のそのような一実施形態による、スライシングマイクロＬＥＤウェハの概略上面図である。 本開示の一実施形態による、図１２に示したスライシングマイクロＬＥＤウェハからなるマイクロＬＥＤチップの概略上面図である。 本開示の一実施形態による、ディスプレイシステムの概略図である。 比較例による、マイクロＬＥＤチップの概略断面図である。
以下、本実施形態について詳細に説明し、それらの例は添付の図面に示される。可能な限り、同じ参照番号は図面全体を通じて同一または同様の部分を指すために使用される。
本開示の実施形態によれば、ドライバ回路ウェハ上に複数のエピタキシャル層スライスを接合することによってスライシングウェハが形成される。その後、スライシングウェハは、複数のマイクロ発光ダイオード（ＬＥＤ）チップを形成するために処理される。
図１Ａ～図１０Ｂは、本開示の一実施形態による、マイクロ発光ダイオード（ＬＥＤ）チップを形成するプロセスにおいて形成される構造体を概略的に示す。
まず、図１Ａ～図１Ｆに示すように、第１のエピタキシャルウェハ１００、第２のエピタキシャルウェハ２００、および第３のエピタキシャルウェハ３００が形成される。図１Ａ、図１Ｂ、および図１Ｃは、それぞれ第１、第２、および第３のエピタキシャルウェハ１００、２００、および３００の断面図を概略的に示す。図１Ｄ、図１Ｅ、および図１Ｆは、それぞれ第１、第２、および第３のエピタキシャルウェハ１００、２００、および３００の上面図を概略的に示す。
図１Ａおよび図１Ｄに示すように、第１のエピタキシャルウェハ１００は、第１の成長基板１１０と、第１の成長基板１１０上にエピタキシャル成長させた第１のエピタキシャル層１２０とを含む。図１Ｂおよび図１Ｅに示すように、第２のエピタキシャルウェハ２００は、第２の成長基板２１０と、第２の成長基板２１０上にエピタキシャル成長させた第２のエピタキシャル層２２０とを含む。図１Ｃおよび図１Ｆに示すように、第３のエピタキシャルウェハ３００は、第３の成長基板３１０と、第３の成長基板３１０上にエピタキシャル成長させた第３のエピタキシャル層３２０とを含む。
第１、第２、および第３のエピタキシャル層１２０、２２０、および３２０は、同じサイズおよび同じ形状を有し得る。第１、第２、および第３のエピタキシャル層１２０、２２０、および３２０の各々は、発光ダイオードを形成するのに適したエピタキシャル構造体を含む。例えば、第１、第２、および第３のエピタキシャル層１２０、２２０、および３２０の各々は、ＬＥＤエピ構造層、ＶＣＳＥＬ（垂直キャビティ面発光レーザ）エピ構造層、または光検出器エピ構造層などのような光電子デバイスエピ構造層を含み得る。
第１、第２、および第３のエピタキシャル層１２０、２２０、および３２０の各々は、電圧が印加されると、特定の色を有する光を放出することができる。例えば、第１のエピタキシャル層１２０は赤色の光を放出することができ、第２のエピタキシャル層２２０は緑色の光を放出することができ、第３のエピタキシャル層３２０は青色の光を放出することができる。他の例として、第１のエピタキシャル層１２０は黄色の光を放出することができ、第２のエピタキシャル層２２０は橙色の光を放出することができ、第３のエピタキシャル層３２０はシアン色の光を放出することができる。本開示は、第１、第２、および第３のエピタキシャル層１２０、２２０、および３２０によって放出される光の色を限定しない。
第１、第２、および第３の成長基板１１０、２１０、および３１０の各々は、それぞれ第１、第２、および第３のエピタキシャル層１２０、２２０、および３２０のエピタキシャル成長に適した任意の基板であり得る。例えば、第１、第２、および第３のエピタキシャル層１２０、２２０、および３２０のいずれか１つがＧａＮ系材料を含む場合、対応する成長基板１１０、２１０、または３１０は、パターニングされたサファイア基板などのサファイア基板であることができるか、またはＳｉＣ基板であることができる。他の例として、第１、第２、および第３のエピタキシャル層１２０、２２０、および３２０のいずれか１つがＩｎＰ系材料を含む場合、対応する成長基板１１０、２１０、または３１０は、ＩｎＰ基板であることができる。さらなる例として、第１、第２、および第３のエピタキシャル層１２０、２２０、および３２０のいずれか１つがＧａＡｓ系材料を含む場合、対応する成長基板１１０、２１０、または３１０は、ＧａＡｓ基板であることができる。
次に、図２Ａ、図２Ｂ、および図２Ｃに示すように、第１のエピタキシャル予備接合層１３０、第２のエピタキシャル予備接合層２３０、および第３のエピタキシャル予備接合層３３０が、それぞれ第１のエピタキシャルウェハ１００、第２のエピタキシャルウェハ２００、および第３のエピタキシャルウェハ３００の上に形成される。具体的には、図２Ａ、図２Ｂ、および図２Ｃは、第１のエピタキシャル予備接合層１３０、第２のエピタキシャル予備接合層２３０、および第３のエピタキシャル予備接合層３３０が形成された後の、それぞれ第１のエピタキシャルウェハ１００、第２のエピタキシャルウェハ２００、および第３のエピタキシャルウェハ３００の断面図である。図２Ａに示すように、第１のエピタキシャル予備接合層１３０は、第１のエピタキシャル層１２０の上に形成される。図２Ｂに示すように、第２のエピタキシャル予備接合層２３０は、第２のエピタキシャル層２２０の上に形成される。図２Ｃに示すように、第３のエピタキシャル予備接合層３３０は、第１のエピタキシャル層３２０の上に形成される。
第１、第２、および第３のエピタキシャル予備接合層１３０、２３０、および３３０の各々は、例えば、Ｓｎ、Ａｕ、Ｎｉ、Ｐｄ、もしくはＣｕ、またはその合金などの１つまたは複数の接合材料を含む接合材料サブ層を含み得る。接合材料サブ層はまた、１つまたは複数の接合材料の複数の層を有する多層構造体を含んでもよい。いくつかの実装形態では、第１、第２、および第３のエピタキシャル予備接合層１３０、２３０、および３３０の各々はまた、接合材料サブ層と、下にある第１、第２、または第３のエピタキシャル層１２０、２２０、または３２０との間に形成された接着サブ層および／または接合拡散障壁サブ層を含み得る。接着サブ層は、接合材料サブ層と第１、第２、または第３のエピタキシャル層１２０、２２０、または３２０との間の接着を向上させるように構成される。接合拡散障壁サブ層は、第１、第２、または第３のエピタキシャル層１２０、２２０、または３２０内への接合材料（１つまたは複数）の拡散を防止または低減するように構成される。
図３Ａ～図３Ｆに示すように、第１、第２、および第３のエピタキシャルウェハ１００、２００、および３００の各々はスライスへとスライシングされる。図３Ａ、図３Ｂ、および図３Ｃは、それぞれスライシング後の第１、第２、および第３のエピタキシャルウェハ１００、２００、および３００の断面図を概略的に示す。図３Ｄ、図３Ｅ、および図３Ｆは、それぞれスライシング後の第１、第２、および第３のエピタキシャルウェハ１００、２００、および３００の上面図を概略的に示す。
図３Ａおよび図３Ｄに示すように、第１のエピタキシャルウェハ１００は、第１のエピタキシャルウェハ１００の上面１００ａ上に配置された互いに平行な複数の第１のスライシングライン１０１に沿ってスライシングされる。第１のスライシングライン１０１は、互いに等間隔に離間してもよく、そうでなくてもよい。第１のエピタキシャルウェハ１００のスライシングは、レーザ切削、ワイヤソーもしくはダイヤモンド被覆内径ソーによる切削、または劈開によって実行され得る。結果として、第１のエピタキシャルウェハ１００は、複数の第１のエピタキシャルウェハスライス１０２（１０２－１、１０２－２、．．．１０２－１５）にスライシングされる。より詳細には、第１の成長基板１１０は複数の第１の成長基板スライス１１２（１１２－１、１１２－２、．．．１１２－１５）にスライシングされ、第１のエピタキシャル層１２０は複数の第１のエピタキシャル層スライス１２２（１２２－１、１２２－２、．．．１２２－１５）にスライシングされ、第１のエピタキシャル予備接合層１３０は複数の第１のエピタキシャル予備接合層スライス１３２（１３２－１、１３２－２、．．．１３２－１５）にスライシングされる。したがって、第１のエピタキシャルウェハスライス１０２の各々は、複数の第１の成長基板スライス１１２のうちの１つ、複数の第１のエピタキシャル層スライス１２２のうちの１つ、および複数の第１のエピタキシャル予備接合層スライス１３２のうちの１つを含む。図３Ａおよび図３Ｄは、第１のエピタキシャルウェハ１００が１５個の第１のエピタキシャルウェハスライス１０２にスライシングされることを例示しているが、本開示はそのようには限定されない。第１のエピタキシャルウェハスライス１０２の数は、実際の応用に従って調節され得る。
図３Ｂおよび図３Ｅに示すように、第２のエピタキシャルウェハ２００は、第２のエピタキシャルウェハ２００の上面２００ａ上に配置された互いに平行な複数の第２のスライシングライン２０１に沿ってスライシングされる。第２のスライシングライン２０１は、互いに等間隔に離間してもよく、そうでなくてもよい。第２のエピタキシャルウェハ２００に対する第２のスライシングライン２０１の位置および第２のスライシングライン２０１間の間隔は、それぞれ第１のエピタキシャルウェハ１００に対する第１のスライシングライン１０１の位置および第１のスライシングライン１０１間の間隔と同じである。第２のエピタキシャルウェハ２００のスライシングは、第１のエピタキシャルウェハ１００のスライシングと同様に実行され得る。結果として、第２のエピタキシャルウェハ２００は、複数の第２のエピタキシャルウェハスライス２０２（２０２－１、２０２－２、．．．２０２－１５）にスライシングされる。より詳細には、第２の成長基板２１０は複数の第２の成長基板スライス２１２（２１２－１、２１２－２、．．．２１２－１５）にスライシングされ、第２のエピタキシャル層２２０は複数の第２のエピタキシャル層スライス２２２（２２２－１、２２２－２、．．．２２２－１５）にスライシングされ、第２のエピタキシャル予備接合層２３０は複数の第２のエピタキシャル予備接合層スライス２３２（２３２－１、２３２－２、．．．２３２－１５）にスライシングされる。したがって、第２のエピタキシャルウェハスライス２０２の各々は、複数の第２の成長基板スライス２１２のうちの１つ、複数の第２のエピタキシャル層スライス２２２のうちの１つ、および複数の第２のエピタキシャル予備接合層スライス２３２のうちの１つを含む。図３Ｂおよび図３Ｅは、第２のエピタキシャルウェハ２００が１５個の第２のエピタキシャルウェハスライス２０２にスライシングされることを例示しているが、本開示はそのようには限定されない。第２のエピタキシャルウェハスライス２０２の数は、実際の応用に従って調節され得る。
図３Ｃおよび図３Ｆに示すように、第３のエピタキシャルウェハ３００は、第３のエピタキシャルウェハ２００の上面３００ａ上に配置された互いに平行な複数の第３のスライシングライン３０１に沿ってスライシングされる。第３のスライシングライン３０１は、互いに等間隔に離間してもよく、そうでなくてもよい。第３のエピタキシャルウェハ３００に対する第３のスライシングライン３０１の位置および第２のスライシングライン２０１間の間隔は、それぞれ第１のエピタキシャルウェハ１００に対する第１のスライシングライン１０１の位置および第１のスライシングライン１０１間の間隔と同じである。第３のエピタキシャルウェハ３００のスライシングは、第１のエピタキシャルウェハ１００のスライシングと同様に実行され得る。結果として、第３のエピタキシャルウェハ３００は、複数の第３のエピタキシャルウェハスライス３０２（３０２－１、３０２－２、．．．３０２－１５）にスライシングされる。より詳細には、第３の成長基板３１０は複数の第３の成長基板スライス３１２（３１２－１、３１２－２、．．．３１２－１５）にスライシングされ、第３のエピタキシャル層３２０は複数の第３のエピタキシャル層スライス３２２（３２２－１、３２２－２、．．．３２２－１５）にスライシングされ、第３のエピタキシャル予備接合層３３０は複数の第３のエピタキシャル予備接合層スライス３３２（３３２－１、３３２－２、．．．３３２－１５）にスライシングされる。したがって、第３のエピタキシャルウェハスライス３０２の各々は、複数の第３の成長基板スライス３１２のうちの１つ、複数の第３のエピタキシャル層スライス３２２のうちの１つ、および複数の第３のエピタキシャル予備接合層スライス３３２のうちの１つを含む。図３Ｃおよび図３Ｆは、第３のエピタキシャルウェハ３００が１５個の第３のエピタキシャルウェハスライス３０２にスライシングされることを例示しているが、本開示はそのようには限定されない。第３のエピタキシャルウェハスライス３０２の数は、実際の応用に従って調節され得る。
図１Ａ～図３Ｆに示した実施形態では、第１、第２、および第３のエピタキシャル予備接合層１３０、２３０、および３３０は、第１、第２、および第３のエピタキシャルウェハ１００、２００、および３００がスライシングされる前に形成される。いくつかの代替実施形態では、第１、第２、および第３のエピタキシャル予備接合層１３０、２３０、および３３０は、第１、第２、および第３のエピタキシャルウェハ１００、２００、および３００がスライシングされた後に形成されてもよい。すなわち、エピタキシャル予備接合層は、第１、第２、および第３のエピタキシャルウェハスライス１０２、２０２、および３０２の各々の上に形成される。
図４Ａ、図４Ｂ、および図４Ｃに示すように、第１のドライバ回路ウェハ４００、第２のドライバ回路ウェハ５００、および第３のドライバ回路ウェハ６００が形成される。図４Ａ、図４Ｂ、および図４Ｃは、それぞれ第１、第２、および第３のドライバ回路ウェハ４００、５００、および６００の断面図を概略的に示す。
具体的には、図４Ａに示すように、第１のドライバ回路ウェハ４００は、第１のドライバ回路基板４１０と、第１のドライバ回路基板４１０上に形成された第１のドライバ回路４４０と、第１のドライバ回路４４０を含む第１のドライバ回路基板４１０の上に形成された第１のドライバ回路予備接合層４３０とを含む。図４Ｂに示すように、第２のドライバ回路ウェハ５００は、第２のドライバ回路基板５１０と、第２のドライバ回路基板５１０上に形成された第２のドライバ回路５４０と、第２のドライバ回路５４０を含む第２のドライバ回路基板５１０の上に形成された第２のドライバ回路予備接合層５３０とを含む。図４Ｃに示すように、第３のドライバ回路ウェハ６００は、第３のドライバ回路基板６１０と、第３のドライバ回路基板６１０上に形成された第３のドライバ回路６４０と、第３のドライバ回路６４０を含む第３のドライバ回路基板６１０の上に形成された第３のドライバ回路予備接合層６３０とを含む。
第１、第２、および第３のドライバ回路基板４１０、５１０、および６１０の各々は、アモルファス半導体基板、多結晶半導体基板、または単結晶半導体基板などの半導体基板を含み得る。例えば、第１、第２、および第３のドライバ回路基板４１０、５１０、および６１０の各々は、単結晶シリコン（Ｓｉ）半導体または単結晶ＩＩＩ－Ｖ化合物半導体基板を含み得る。いくつかの実装形態では、第１、第２、および第３のドライバ回路基板４１０、５１０、および６１０の各々は、半導体基板の上に形成された二酸化ケイ素（ＳｉＯ２）層などの１つまたは複数の誘電体層（図示せず）を含んでもよい。第１、第２、または第３のドライバ回路４４０、５４０、または６４０の配線および／または接点が、１つまたは複数の誘電体層の中または上に形成され得る。
形成されるべきマイクロＬＥＤチップのタイプに応じて、第１、第２、および第３のドライバ回路４４０、５４０、および６４０の各々は異なるタイプのデバイスを含んでもよい。例えば、第１、第２、および第３のドライバ回路４４０、５４０、および６４０の各々は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、薄膜トランジスタ（ＴＦＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、金属半導体ＦＥＴ（ＭＥＳＦＥＴ）、もしくは金属絶縁体半導体ＦＥＴ（ＭＩＳＦＥＴ）、または上に列挙したいずれかのタイプのデバイスの２つ以上を含む集積回路などの単一の半導体デバイスを含み得る。
図４Ａ、図４Ｂ、および図４Ｃにおいて、第１、第２、および第３のドライバ回路４４０、５４０、及び６４０の各々は、単一のブロックとして図式的に示されている。しかし、第１、第２、および第３のドライバ回路４４０、５４０、または６４０の各々は、接点および異なる材料層などの複数の構成要素を含み得る。さらに、本開示の実施形態によるマイクロＬＥＤチップはまた、配線、隔離層、および／またはパッシベーション層などの他の構成要素を含み、他の構成要素は、第１、第２、もしくは第３のドライバ回路ウェハ４００、５００、もしくは６００、および／または第１、第２、もしくは第３のエピタキシャルウェハ１００、２００、もしくは３００の一部であっても、または追加的な構成要素であってもよい。これらの他の構成要素は、本開示の図面に明示的に示されない。
第１、第２、および第３のドライバ回路予備接合層４３０、５３０、および６３０の各々は、例えば、Ｓｎ、Ａｕ、Ｎｉ、Ｐｄ、もしくはＣｕ、またはその合金などの１つまたは複数の接合材料を含む接合材料サブ層を含み得る。接合材料サブ層はまた、１つまたは複数の接合材料の複数の層を有する多層構造体を含んでもよい。いくつかの実装形態では、第１、第２、および第３のドライバ回路予備接合層４３０、５３０、および６３０の各々はまた、接合材料サブ層と、下にある第１、第２、または第３のドライバ回路基板４１０、５１０、または６１０との間に形成された接着サブ層および／または接合拡散障壁サブ層を含み得る。接着サブ層は、接合材料サブ層と下にある第１、第２、または第３のドライバ回路基板４１０、５１０、または６１０との間の接着を向上させるように構成される。接合拡散障壁サブ層は、第１、第２、または第３のドライバ回路基板４１０、５１０、または６１０内への接合材料（１つまたは複数）の拡散を防止または低減するように構成される。
図５Ａ、図５Ｂ、および図５Ｃは、本開示の一実施形態による、それぞれ第１のエピタキシャルウェハスライス１０２（１０２－１、１０２－２、．．．１０２－１５）のサブセット、第２のエピタキシャルウェハスライス２０２（２０２－１、２０２－２、．．．２０２－１５）のサブセット、および第３のエピタキシャルウェハスライス３０２（３０２－１、３０２－２、．．．３０２－１５）のサブセットを用いて形成された第１、第２、および第３のドライバ回路ウェハ４００、５００、および６００の断面図を概略的に示す。図５Ａ、図５Ｂ、および図５Ｃに示すように、第１、第２、および第３のエピタキシャルウェハスライス１０２（１０２－１、１０２－２、．．．１０２－１５）、２０２（２０２－１、２０２－２、．．．２０２－１５）、および３０２（３０２－１、３０２－２、．．．３０２－１５）は、第１、第２、および第３のドライバ回路予備接合層４３０、５３０、および６３０に面する第１、第２、および第３のエピタキシャル予備接合層スライス１３２（１３２－１、１３２－２、．．．１３２－１５）、２３２（２３２－１、２３２－２、．．．２３２－１５）、および３３２（３３２－１、３３２－２、．．．３３２－１５）を用いて、第１、第２、および第３のドライバ回路ウェハ４００、５００、および６００の上に選択的に転写され、それらと位置合わせされる。
具体的には、図５Ａは第１のドライバ回路ウェハ４００の断面図を概略的に示し、第１のエピタキシャルウェハスライスの第１のサブセット１０２（１０２－１、１０２－４、１０２－７、１０２－１０、１０２－１３）、第２のエピタキシャルウェハスライスの第１のサブセット２０２（２０２－２、２０２－５、２０２－８、２０２－１１、２０２－１４）、および第３のエピタキシャルウェハスライスの第１のサブセット３０２（３０２－３、３０２－６、３０２－９、３０２－１２、３０２－１５）がその上に配置されている。図５Ｂは第２のドライバ回路ウェハ５００の断面図を概略的に示し、第１のエピタキシャルウェハスライスの第２のサブセット１０２（１０２－３、１０２－６、１０２－９、１０２－１２、１０２－１５）、第２のエピタキシャルウェハスライスの第２のサブセット２０２（２０２－１、２０２－４、２０２－７、２０２－１０、２０２－１３）、および第３のエピタキシャルウェハスライスの第２のサブセット３０２（３０２－２、３０２－５、３０２－８、３０２－１１、３０２－１４）がその上に配置されている。図５Ｃは第３のドライバ回路ウェハ６００の断面図を概略的に示し、第１のエピタキシャルウェハスライスの第３のサブセット１０２（１０２－２、１０２－５、１０２－８、１０２－１１、１０２－１４）、第２のエピタキシャルウェハスライスの第３のサブセット２０２（２０２－３、２０２－６、２０２－９、２０２－１２、２０２－１５）、および第３のエピタキシャルウェハスライスの第３のサブセット３０２（３０２－１、３０２－４、３０２－７、３０２－１０、３０２－１３）がその上に配置されている。第１、第２、および第３のエピタキシャルウェハスライス１０２、２０２、および３０２の第２のサブセットまたは第３のサブセットを第２のドライバ回路ウェハ５００または第３のドライバ回路ウェハ６００上に転写するプロセスは、第１のドライバ回路ウェハ４００上のものと同様であるため、詳細な説明は以下では第１のドライバ回路ウェハについてのみ提供される。
図６は、本開示の一実施形態による、第１のドライバ回路ウェハ４００上に第１のエピタキシャルウェハスライスの第１のサブセット１０２（１０２－１、１０２－４、１０２－７、１０２－１０、１０２－１３）、第２のエピタキシャルウェハスライスの第１のサブセット２０２（２０２－２、２０２－５、２０２－８、２０２－１１、２０２－１４）、および第３のエピタキシャルウェハスライスの第１のサブセット３０２（３０２－３、３０２－６、３０２－９、３０２－１２、３０２－１５）を転写するプロセスを概略的に示す。特に、図６の上の行の３個のウェハは、それぞれ第１、第２、および第３のエピタキシャルウェハ１００、２００、および３００を表し、図６の左下のウェハは、転写プロセスの前の第１のドライバ回路ウェハ４００を表し、図６の右下のウェハは、第１のドライバ回路ウェハ４００を表し、第１のエピタキシャルウェハスライスの第１のサブセット１０２（１０２－１、１０２－４、１０２－７、１０２－１０、１０２－１３）、第２のエピタキシャルウェハスライスの第１のサブセット２０２（２０２－２、２０２－５、２０２－８、２０２－１１、２０２－１４）、および第３のエピタキシャルウェハスライスの第１のサブセット３０２（３０２－３、３０２－６、３０２－９、３０２－１２、３０２－１５）がその上に配置されている。図６では、第１、第２、および第３のエピタキシャルウェハスライス１０２（１０２－１、１０２－２、．．．１０２－１５）、２０２（２０２－１、２０２－２、．．．２０２－１５）、および３０２（３０２－１、３０２－２、．．．３０２－１５）を区別する目的のために、第１、第２、および第３のエピタキシャル予備接合層スライス１３２（１３２－１、１３２－２、．．．１３２－１５）、２３２（２３２－１、２３２－２、．．．２３２－１５）、および３３２（３３２－１、３３２－２、．．．３３２－１５）は図示されていない。
図６に示すように、第１のエピタキシャルウェハスライス１０２の第１のサブセットは、第１のエピタキシャルウェハスライス１０２（１０２－１、１０２－２、．．．１０２－１５）のうちの３個ごとに１つを含む。すなわち、第１のエピタキシャルウェハスライス１０２の第１のサブセットは、（図６において見た場合の）左から開始して、複数の第１のエピタキシャルウェハスライスのうちの１番目１０２－１、複数の第１のエピタキシャルウェハスライスのうちの４番目１０２－４、複数の第１のエピタキシャルウェハスライスのうちの７番目１０２－７、複数の第１のエピタキシャルウェハスライスのうちの１０番目１０２－１０、および複数の第１のエピタキシャルウェハスライスのうちの１３番目１０２－１３を含む。同様に、第２のエピタキシャルウェハスライス２０２（２０２－１、２０２－２、．．．２０２－１５）の第１のサブセットは、第２のエピタキシャルウェハスライス２０２のうちの３個ごとに１つを含む。すなわち、第２のエピタキシャルウェハスライス２０２の第１のサブセットは、（図６において見た場合の）左から開始して、複数の第２のエピタキシャルウェハスライスのうちの２番目２０２－２、複数の第２のエピタキシャルウェハスライスのうちの５番目２０２－５、複数の第２のエピタキシャルウェハスライスのうちの８番目２０２－８、複数の第２のエピタキシャルウェハスライスのうちの１１番目２０２－１１、および複数の第２のエピタキシャルウェハスライスのうちの１４番目２０２－１４を含む。同様に、第３のエピタキシャルウェハスライス３０２（３０２－１、３０２－２、．．．３０２－１５）の第１のサブセットは、第３のエピタキシャルウェハスライス３０２のうちの３個ごとに１つを含む。すなわち、第３のエピタキシャルウェハスライス３０２の第１のサブセットは、（図６において見た場合の）左から開始して、複数の第３のエピタキシャルウェハスライスのうちの３番目３０２－３、複数の第３のエピタキシャルウェハスライスのうちの６番目３０２－６、複数の第３のエピタキシャルウェハスライスのうちの９番目３０２－９、複数の第３のエピタキシャルウェハスライスのうちの１２番目３０２－１２、および複数の第３のエピタキシャルウェハスライスのうちの１５番目３０２－１５を含む。
第１のエピタキシャルウェハスライスの第１のサブセット１０２（１０２－１、１０２－４、１０２－７、１０２－１０、１０２－１３）、第２のエピタキシャルウェハスライスの第１のサブセット２０２（２０２－２、２０２－５、２０２－８、２０２－１１、２０２－１４）、および第３のエピタキシャルウェハスライスの第１のサブセット３０２（３０２－３、３０２－６、３０２－９、３０２－１２、３０２－１５）は、互いに連続的に追従し後続されて、第１のドライバ回路ウェハ４００の上に交互に配置されるように、それぞれ点線６１１、６１２、．．．６１５、６２１、６２２、．．．６２５、６３１、６３２、．．．６３５に沿って転写される。例えば、複数の第１のエピタキシャルウェハスライスのうちの１番目１０２－１は、線６１１に沿って転写されて第１のドライバ回路ウェハ４００上の最も左の位置に配置され、複数の第２のエピタキシャルウェハスライスのうちの２番目２０２－２に隣接し、これは線６２１に沿って転写され、複数の第３のエピタキシャルウェハスライスのうちの３番目３０２－３に隣接し、これは線６３１に沿って転写され、などとなる。第１のドライバ回路ウェハ４００に対するエピタキシャルウェハスライス１０２（１０２－１、１０２－４、１０２－７、１０２－１０、１０２－１３）、２０２（２０２－２、２０２－５、２０２－８、２０２－１１、２０２－１４）、または３０２（３０２－３、３０２－６、３０２－９、３０２－１２、３０２－１５）の各々の位置は、その元のエピタキシャルウェハ１００、２００、または３００に対するエピタキシャルウェハスライス１０２（１０２－１、１０２－４、１０２－７、１０２－１０、１０２－１３）、２０２（２０２－２、２０２－５、２０２－８、２０２－１１、２０２－１４）、または３０２（３０２－３、３０２－６、３０２－９、３０２－１２、３０２－１５）の位置と同じである。例えば、第１のドライバ回路ウェハ４００に対する複数の第１のエピタキシャルウェハスライスのうちの１番目１０２－１の位置は、第１のエピタキシャルウェハ１００に対する複数の第１のエピタキシャルウェハスライスのうちの１番目１０２－１の位置と同じであり、第１のドライバ回路ウェハ４００に対する複数の第２のエピタキシャルウェハスライスのうちの２番目２０２－２の位置は、第２のエピタキシャルウェハ２００に対する複数の第２のエピタキシャルウェハスライスのうちの２番目２０２－２の位置と同じであり、などとなる。
図７Ａ、図７Ｂ、および図７Ｃは、本開示の一実施形態による、それぞれ第１のエピタキシャルウェハスライス１０２（１０２－１、１０２－２、．．．１０２－１５）のサブセット、第２のエピタキシャルウェハスライス２０２（２０２－１、２０２－２、．．．２０２－１５）のサブセット、および第３のエピタキシャルウェハスライス３０２（３０２－１、３０２－２、．．．３０２－１５）のサブセットと接合された第１、第２、および第３のドライバ回路ウェハ４００、５００、および６００の断面図を概略的に示す。図７Ａ、図７Ｂ、および図７Ｃに示すように、第１、第２、および第３のエピタキシャルウェハスライス１０２（１０２－１、１０２－２、．．．１０２－１５）、２０２（２０２－１、２０２－２、．．．２０２－１５）、および３０２（３０２－１、３０２－２、．．．３０２－１５）は、予備接合層スライス１３２（１３２－１、１３２－２、．．．１３２－１５）、２３２（２３２－１、２３２－２、．．．２３２－１５）、３３２（３３２－１、３３２－２、．．．３３２－１５）ならびに予備接合層４３０、５３０、および６３０を通じて第１、第２、および第３のドライバ回路ウェハ４００、５００、および６００と接合される。
具体的には、図７Ａは、第１のエピタキシャルウェハスライスの第１のサブセット１０２（１０２－１、１０２－４、１０２－７、１０２－１０、１０２－１３）、第２のエピタキシャルウェハスライスの第１のサブセット２０２（２０２－２、２０２－５、２０２－８、２０２－１１、２０２－１４）、および第３のエピタキシャルウェハスライスの第１のサブセット３０２（３０２－３、３０２－６、３０２－９、３０２－１２、３０２－１５）と接合された第１のドライバ回路ウェハ４００の断面図を概略的に示す。図７Ａに示すように、第１のエピタキシャルウェハスライスの第１のサブセット１０２（１０２－１、１０２－４、１０２－７、１０２－１０、１０２－１３）、第２のエピタキシャルウェハスライスの第１のサブセット２０２（２０２－２、２０２－５、２０２－８、２０２－１１、２０２－１４）、および第３のエピタキシャルウェハスライスの第１のサブセット３０２（３０２－３、３０２－６、３０２－９、３０２－１２、３０２－１５）が第１のドライバ回路ウェハ４００の上に交互に配置された後、パターニングされていない接合層４５０を形成するために、第１のエピタキシャルウェハスライスの第１のサブセット１０２（１０２－１、１０２－４、１０２－７、１０２－１０、１０２－１３）内の第１のエピタキシャル予備接合層スライス１３２（１３２－１、１３２－４、１３２－７、１３２－１０、１３２－１３）、第２のエピタキシャルウェハスライスの第１のサブセット２０２（２０２－２、２０２－５、２０２－８、２０２－１１、２０２－１４）内の第２のエピタキシャル予備接合層スライス２３２（２３２－２、２３２－５、２３２－８、２３２－１１、２３２－１４）、第３のエピタキシャルウェハスライスの第１のサブセット３０２（３０２－３、３０２－６、３０２－９、３０２－１２、３０２－１５）内の第３のエピタキシャル予備接合層スライス３３２（３３２－３、３３２－６、３３２－９、３３２－１２、３３２－１５）、および第１のドライバ回路ウェハ４００上の第１のドライバ回路予備接合層４３０を接合するための接合プロセスが実施される。
いくつかの実施形態では、接合プロセスは、第１のドライバ回路ウェハ４００の第１のドライバ回路予備接合層４３０に対して、第１のエピタキシャルウェハスライスの第１のサブセット１０２（１０２－１、１０２－４、１０２－７、１０２－１０、１０２－１３）、第２のエピタキシャルウェハスライスの第１のサブセット２０２（２０２－２、２０２－５、２０２－８、２０２－１１、２０２－１４）、および第３のエピタキシャルウェハスライスの第１のサブセット３０２（３０２－３、３０２－６、３０２－９、３０２－１２、３０２－１５）を押圧することを含む。
いくつかの実施形態では、接合プロセスは、第１、第２、および第３のエピタキシャル予備接合層スライス１３２（１３２－１、１３２－４、１３２－７、１３２－１０、１３２－１３）、２３２（２３２－２、２３２－５、２３２－８、２３２－１１、２３２－１４）、および３３２（３３２－３、３３２－６、３３２－９、３３２－１２、３３２－１５）、ならびに第１のドライバ回路予備接合層４３０が互いに溶接されて接合層４５０を形成するように、第１、第２、および第３のエピタキシャル予備接合層スライス１３２（１３２－１、１３２－４、１３２－７、１３２－１０、１３２－１３）、２３２（２３２－２、２３２－５、２３２－８、２３２－１１、２３２－１４）、および３３２（３３２－３、３３２－６、３３２－９、３３２－１２、３３２－１５）の少なくとも一部分、ならびに第１のドライバ回路予備接合層４３０の少なくとも一部分が溶融するような高温に加熱することをさらに含む。接合プロセスが実施される温度は、使用される接合材料（１つまたは複数）に依存し、例えば、Ａｕ－Ｓｎ合金が接合材料として使用される場合、約２３０℃から３５０℃よりも高温までにわたり得る。第１、第２、および第３のエピタキシャル予備接合層スライス１３２（１３２－１、１３２－４、１３２－７、１３２－１０、１３２－１３）、２３２（２３２－２、２３２－５、２３２－８、２３２－１１、２３２－１４）、および３３２（３３２－３、３３２－６、３３２－９、３３２－１２、３３２－１５）、ならびに第１のドライバ回路予備接合層４３０を一緒に接合することができる限り、他の接合技術も適用され得る。
いくつかの実施形態では、第１、第２、および第３のエピタキシャルウェハ１００、２００、および３００をスライシングする前もしくは後、または第１、第２、および第３のエピタキシャルウェハスライス１０２（１０２－１、１０２－２、．．．１０２－１５）、２０２（２０２－１、２０２－２、．．．２０２－１５）、および３０２（３０２－１、３０２－２、．．．３０２－１５）が第１、第２、および第３のドライバ回路基板４００、５００、および６００の上に転写された後に、第１、第２、および第３の成長基板１１０、２１０、および３１０または第１、第２、および第３の成長基板スライス１１２（１１２－１、１１２－２、．．．１１２－１５）、２１２（２１２－１、２１２－２、．．．２１２－１５）、および３１２（３１２－１、３１２－２、．．．３１２－１５）は薄化され得る。薄化は、第１、第２、および第３のエピタキシャルウェハスライス１０２（１０２－１、１０２－２、．．．１０２－１５）、２０２（２０２－１、２０２－２、．．．２０２－１５）、および３０２（３０２－１、３０２－２、．．．３０２－１５）の厚さが同じになり、第１、第２、および第３のエピタキシャル層スライス１２２（１２２－１、１２２－２、．．．１２２－１５）、２２２（２２２－１、２２２－２、．．．２２２－１５）、および３２２（３２２－１、３２２－２、．．．３２２－１５）の厚さが同じになるように実行され得る。結果として、第１のエピタキシャルウェハスライスの第１のサブセット１０２（１０２－１、１０２－４、１０２－７、１０２－１０、１０２－１３）、第２のエピタキシャルウェハスライスの第１のサブセット２０２（２０２－２、２０２－５、２０２－８、２０２－１１、２０２－１４）、および第３のエピタキシャルウェハスライスの第１のサブセット３０２（３０２－３、３０２－６、３０２－９、３０２－１２、３０２－１５）が接合プロセス中に第１のドライバ回路ウェハ４００の第１のドライバ回路予備接合層４３０に対して押圧されると、第１、第２、および第３のエピタキシャルウェハスライス１０２、２０２、および３０２は均一な押圧力を受けることができる。
同様に、図７Ｂは、第１のエピタキシャルウェハスライスの第２のサブセット１０２（１０２－３、１０２－６、１０２－９、１０２－１２、１０２－１５）、第２のエピタキシャルウェハスライスの第２のサブセット２０２（２０２－１、２０２－４、２０２－７、２０２－１０、２０２－１３）、および第３のエピタキシャルウェハスライスの第２のサブセット３０２（３０２－２、３０２－５、３０２－８、３０２－１１、３０２－１４）と接合された第２のドライバ回路ウェハ５００の断面図を概略的に示す。図７Ｂに示すように、パターニングされていない接合層５５０を形成するために、第１のエピタキシャルウェハスライスの第２のサブセット１０２（１０２－３、１０２－６、１０２－９、１０２－１２、１０２－１５）内の第１のエピタキシャル予備接合層スライス１３２（１３２－３、１３２－６、１３２－９、１３２－１２、１３２－１５）、第２のエピタキシャルウェハスライスの第２のサブセット２０２（２０２－１、２０２－４、２０２－７、２０２－１０、２０２－１３）内の第２のエピタキシャル予備接合層スライス２３２（２３２－１、２３２－４、２３２－７、２３２－１０、２３２－１３）、第３のエピタキシャルウェハスライスの第２のサブセット３０２（３０２－２、３０２－５、３０２－８、３０２－１１、３０２－１４）内の第３のエピタキシャル予備接合層スライス３３２（３３２－２、３３２－５、３３２－８、３３２－１１、３３２－１４）、および第２のドライバ回路ウェハ５００上の第２のドライバ回路予備接合層５３０を接合するための接合プロセスが実施される。
図７Ｃは、第１のエピタキシャルウェハスライスの第３のサブセット１０２（１０２－２、１０２－５、１０２－８、１０２－１１、１０２－１４）、第２のエピタキシャルウェハスライスの第３のサブセット２０２（２０２－３、２０２－６、２０２－９、２０２－１２、２０２－１５）、および第３のエピタキシャルウェハスライスの第３のサブセット３０２（３０２－１、３０１－４、３０２－７、３０２－１０、３０２－１３）と接合された第３のドライバ回路ウェハ４００の断面図を概略的に示す。図７Ｃに示すように、パターニングされていない接合層６５０を形成するために、第１のエピタキシャルウェハスライスの第３のサブセット１０２（１０２－２、１０２－５、１０２－８、１０２－１１、１０２－１４）内の第１のエピタキシャル予備接合層スライス１３２（１３２－２、１３２－５、１３２－８、１３２－１１、１３２－１４）、第２のエピタキシャルウェハスライスの第３のサブセット２０２（２０２－３、２０２－６、２０２－９、２０２－１２、２０２－１５）内の第２のエピタキシャル予備接合層スライス２３２（２３２－３、２３２－６、２３２－９、２３２－１２、２３２－１５）、第３のエピタキシャルウェハスライスの第３のサブセット３０２（３０２－１、３０１－４、３０２－７、３０２－１０、３０２－１３）内の第３のエピタキシャル予備接合層スライス３３２（３３２－１、３３１－４、３３２－７、３３２－１０、３３２－１３）、および第３のドライバ回路ウェハ６００上の第３のドライバ回路予備接合層６３０を接合するための接合プロセスが実施される。
第２のドライバ回路ウェハ５００および第３のドライバ回路ウェハ６００に対して実行される接合プロセスは、第１のドライバ回路ウェハ４００に対して実行されるものと同様であるため、これらのプロセスの詳細な説明は繰り返さない。
図８Ａ、図８Ｂ、および図８Ｃは、本開示の一実施形態による、それぞれ第１、第２、および第３のスライシングウェハ７００、８００、および９００の断面図を概略的に示す。本明細書において使用される場合、「スライシングウェハ」は、その上のエピタキシャル層のスライスを用いて形成されたウェハを指す。図８Ａ、図８Ｂ、および図８Ｃに示すように、成長基板スライス１１２（１１２－１、１１２－２、．．．１１２－１５）、２１２（２１２－１、２１２－２、．．．２１２－１５）、および３１２（３１２－１、３１２－２、．．．３１２－１５）は、それぞれ第１のスライシングウェハ７００、第２のスライシングウェハ８００、および第３のスライシングウェハ９００を形成するために、図７Ａ、図７Ｂ、および図７Ｃに示したウェハから除去されている。
特に、図８Ａに示すように、第１のエピタキシャルウェハスライスの第１のサブセット１０２（１０２－１、１０２－４、１０２－７、１０２－１０、１０２－１３）内の第１の成長基板スライス１１２（１１２－１、１１１－４、１１１－７、１１２－１０、１１２－１３）、第２のエピタキシャルウェハスライスの第１のサブセット２０２（２０２－２、２０２－５、２０２－８、２０２－１１、２０２－１４）内の第２の成長基板スライス２１２（２１２－２、２１２－５、２１２－８、２１２－１１、２１２－１４）、および第３のエピタキシャルウェハスライスの第１のサブセット３０２（３０２－３、３０２－６、３０２－９、３０２－１２、３０２－１５）内の第３の成長基板スライス３１２（３１２－３、３１２－６、３１２－９、３１２－１２、３１２－１５）は、第１のエピタキシャル層スライス１２２（１２２－１、１２２－４、１２２－７、１２２－１０、１２２－１３）、第２のエピタキシャル層スライス２２２（２２２－２、２２２－５、２２２－８、２２２－１１、２２２－１４）、および第３のエピタキシャル層スライス３２２（３２２－３、３２２－６、３２２－９、３２２－１２、３２２－１５）を露出させるために除去されている。第１の成長基板スライス１１２（１１２－１、１１２－４、１１２－７、１１２－１０、１１２－１３）、第２の成長基板スライス２１２（２１２－２、２１２－５、２１２－８、２１２－１１、２１２－１４）、および第３の成長基板スライス３１２（３１２－３、３１２－６、３１２－９、３１２－１２、３１２－１５）は、レーザリフトオフ、化学機械研磨（ＣＭＰ）、またはウェットエッチングなどの任意の好適な物理的または化学的基板除去技術を使用して除去され得る。
同様に、図８Ｂに示すように、第１のエピタキシャルウェハスライスの第２のサブセット１０２（１０２－３、１０２－６、１０２－９、１０２－１２、１０２－１５）内の第１の成長基板スライス１１２（１１２－３、１１２－６、１１２－９、１１２－１２、１１２－１５）、第２のエピタキシャルウェハスライスの第２のサブセット２０２（２０２－１、２０２－４、２０２－７、２０２－１０、２０２－１３）内の第２の成長基板スライス２１２（２１２－１、２１２－４、２１２－７、２１２－１０、２１２－１３）、および第３のエピタキシャルウェハスライスの第２のサブセット３０２（３０２－２、３０２－５、３０２－８、３０２－１１、３０２－１４）内の第３の成長基板スライス３１２（３１２－２、３１２－５、３１２－８、３１２－１１、３１２－１４）は除去される。
図８Ｃに示すように、第１のエピタキシャルウェハスライスの第３のサブセット１０２（１０２－２、１０２－５、１０２－８、１０２－１１、１０２－１４）内の第１の成長基板スライス１１２（１１２－２、１１２－５、１１２－８、１１２－１１、１１２－１４）、第２のエピタキシャルウェハスライスの第３のサブセット２０２（２０２－３、２０２－６、２０２－９、２０２－１２、２０２－１５）内の第２の成長基板スライス２１２（２１２－３、２１２－６、２１２－９、２１２－１２、２１２－１５）、および第３のエピタキシャルウェハスライスの第３のサブセット３０２（３０２－１、３０１－４、３０２－７、３０２－１０、３０２－１３）内の第３の成長基板スライス３１２（３１２－１、３１２－４、３１２－７、３１２－１０、３１２－１３）は除去される。
第２のドライバ回路ウェハ５００および第３のドライバ回路ウェハ６００に対して実行される成長基板スライスに対して使用され得る除去プロセスは、第１のドライバ回路ウェハ４００に対して実行されるものと同様であるため、これらのプロセスの詳細な説明は繰り返さない。
成長基板スライス１１２、２１２、および３１２が除去された後、残りのスライシングウェハ７００、８００、および９００は、マイクロＬＥＤチップを形成するプロセス中に形成される中間生成物である。第１、第２、および第３のスライシングウェハ７００、８００、および９００の構造および処理は互いに同様である。それゆえに、以下の説明は第１のスライシングウェハ７００に注目する。
図９は、第１のスライシングウェハ７００の上面図を概略的に示す。図８Ａおよび図９に示すように、第１のスライシングウェハ７００は、第１のドライバ回路基板４１０と、第１のドライバ回路基板４１０上に形成された第１のドライバ回路４４０とを有する第１のドライバ回路ウェハ４００と、第１のドライバ回路ウェハ４００の上に形成された接合層４５０と、パターニングされていない接合層４５０の上にそれぞれ交互に形成された第１、第２、および第３のエピタキシャル層スライス１２２（１２２－１、１２２－４、１２２－７、１２２－１０、１２２－１３）、２２２（２２２－２、２２２－５、２２２－８、２２２－１１、２２２－１４）、および３２２（３２２－３、３２２－６、３２２－９、３２２－１２、３２２－１５）とを含む。第１のスライシングウェハ７００はエピタキシャル成長基板を含まないゆえに、第１、第２、および第３のエピタキシャル層スライス１２２（１２２－１、１２２－４、１２２－７、１２２－１０、１２２－１３）、２２２（２２２－２、２２２－５、２２２－８、２２２－１１、２２２－１４）、および３２２（３２２－３、３２２－６、３２２－９、３２２－１２、３２２－１５）は環境に露出する。
第１のスライシングウェハ７００が形成された後、複数の第１、第２、および第３のエピタキシャル層セグメント、ならびに複数の接合層セグメントを形成するために、第１のスライシングウェハ７００上に形成された複数の第１、第２、および第３のエピタキシャル層スライス１２２、２２２、および３２２、ならびに接合層４５０に対してパターニングプロセスが実行される。パターニングプロセスは、フォトリソグラフィおよびエッチングプロセスを使用することによって実行され得る。パターニングプロセスの後、複数のマイクロＬＥＤを含むスライシングマイクロＬＥＤウェハを形成するために、第１、第２、および第３のエピタキシャル層セグメント上に、例えば、電極、インターコネクト、絶縁層、接点、および／またはパッシベーション層を形成するための半導体製造プロセスが実行され得る。本明細書において使用される場合、「スライシングマイクロＬＥＤウェハ」は、複数のマイクロＬＥＤを用いて形成されスライシングウェハから形成されるウェハを指す。
図１０は、本開示の一実施形態による、図８Ａおよび図９に示した第１のスライシングウェハ７００からなるスライシングマイクロＬＥＤウェハ１０００の上面図を概略的に示す。ウェハ７００からなるスライシングマイクロＬＥＤウェハ１０００は例示である。スライシングマイクロＬＥＤウェハは、同様にスライシングウェハ８００および９００からなることができる。
スライシングマイクロＬＥＤウェハ１０００は、ドライバ回路基板４１０、ならびに複数のマイクロＬＥＤ１０１１、１０１２、および１０１３を含む。図１０には示していないが、スライシングマイクロＬＥＤウェハ１０００はまた、（図８Ａに示した断面図に示す）接合層４５０を含む。接合層４５０は、マイクロＬＥＤ１０１１、１０１２、または１０１３とドライバ回路基板４１０とを接合するために、エピタキシャルウェハスライス１００１、１００２、および１００３の底部で、ドライバ回路基板４１０の上面上に形成される。
複数のマイクロＬＥＤ１０１１、１０１２、および１０１３は、ドライバ回路基板４１０上にアレイ状に横並びに配置された複数のエピタキシャル層スライス１００１、１００２、および１００３からなる。エピタキシャル層スライス１００１、１００２、および１００３の各々は、第１、第２、または第３のエピタキシャルウェハスライス１０２、２０２、または３０２からなる。エピタキシャル層スライス１００１、１００２、および１００３の各々の形状は長方形である。隣接するエピタキシャル層スライス１００１、１００２、および１００３の間のスペースは、例えば、３００μｍよりも大きい。
いくつかの実装形態では、接合層４５０は、エピタキシャル層スライス１００１、１００２、および１００３のうちの対応するものの底部に各々形成された複数のエピタキシャル予備接合層スライスから形成され得る。各エピタキシャル予備接合層スライスの形状は、対応するエピタキシャル層スライス１００１、１００２、または１００３の形状と同じである。複数のエピタキシャル予備接合層スライスはアレイ状に配置され得る。複数のエピタキシャル予備接合層スライスのアレイ形状は、複数のエピタキシャル層スライス１００１、１００２、および１００３のアレイ形状と同じである。
いくつかの実装形態では、例えば、図４Ａおよび図５Ａに示した実施形態では、接合層４５０は、エピタキシャル層スライス１００１、１００２、および１００３のうちの対応するものの底部に各々形成された複数のエピタキシャル予備接合層スライスと、ドライバ回路基板４１０の上面における第１のドライバ回路予備接合層４３０とから形成され得る。第１のドライバ回路予備接合層４３０は連続膜である。
上記のように、第１、第２、および第３のエピタキシャル層１２０、２２０、および３２０の各々は、電圧が印加されると、特定の色を有する光を放出することができる。それゆえに、第１、第２、および第３のエピタキシャル層スライス１２２、２２２、および３２２からなる第１、第２、および第３のマイクロＬＥＤ１０１１、１０１２、および１０１３の各々は、赤色ＬＥＤ、緑色ＬＥＤ、または青色ＬＥＤであり得る。
エピタキシャルウェハスライス１００１、１００２、および１００３の各々は、マイクロＬＥＤ１０１１、１０１２、または１０１３のアレイを形成する。例えば、図１０に示す実施形態では、エピタキシャル層スライス１００１、１００２、および１００３の各々は、マイクロＬＥＤ１０１１、１０１２、または１０１３の単一の列を形成する。特に、第１のエピタキシャル層スライス１００１は第１のマイクロＬＥＤ１０１１の単一の列を形成し、第２のエピタキシャル層スライス１００２は第２のマイクロＬＥＤ１０１２の単一の列を形成し、第３のエピタキシャル層スライス１００３は第３のマイクロＬＥＤ１０１３の単一の列を形成する。他の実施形態では、例えば、図１１および図１２に示す実施形態（以下でより詳細に説明する）では、エピタキシャル層スライス１００１、１００２、および１００３の各々は、マイクロＬＥＤ１０１１、１０１２、または１０１３の複数の列を形成する。
第１、第２、および第３のマイクロＬＥＤ１０１１、１０１２、および１０１３は、複数のマイクロＬＥＤチップ１０１０を構成する。各マイクロＬＥＤチップ１０１０は、行方向に配置された３個のマイクロＬＥＤを含む。各マイクロＬＥＤ１０１１、１０１２、または１０１３は、１つのマイクロＬＥＤチップ１０１０のピクセルを構成する。例えば、第１のマイクロＬＥＤ１０１１はマイクロＬＥＤチップ１０１０の赤色ピクセルを構成し、第２のマイクロＬＥＤ１０１２はマイクロＬＥＤチップ１０１０の緑色ピクセルを構成し、第３のマイクロＬＥＤ１０１３はマイクロＬＥＤチップ１０１０の青色ピクセルを構成する。
マイクロＬＥＤチップ１０１０がスライシングマイクロＬＥＤウェハ１０００から形成された後、各個別のマイクロＬＥＤチップ１０１０はスライシングマイクロＬＥＤウェハ１０００から切り離されてパッケージされ得る。図１１Ａは、本開示の一実施形態に従って、マイクロＬＥＤチップ１０１０のうちの１つの上面図を概略的に示す。図１１Ｂは、マイクロＬＥＤチップ１０１０の断面図を概略的に示す。
図１１Ａおよび図１１Ｂに示すように、マイクロＬＥＤチップ１０１０は第１のマイクロＬＥＤ１０１１、第２のマイクロＬＥＤ１０１２、第３のマイクロＬＥＤ１０１３、ならびに電力およびデータを受け取るための１つまたは複数の接点パッド１０１４を含む。第１のマイクロＬＥＤ１０１１、第２のマイクロＬＥＤ１０１２、第３のマイクロＬＥＤ１０１３は、第１のドライバ回路基板４１０上に横並びに配置される。隣接するＬＥＤ間のスペースｄ１は、例えば、３００μｍよりも大きい。
第１のマイクロＬＥＤ１０１１は、少なくとも、第１の接合層セグメント１０２１と、第１の接合層セグメント１０２１の上に配設された第１のエピタキシャル層セグメント１０３１とを含む。第２のマイクロＬＥＤ１０１２は、少なくとも、第２の接合層セグメント１０２２と、第２の接合層セグメント１０２２の上に配設された第２のエピタキシャル層セグメント１０３２とを含む。第３のマイクロＬＥＤ１０１３は、少なくとも、第３の接合層セグメント１０２３と、第３の接合層セグメント１０２３の上に配設された第３のエピタキシャル層セグメント１０３３とを含む。
マイクロＬＥＤチップ１０１０はまた、絶縁層１０４０と、第１のマイクロＬＥＤ１０１１、第２のマイクロＬＥＤ１０１２、および第３のマイクロＬＥＤ１０１３を被覆する透明導電層１０５０とを含む。絶縁層１０４０は、第１のエピタキシャル層セグメント１０３１、第２のエピタキシャル層セグメント１０３２、および第３のエピタキシャル層セグメント１０３３の上面の一部分を露出させる開口部１０４２とともに形成される。透明導電層１０５０は、絶縁層１０４０を被覆し、絶縁層１０４０の開口部１０４２に形成されることにより、開口部１０５２を介して第１のエピタキシャル層セグメント１０３１、第２のエピタキシャル層セグメント１０３２、および第３のエピタキシャル層セグメント１０３３の露出した上面と接触する。
マイクロＬＥＤチップ１０１０は、第１のマイクロＬＥＤ１０１１、第２のマイクロＬＥＤ１０１２、および第３のマイクロＬＥＤ１０１３の各々の側に配置された光隔離壁１０６０をさらに含む。第１のマイクロＬＥＤ１０１１、第２のマイクロＬＥＤ１０１２、および第３のマイクロＬＥＤ１０１３によって放出される光を隔離するために、光隔離壁１０６０の高さは、第１のマイクロＬＥＤ１０１１、第２のマイクロＬＥＤ１０１２、および第３のマイクロＬＥＤ１０１３の各々以上であり得る。
さらに、マイクロＬＥＤチップ１０１０は、第１のマイクロＬＥＤ１０１１、第２のマイクロＬＥＤ１０１２、第３のマイクロＬＥＤ１０１３、絶縁層１０４０、透明導電層１０５０、および光隔離壁１０６０のすべてを被覆する透明絶縁層１０７０を含む。加えて、第１のマイクロＬＥＤ１０１１、第２のマイクロＬＥＤ１０１２、および第３のマイクロＬＥＤ１０１３の各々の上にマイクロレンズ１０８０が形成される。
図１０に示す実施形態では、エピタキシャル層スライス１００１、１００２、および１００３の各々は、マイクロＬＥＤ１０１１、１０１２、または１０１３の単一の列を形成する。いくつかの代替実施形態では、エピタキシャル層スライスの各々は、マイクロＬＥＤの複数の列を形成してもよい。図１２は、本開示のそのような一実施形態による、図８Ａおよび図９に示した第１のスライシングウェハ７００からなるスライシングマイクロＬＥＤウェハ１２００の上面図を概略的に示す。図１３は、スライシングマイクロＬＥＤウェハ１２００からなる複数のマイクロＬＥＤチップ１２１０のうちの１つの上面図を概略的に示す。ウェハ７００からなるスライシングマイクロＬＥＤウェハ１２００は例示である。スライシングマイクロＬＥＤウェハは、同様にスライシングウェハ８００および９００からなることができる。
図１２に示すように、スライシングマイクロＬＥＤウェハ１２００は、ドライバ回路基板４１０と、ドライバ回路基板４１０上に形成された複数の第１、第２、および第３のマイクロＬＥＤアレイ１２１１、１２１２、および１２１３とを含む。複数のマイクロＬＥＤアレイ１２１１、１２１２、および１２１３は、ドライバ回路基板４１０上にアレイ状に横並びに配置された複数のエピタキシャル層スライス１２０１、１２０２、および１２０３からなる。エピタキシャル層スライス１２０１、１２０２、および１２０３は、それぞれ第１、第２、および第３のエピタキシャルウェハスライス１０２、２０２、および３０２からなる。各マイクロＬＥＤアレイ１２１１、１２１２、または１２１３は、マイクロＬＥＤの２つ以上の行および２つ以上の列を含む。隣接するエピタキシャル層スライス１２０１、１２０２、および１２０３の間のスペースは、例えば、３００μｍよりも大きい。
第１、第２、および第３のマイクロＬＥＤアレイ１２１１、１２１２、および１２１３は、複数のマイクロＬＥＤチップ１２１０を構成する。図１２に示すように、マイクロＬＥＤチップ１２１０は、複数の第１のマイクロＬＥＤ１２２１を含む第１のマイクロＬＥＤアレイ１２１１と、複数の第２のマイクロＬＥＤ１２２２を含む第２のマイクロＬＥＤアレイ１２１２と、複数の第３のマイクロＬＥＤ１２２３を含む第３のマイクロＬＥＤアレイ１２１３と、電力およびデータを受け取るための１つまたは複数の接点パッド１２１４とを含む。第１のマイクロＬＥＤ１２２１、第２のマイクロＬＥＤ１２２２、および第３のマイクロＬＥＤ１２２３の構造は、それぞれ第１のマイクロＬＥＤ１０１１、第２のマイクロＬＥＤ１０１２、および第３のマイクロＬＥＤ１０１３の構造と同様であるゆえに、その構造の詳細な説明は繰り返さない。
各マイクロＬＥＤアレイ１２１１、１２１２、または１２１３は、マイクロＬＥＤチップ１２１０のピクセルを構成する。例えば、第１のマイクロＬＥＤアレイ１２１１はマイクロＬＥＤチップ１２１０の赤色ピクセルを構成し、第２のマイクロＬＥＤアレイ１２１２はマイクロＬＥＤチップ１２１０の緑色ピクセルを構成し、第３のマイクロＬＥＤアレイ１２１３はマイクロＬＥＤチップ１２１０の青色ピクセルを構成する。
図１３に示すように、隣接するマイクロＬＥＤアレイ間のスペースｄ２は、例えば、３００μｍよりも大きい。隣接するＬＥＤ間のスペースｄ３は、隣接するＬＥＤアレイ間の距離ｄ２よりも小さくてもよい。
前述の実施形態では、接合層４５０は、第１、第２、および第３のエピタキシャル予備接合層１３０、２３０、および３３０、ならびに第１のドライバ回路予備接合層４３０から形成される。いくつかの代替実施形態では、接合層４５０は、予備接合層の単層から形成されてもよい。
例えば、接合層４５０は、第１のドライバ回路予備接合層４３０の単層から形成されてもよい。すなわち、図２Ａ～図２Ｃに示したプロセスは、第１、第２、および第３のエピタキシャルウェハ１００、２００、および３００がそれぞれ第１、第２、および第３のエピタキシャル予備接合層１３０、２３０、および３３０を含まないように省略されてもよい。その結果、第１、第２、および第３のエピタキシャルウェハスライス１０２、２０２、および３０２は、それぞれ第１、第２、および第３のエピタキシャル予備接合層スライス１３２、２３２、および３３２を含まない。この場合、第１、第２、および第３のエピタキシャルウェハスライス１０２、２０２、および３０２が第１のドライバ回路ウェハ４００上に選択的に配置されると、第１、第２、および第３のエピタキシャル層スライス１２２、２２２、および３２２は第１のドライバ回路予備接合層４３０に直接接触する。その後、接合プロセスが実行される。接合プロセスの結果として、第１のドライバ回路予備接合層４３０の少なくとも一部分が高温で溶融して、第１、第２、および第３のエピタキシャル層スライス１２２、２２２、および３２２を第１のドライバ回路基板４１０と接合する。
他の例として、接合層４５０は、エピタキシャル予備接合層の単層から形成されてもよい。すなわち、第１のドライバ回路ウェハ４００は、第１のドライバ回路予備接合層４３０なしで形成されてもよい。この場合、第１、第２、および第３のエピタキシャルウェハスライス１０２（１０２－１、１０２－４、１０２－７、１０２－１０、１０２－１３）、２０２（２０２－２、２０２－５、２０２－８、２０２－１１、２０２－１４）、および３０２（３０２－３、３０２－６、３０２－９、３０２－１２、３０２－１５）が第１のドライバ回路ウェハ４００上に選択的に配置されると、第１、第２、および第３のエピタキシャル予備接合層スライス１３２（１３２－１、１３２－２、．．．１３２－１５）、２３２（２３２－１、２３２－２、．．．２３２－１５）、および３３２（３３２－１、３３２－２、．．．３３２－１５）は第１のドライバ回路基板４１０に直接接触する。その後、接合プロセスが実行される。接合プロセスの結果として、第１、第２、および第３のエピタキシャル予備接合層スライス１３２（１３２－１、１３２－２、．．．１３２－１５）、２３２（２３２－１、２３２－２、．．．２３２－１５）、および３３２（３３２－１、３３２－２、．．．３３２－１５）の少なくとも一部分が高温で溶融して、第１、第２、および第３のエピタキシャル層スライス１２２（１２２－１、１２２－４、１２２－７、１２２－１０、１２２－１３）、２２２（２２２－２、２２２－５、２２２－８、２２２－１１、２２２－１４）、および３２２（３２２－３、３２２－６、３２２－９、３２２－１２、３２２－１５）を第１のドライバ回路基板４１０と接合する。
接合層４５０が、横並びに配置された第１、第２、および第３のエピタキシャル予備接合層１３０、２３０、および３３０の単層、または第１のドライバ回路予備接合層４３０の単層から形成される場合、接合層４５０は比較的薄く形成されてもよい。予備接合層の単層から形成される接合層４５０の厚さは、約０．１μｍ～２．０μｍの範囲にあってもよい。例えば、接合層４５０の厚さは、０．２μｍ、０．３μｍ、０．４μｍ、または０．５μｍであり得る。
図１４は、本開示の一実施形態による、ディスプレイシステム１４００を概略的に示す。ディスプレイシステム１４００は、ディスプレイパネル１４１０、光結合システム１４２０、およびディスプレイインタフェース１４３０を含む。
ディスプレイパネル１４１０は、図１３に示したマイクロＬＥＤチップ１２１０を含む。マイクロＬＥＤチップ１２１０内の第１、第２、および第３のマイクロＬＥＤアレイ１２１１、１２１２、および１２１３の各々は、画像を表すそれぞれの色の光を放出する。すなわち、第１のマイクロＬＥＤアレイ１２１１は第１の色の画像を表す第１の色の光を放出し、第２のマイクロＬＥＤアレイ１２１２は第２の色の画像を表す第２の色の光を放出し、第３のマイクロＬＥＤアレイ１２１３は第３の色の画像を表す第３の色の光を放出する。
上記のように、第１、第２、および第３のマイクロＬＥＤアレイ１２１１、１２１２、および１２１３は、それぞれエピタキシャル層スライス１２０１、１２０２、および１２０３からなり、エピタキシャル層スライス１２０１、１２０２、および１２０３は、それぞれ第１、第２、および第３のエピタキシャルウェハスライス１０２、２０２、および３０２からなる。以下に、エピタキシャル層スライス１２０１、１２０２、および１２０３は、第１の色のエピタキシャル層スライス１２０１、第２の色のエピタキシャル層スライス１２０２、および第３の色のエピタキシャル層スライス１２０３とも呼ばれる。
異なる色の光が光結合システム１４２０を透過し、光結合システム１４２０は異なる色の光を結合し、結合光をディスプレイインタフェース１４３０に投射する。結果として、第１、第２、および第３の色の画像を結合した結合画像がディスプレイインタフェース１４３０に表示される。光結合システム１４２０は、光結合プリズムのグループであり得る。
図１５は、比較例による、マイクロＬＥＤチップ１５００の断面図を概略的に示す。図１５の比較例に示すように、マイクロＬＥＤチップ１５００は、ドライバ回路基板１５９０上に横並びに配置された第１のマイクロＬＥＤ１５００－Ａ、第２のマイクロＬＥＤ１５００－Ｂ、および第３のマイクロＬＥＤ１５００－Ｃを含む。第１の色のマイクロＬＥＤ１５００－Ａは、図１５において見た場合の下から上への順番で、第１の金属層１５０１の第１のセグメント１５０１－１および第１のエピタキシャル層１５０２の第１のセグメント１５０２－１を含む。第２のマイクロＬＥＤ１５００－Ｂは、図１５において見た場合の下から上への順番で、第１の金属層１５０１の第２のセグメント１５０１－２、第１のエピタキシャル層１５０２の第２のセグメント１５０２－２、第２の金属層１５０３の第１のセグメント１５０３－１、および第２のエピタキシャル層１５０４の第１のセグメント１５０４－１、ならびに第１の金属層１５０１の第２のセグメント１５０１－２と第２の金属層１５０３の第１のセグメント１５０３－１とを接続する少なくとも１つの第１の電気コネクタ１５０７を含む。第３のマイクロＬＥＤ１５００－Ｃは、図１５において見た場合の下から上への順番で、第１の金属層１５０１の第３のセグメント１５０１－３、第１のエピタキシャル層１５０２の第３のセグメント１５０２－３、第２の金属層１５０３の第２のセグメント１５０３－２、第２のエピタキシャル層１５０４の第２のセグメント１５０４－２、第３の金属層１５０５、および第３のエピタキシャル層１５０６、ならびに第１の金属層１５０１の第３のセグメント１５０１－３、第２の金属層１５０３の第２のセグメント１５０３－２、および第３の金属層１５０５を電気的に接続する少なくとも１つの第２の電気コネクタ１５０８を含む。
図１１Ｂに示したマイクロＬＥＤチップ１０１０と同様に、マイクロＬＥＤチップ１５００はまた、第１のマイクロＬＥＤ１５００－Ａ、第２のマイクロＬＥＤ１５００－Ｂ、および第３のマイクロＬＥＤ１５００－Ｃを被覆する絶縁層１５１０および透明導電層１５２０、第１のマイクロＬＥＤ１５００－Ａと第２のマイクロＬＥＤ１５００－Ｂとの間および第２のマイクロＬＥＤ１５００－Ｂと第３のマイクロＬＥＤ１５００－Ｃとの間に配置された光隔離壁１５５０、透明絶縁層１５３０、ならびに第１のマイクロＬＥＤ１５００－Ａ、第２のマイクロＬＥＤ１５００－Ｂ、および第３のマイクロＬＥＤ１５００－Ｃの各々の上に形成されたマイクロレンズ１５６０を含む。
マイクロＬＥＤチップ１５００を製造するためには、まずドライバ回路基板１５９０が、第１の金属層１５０１を接合層として使用することにより、第１の成長基板および第１のエピタキシャル層１５０２を含む第１のエピタキシャルウェハと接合された後、第１の成長基板をエッチバックすることにより第１のエピタキシャル層１５０２を露出させる。次に、第１の金属層１５０１および第１のエピタキシャル層１５０２とともに形成された基板１５９０は、第２の金属層１５０３を接合層として使用することにより、第２の成長基板および第２のエピタキシャル層１５０４を含む第２のエピタキシャルウェハと接合された後、第２の成長基板をエッチバックすることにより第２のエピタキシャル層１５０４を露出させる。第１の金属層１５０１、第１のエピタキシャル層１５０２、第２の金属層１５０３、および第２のエピタキシャル層１５０４とともに形成された基板１５９０は、第３の成長基板および第３のエピタキシャル層１５０６を含む第３のエピタキシャルウェハと接合された後、第３の成長基板をエッチバックすることにより第３のエピタキシャル層１５０６を露出させる。その後、第１、第２、および第３のマイクロＬＥＤ１５００－Ａ、１５００－Ｂ、および１５００－Ｃを形成するために、第１の金属層１５０１、第１のエピタキシャル層１５０２、第２の金属層１５０３、および第２のエピタキシャル層１５０４は選択的にエッチングされる。
したがって、比較例のマイクロＬＥＤチップ１５００を製造するプロセスは、ドライバ回路基板１５９０とエピタキシャルウェハとを接合するいくつかのステップ、およびエピタキシャルウェハ内のエピタキシャル成長基板をエッチバックするいくつかのステップを伴う。このため、マイクロＬＥＤチップ１５００を製造するプロセスは比較的複雑であり、結果として得られるマイクロＬＥＤチップ１５００は比較的厚い。加えて、第１、第２、および第３のマイクロＬＥＤ１５００－Ａ、１５００－Ｂ、および１５００－Ｃを形成するために、第１の金属層１５０１、第１のエピタキシャル層１５０２、第２の金属層１５０３、および第２のエピタキシャル層１５０４は選択的にエッチングされるときに、第１、第２、および第３のエピタキシャル層１５０２、１５０４、および１５０６の表面はエッチングによって損傷され得るため、マイクロＬＥＤチップ１５００の品質を低下させる可能性がある。
図１５に示した比較例とは異なり、本出願の前述の実施形態に従ったマイクロＬＥＤチップ１０１０または１２１０を製造するプロセスでは、第１、第２、および第３のエピタキシャル層１２０、２２０、および３２０が第１、第２、および第３のエピタキシャル成長基板１１０、２１０、および３１０の上に成長させた後、第１、第２、および第３のエピタキシャル層１２０、２２０、および３２０はスライシングされ、第１のドライバ回路ウェハ４００（または同様に第２のドライバウェハ５００もしくは第３のドライバウェハ６００）の上に選択的に転写されてこれと接合される。第１、第２、および第３のエピタキシャル予備接合層１３０、２３０、および３３０を第１のドライバ回路ウェハ４００（または同様に第２のドライバウェハ５００および第３のドライバウェハ６００）と接合するために単一の接合プロセスが使用されるため、マイクロＬＥＤチップ１０１０または１２１０を製造するためのプロセスは比較例のプロセスよりも複雑でなく、結果として得られるマイクロＬＥＤチップ１０１０または１２１０は比較的薄い。
本発明の他の実施形態は、ここに開示された本発明の明細書および実施を考慮することから当業者には明らかであろう。本明細書および例は単なる例示とみなされることが意図され、本発明の真の範囲および思想は添付の特許請求の範囲によって示される。

Claims (9)

  1. ドライバ回路基板と、
    前記ドライバ回路基板上に横並びに配置された複数のエピタキシャル層スライスと、
    前記ドライバ回路基板と前記複数のエピタキシャル層スライスとの間に形成された接合層と
    を備えるスライシングウェハ。
  2. 前記複数のエピタキシャル層スライスはアレイ状に配置される、請求項１に記載のスライシングウェハ。
  3. 前記接合層は、前記エピタキシャル層スライスのうちの対応するエピタキシャル層スライスの底部に各々形成された複数のエピタキシャル予備接合層から形成され、各エピタキシャル予備接合層の形状は、対応するエピタキシャル層スライスの形状と同じである、請求項１に記載のスライシングウェハ。
  4. 前記複数のエピタキシャル予備接合層スライスはアレイ状に配置される、請求項３に記載のスライシングウェハ。
  5. 前記複数のエピタキシャル予備接合層スライスのアレイ形状は、前記エピタキシャル層スライスの前記アレイ形状と同じである、請求項４に記載のスライシングウェハ。
  6. 前記エピタキシャル層スライスは同じ厚さを有する、請求項１に記載のスライシングウェハ。
  7. 前記接合層は、前記エピタキシャル層スライスのうちの対応するエピタキシャル層スライスの底部に各々形成された複数のエピタキシャル予備接合層と、前記ドライバ回路基板の上におけるドライバ回路予備接合層とから形成される、請求項１に記載のスライシングウェハ。
  8. 各エピタキシャル予備接合層スライスの形状は、対応するエピタキシャル層スライスの形状と同じである、請求項７に記載のスライシングウェハ。
  9. 前記ドライバ回路予備接合層は連続膜である、請求項８に記載のスライシングウェハ。
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