KR20230134417A - 슬라이싱 마이크로 led 웨이퍼 및 슬라이싱 마이크로 led 칩 - Google Patents

슬라이싱 마이크로 led 웨이퍼 및 슬라이싱 마이크로 led 칩 Download PDF

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KR20230134417A
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쿤차오 수
퀴밍 리
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제이드 버드 디스플레이(상하이) 리미티드
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Abstract

슬라이싱 웨이퍼는 드라이버 회로 기판; 드라이버 회로 기판에 나란히 배열되는 복수의 에피택셜층 슬라이스; 및 드라이버 회로 기판과 복수의 에피택셜층 슬라이스 사이에 형성되는 본딩층을 포함한다.

Description

슬라이싱 마이크로 LED 웨이퍼 및 슬라이싱 마이크로 LED 칩
본 개시는 일반적으로 마이크로 발광 다이오드(LED) 칩에 관한 것으로, 보다 상세하게는, 슬라이싱 마이크로 LED 웨이퍼로부터 제조되는 마이크로 LED 칩에 관한 것이다.
발광 다이오드(LED)는 반도체 다이오드의 일종으로, 전기에너지를 광에너지로 변환시킬 수 있으며, LED에 포함되는 발광층의 재료에 따라 상이한 색상을 갖는 광을 방출할 수 있다.
LED 칩을 형성하는 프로세스는 기판에 발광층으로서 사용되는 복수의 에피택셜층을 적층(stacking)한 이후, 에피택셜층의 적층체로부터 복수의 LED를 형성하는 것을 포함한다. 이러한 프로세스는 복잡한 제조 프로세스 및 높은 제조 비용을 요구할 수 있다.
본 개시의 하나의 실시형태에 따르면, 슬라이싱 웨이퍼가 제공된다. 슬라이싱 웨이퍼는: 드라이버 회로 기판; 드라이버 회로 기판에 나란히 배열되는 복수의 에피택셜층 슬라이스; 및 드라이버 회로 기판과 복수의 에피택셜층 슬라이스 사이에 형성되는 본딩층을 포함한다.
도 1a, 1b 및 1c는 개별적으로, 본 개시의 일 실시형태와 부합하는, 제1, 제2 및 제3 에피택셜 웨이퍼의 단면도를 개략적으로 예시한다.
도 1d, 1e 및 1f는 개별적으로, 본 개시의 일 실시형태와 부합하는, 도 1a, 1b 및 1c에 예시되는 제1, 제2 및 제3 에피택셜 웨이퍼의 상면도를 개략적으로 예시한다.
도 2a, 2b 및 2c는 개별적으로, 본 개시의 일 실시형태와 부합하는, 제1, 제2 및 제3 에피택셜 프리본딩층이 형성된 후 제1, 제2 및 제3 에피택셜 웨이퍼의 단면도를 개략적으로 예시한다.
도 3a, 3b 및 3c는 개별적으로, 본 개시의 일 실시형태와 부합하는, 슬라이싱 후 제1, 제2 및 제3 에피택셜 웨이퍼의 단면도를 개략적으로 예시한다.
도 3d, 3e 및 3f는 개별적으로, 본 개시의 일 실시형태와 부합하는, 도 3a, 3b 및 3c에 예시되는 제1, 제2 및 제3 에피택셜 웨이퍼의 상면도를 개략적으로 예시한다.
도 4a, 4b 및 4c는 개별적으로, 본 개시의 일 실시형태와 부합하는, 제1, 제2 및 제3 드라이버 회로 웨이퍼의 단면도를 개략적으로 예시한다.
도 5a, 5b 및 5c는 개별적으로, 본 개시의 일 실시형태와 부합하는, 제1 에피택셜 웨이퍼 슬라이스의 서브세트, 제2 에피택셜 웨이퍼 슬라이스의 서브세트 및 제3 에피택셜 웨이퍼 슬라이스의 서브세트로 형성되는 제1, 제2 및 제3 드라이버 회로 웨이퍼의 단면도를 개략적으로 예시한다.
도 6은 본 개시의 일 실시형태와 부합하는, 제1 드라이버 회로 웨이퍼 상부의 제1 에피택셜 웨이퍼 슬라이스의 서브세트, 제2 에피택셜 웨이퍼 슬라이스의 서브세트 및 제3 에피택셜 웨이퍼 슬라이스의 서브세트의 배열을 개략적으로 예시한다.
도 7a, 7b 및 7c는 개별적으로, 본 개시의 일 실시형태와 부합하는, 제1 에피택셜 웨이퍼 슬라이스의 서브세트, 제2 에피택셜 웨이퍼 슬라이스의 서브세트 및 제3 에피택셜 웨이퍼 슬라이스의 서브세트와 본딩된 제1, 제2 및 제3 드라이버 회로 웨이퍼의 단면도를 개략적으로 예시한다.
도 8a, 8b 및 8c는 개별적으로, 본 개시의 일 실시형태와 부합하는, 제1, 제2 및 제3 슬라이싱 웨이퍼의 단면도를 개략적으로 예시한다.
도 9는 본 개시의 일 실시형태와 부합하는, 도 8a의 제1 슬라이싱 웨이퍼의 상면도를 개략적으로 예시한다.
도 10은 본 개시의 일 실시형태와 부합하는, 슬라이싱 마이크로 LED 웨이퍼의 상면도를 개략적으로 예시한다.
도 11a는 본 개시의 일 실시형태와 부합하는, 도 10에 예시되는 슬라이싱 마이크로 LED 웨이퍼로부터 제조되는 마이크로 LED 칩의 상면도를 개략적으로 예시한다.
도 11b는 본 개시의 일 실시형태와 부합하는, 도 11a의 마이크로 LED 칩의 단면도를 개략적으로 예시한다.
도 12는 본 개시의 그러한 실시형태와 부합하는, 슬라이싱 마이크로 LED 웨이퍼의 상면도를 개략적으로 예시한다.
도 13은 본 개시의 일 실시형태와 부합하는, 도 12에 예시되는 슬라이싱 마이크로 LED 웨이퍼로부터 제조되는 마이크로 LED 칩의 상면도를 개략적으로 예시한다.
도 14는 본 개시의 일 실시형태와 부합하는, 디스플레이 시스템을 개략적으로 예시한다.
도 15는 비교예와 부합하는, 마이크로 LED 칩의 단면도를 개략적으로 예시한다.
이제 본 실시형태에 대해 상세한 참조가 이루어질 것이며, 상기 실시형태의 예는 첨부 도면에 예시된다. 가능하다면, 동일하거나 유사한 부분을 나타내기 위해 도면 전반에 걸쳐 동일한 참조 번호가 사용될 것이다.
본 개시의 실시형태에 따르면, 슬라이싱 웨이퍼(slicing wafer)는 복수의 에피택셜층 슬라이스(epitaxial layer slice)를 드라이버 회로 웨이퍼(driver circuit wafer)에 본딩(bonding)함으로써 형성된다. 그 후, 슬라이싱 웨이퍼는 가공되어 복수의 마이크로 발광 다이오드(LED) 칩을 형성한다.
도 1a 내지 도 10b는 본 개시의 일 실시형태와 부합하는, 마이크로 발광 다이오드(LED) 칩을 형성하는 프로세스에서 형성되는 구조를 개략적으로 예시한다.
먼저, 도 1a-1f에 도시되는 바와 같이, 제1 에피택셜 웨이퍼(100), 제2 에피택셜 웨이퍼(200) 및 제3 에피택셜 웨이퍼(300)가 형성된다. 도 1a, 1b 및 1c는 개별적으로 제1, 제2 및 제3 에피택셜 웨이퍼(100, 200 및 300)의 단면도를 개략적으로 예시한다. 도 1d, 1e 및 1f는 개별적으로 제1, 제2 및 제3 에피택셜 웨이퍼(100, 200 및 300)의 상면도를 개략적으로 예시한다.
도 1a 및 도 1d에 도시되는 바와 같이, 제1 에피택셜 웨이퍼(100)는 제1 성장 기판(growth substrate)(110) 및 제1 성장 기판(110)에 에피택셜 성장된(epitaxially grown) 제1 에피택셜층(120)을 포함한다. 도 1b 및 도 1e에 도시되는 바와 같이, 제2 에피택셜 웨이퍼(200)는 제2 성장 기판(210) 및 제2 성장 기판(210)에 에피택셜 성장된 제2 에피택셜층(220)을 포함한다. 도 1c 및 도 1f에 도시되는 바와 같이, 제3 에피택셜 웨이퍼(300)는 제3 성장 기판(310) 및 제3 성장 기판(310)에 에피택셜 성장된 제3 에피택셜층(320)을 포함한다.
제1, 제2 및 제3 에피택셜층(120, 220 및 320)은 동일한 사이즈 및 동일한 형상을 가질 수 있다. 제1, 제2 및 제3 에피택셜층(120, 220 및 320) 각각은 발광 다이오드를 형성하기에 적합한 에피택셜 구조를 포함한다. 예를 들어, 제1, 제2 및 제3 에피택셜층(120, 220 및 320) 각각은 LED 에피 구조층(epi-structure layer), VCSEL(수직 캐비티 표면 방출 레이저(vertical cavity surface emitting laser)) 에피 구조층과 같은 광전자 디바이스 에피 구조층 또는 광검출기 에피 구조층 등을 포함할 수 있다.
제1, 제2 및 제3 에피택셜층(120, 220 및 320) 각각은, 전압이 인가될 때, 특정 색상을 갖는 광을 방출할 수 있다. 예를 들어, 제1 에피택셜층(120)은 적색광을 방출할 수 있고, 제2 에피택셜층(220)은 녹색광을 방출할 수 있으며, 제3 에피택셜층(320)은 청색광을 방출할 수 있다. 다른 예로서, 제1 에피택셜층(120)은 황색광을 방출할 수 있고, 제2 에피택셜층(220)은 오렌지색광을 방출할 수 있으며, 제3 에피택셜층(320)은 청록색광을 방출할 수 있다. 본 개시는 제1, 제2 및 제3 에피택셜층(120, 220 및 320)에 의해 방출되는 광의 색상을 제한하지 않는다.
제1, 제2 및 제3 성장 기판(110, 210 및 310) 각각은 개별적으로 제1, 제2 및 제3 에피택셜층(120, 220 및 320)의 에피택셜 성장에 적합한 임의의 기판일 수 있다. 예를 들어, 제1, 제2 및 제3 에피택셜층(120, 220 및 320) 중 임의의 하나가 GaN계 재료를 포함하는 경우, 대응하는 성장 기판(110, 210 또는 310)은 패터닝된 사파이어(patterned sapphire) 기판과 같은 사파이어 기판일 수 있거나 또는 SiC 기판일 수 있다. 다른 예로서, 제1, 제2 및 제3 에피택셜층(120, 220 및 320) 중 임의의 하나가 lnP계 재료를 포함하는 경우, 대응하는 성장 기판(110, 210 또는 310)은 lnP 기판일 수 있다. 추가의 예로서, 제1, 제2 및 제3 에피택셜층(120, 220 및 320) 중 임의의 하나가 GaAs계 재료를 포함하는 경우, 대응하는 성장 기판(110, 210 또는 310)은 GaAs 기판일 수 있다.
다음으로, 도 2a, 2b 및 2c에 도시되는 바와 같이, 제1 에피택셜 프리본딩층(pre-bonding layer)(130), 제2 에피택셜 프리본딩층(230) 및 제3 에피택셜 프리본딩층(330)이 개별적으로, 제1 에피택셜 웨이퍼(100), 제2 에피택셜 웨이퍼(200) 및 제3 에피택셜 웨이퍼(300)에 형성된다. 구체적으로, 도 2a, 2b 및 2c는 개별적으로 제1 에피택셜 프리본딩층(130), 제2 에피택셜 프리본딩층(230) 및 제3 에피택셜 프리본딩층(330)이 형성된 후, 제1 에피택셜 웨이퍼(100), 제2 에피택셜 웨이퍼(200) 및 제3 에피택셜 웨이퍼(300)의 단면도이다. 도 2a에 도시되는 바와 같이, 제1 에피택셜 프리본딩층(130)이 제1 에피택셜층(120)의 상부에 형성된다. 도 2b에 도시되는 바와 같이, 제2 에피택셜 프리본딩층(230)이 제2 에피택셜층(220)의 상부에 형성된다. 도 2c에 도시되는 바와 같이, 제3 에피택셜 프리본딩층(330)이 제1 에피택셜층(320)의 상부에 형성된다.
제1, 제2 및 제3 에피택셜 프리본딩층(130, 230 및 330) 각각은 예를 들어 Sn, Au, Ni, Pd 또는 Cu, 또는 이들의 합금과 같이, 하나 이상의 본딩 재료를 함유하는 본딩 재료 서브층(sublayer)을 포함할 수 있다. 본딩 재료 서브층은 또한 하나 이상의 본딩 재료의 복수의 층을 갖는 다층 구조를 포함할 수 있다. 일부 실시형태에서, 제1, 제2 및 제3 에피택셜 프리본딩층(130, 230 및 330) 각각은 또한 본딩 재료 서브층과 하부의 제1, 제2 또는 제3 에피택셜층(120, 220 또는 320) 사이에 형성되는 본딩 확산 장벽 서브층(bonding diffusion barrier sublayer) 및/또는 부착 서브층을 포함할 수 있다. 부착 서브층은 본딩 재료 서브층과 제1, 제2 또는 제3 에피택셜층(120, 220 또는 320) 사이의 부착을 향상시키도록 구성된다. 본딩 확산 장벽 서브층은 제1, 제2 또는 제3 에피택셜층(120, 220 또는 320)으로의 본딩 재료(들)의 확산을 감소시키거나 방지하도록 구성된다.
도 3a-3f에 도시되는 바와 같이, 제1, 제2 및 제3 에피택셜 웨이퍼(100, 200 및 300) 각각은 슬라이스로 슬라이스된다. 도 3a, 3b 및 3c는 개별적으로 슬라이싱 후, 제1, 제2 및 제3 에피택셜 웨이퍼(100, 200 및 300)의 단면도를 개략적으로 예시한다. 도 3d, 3e 및 3f는 개별적으로 슬라이싱 후, 제1, 제2 및 제3 에피택셜 웨이퍼(100, 200 및 300)의 상면도를 개략적으로 예시한다.
도 3a 및 도 3d에 도시되는 바와 같이, 제1 에피택셜 웨이퍼(100)는 제1 에피택셜 웨이퍼(100)의 상부 표면(100a)에 배열되고 서로 평행한 복수의 제1 슬라이싱 라인(101)을 따라 슬라이스된다. 제1 슬라이싱 라인(101)은 서로 균등하게 이격될 수 있거나 균등하게 이격되지 않을 수 있다. 제1 에피택셜 웨이퍼(100)의 슬라이싱은 레이저 절단, 또는 와이어 쏘(wire saw) 또는 다이아몬드 코팅된 내경 쏘(diamond-coated inside diameter saw)에 의한 절단, 또는 클리빙(cleaving)에 의해 수행될 수 있다. 그 결과, 제1 에피택셜 웨이퍼(100)는 복수의 제1 에피택셜 웨이퍼 슬라이스(102(102-1, 102-2, ... 102-15))로 슬라이스된다. 보다 상세하게는, 제1 성장 기판(110)은 복수의 제1 성장 기판 슬라이스(112(112-1, 112-2, ... 112-15))로 슬라이스되고; 제1 에피택셜층(120)은 복수의 제1 에피택셜층 슬라이스(122(122-1, 122-2, ... 122-15))로 슬라이스되며; 제1 에피택셜 프리본딩층(130)은 복수의 제1 에피택셜 프리본딩층 슬라이스(132(132-1, 132-2, ... 132-15))로 슬라이스된다. 이에 상응하여, 제1 에피택셜 웨이퍼 슬라이스(102) 각각은 복수의 제1 성장 기판 슬라이스(112) 중 하나, 복수의 제1 에피택셜층 슬라이스(122) 중 하나 및 복수의 제1 에피택셜 프리본딩층 슬라이스(132) 중 하나를 포함한다. 도 3a 및 도 3d는 제1 에피택셜 웨이퍼(100)가 15개의 제1 에피택셜 웨이퍼 슬라이스(102)로 슬라이스되는 것을 예시하지만, 본 개시는 이에 제한되지 않는다. 제1 에피택셜 웨이퍼 슬라이스(102)의 수는 실제 애플리케이션에 따라 조정될 수 있다.
도 3b 및 도 3e에 도시되는 바와 같이, 제2 에피택셜 웨이퍼(200)는 제2 에피택셜 웨이퍼(200)의 상부 표면(200a)에 배열되고 서로 평행한 복수의 제2 슬라이싱 라인(201)을 따라 슬라이스된다. 제2 슬라이싱 라인(201)은 서로 균등하게 이격될 수 있거나 균등하게 이격되지 않을 수 있다. 제2 에피택셜 웨이퍼(200)에 대한 제2 슬라이싱 라인(201)의 위치 및 제2 슬라이싱 라인(201) 사이의 간격은 개별적으로 제1 에피택셜 웨이퍼(100)에 대한 제1 슬라이싱 라인(101)의 위치 및 제1 슬라이싱 라인(101) 사이의 간격과 동일하다. 제2 에피택셜 웨이퍼(200)의 슬라이싱은 제1 에피택셜 웨이퍼(100)의 슬라이싱과 유사한 방식으로 수행될 수 있다. 그 결과, 제2 에피택셜 웨이퍼(200)는 복수의 제2 에피택셜 웨이퍼 슬라이스(202(202-1, 202-2, ... 202-15))로 슬라이스된다. 보다 상세하게는, 제2 성장 기판(210)은 복수의 제2 성장 기판 슬라이스(212(212-1, 212-2, ... 212-15))로 슬라이스되고; 제2 에피택셜층(220)은 복수의 제2 에피택셜층 슬라이스(222(222-1, 222-2, ... 222-15))로 슬라이스되며; 제2 에피택셜 프리본딩층(230)은 복수의 제2 에피택셜 프리본딩층 슬라이스(232(232-1, 232-2, ... 232-15))로 슬라이스된다. 이에 상응하여, 제2 에피택셜 웨이퍼 슬라이스(202) 각각은 복수의 제2 성장 기판 슬라이스(212) 중 하나, 복수의 제2 에피택셜층 슬라이스(222) 중 하나 및 복수의 제2 에피택셜 프리본딩층 슬라이스(232) 중 하나를 포함한다. 도 3b 및 도 3e는 제2 에피택셜 웨이퍼(200)가 15개의 제2 에피택셜 웨이퍼 슬라이스(202)로 슬라이스되는 것을 예시하지만, 본 개시는 이에 제한되지 않는다. 제2 에피택셜 웨이퍼 슬라이스(202)의 수는 실제 애플리케이션에 따라 조정될 수 있다.
도 3c 및 도 3f에 도시되는 바와 같이, 제3 에피택셜 웨이퍼(300)는 제3 에피택셜 웨이퍼(200)의 상부 표면(300a)에 배열되고 서로 평행한 복수의 제3 슬라이싱 라인(301)을 따라 슬라이스된다. 제3 슬라이싱 라인(301)은 서로 균등하게 이격될 수 있거나 균등하게 이격되지 않을 수 있다. 제3 에피택셜 웨이퍼(300)에 대한 제3 슬라이싱 라인(301)의 위치 및 제2 슬라이싱 라인(201) 사이의 간격은 개별적으로 제1 에피택셜 웨이퍼(100)에 대한 제1 슬라이싱 라인(101)의 위치 및 제1 슬라이싱 라인(101) 사이의 간격과 동일하다. 제3 에피택셜 웨이퍼(300)의 슬라이싱은 제1 에피택셜 웨이퍼(100)의 슬라이싱과 유사한 방식으로 수행될 수 있다. 그 결과, 제3 에피택셜 웨이퍼(300)는 복수의 제3 에피택셜 웨이퍼 슬라이스(302(302-1, 302-2, ... 302-15))로 슬라이스된다. 보다 상세하게는, 제3 성장 기판(310)은 복수의 제3 성장 기판 슬라이스(312(312-1, 312-2, ... 312-15))로 슬라이스되고; 제3 에피택셜층(320)은 복수의 제3 에피택셜층 슬라이스(322(322-1, 322-2, ... 322-15))로 슬라이스되며; 제3 에피택셜 프리본딩층(330)은 복수의 제3 에피택셜 프리본딩층 슬라이스(332(332-1, 332-2, ... 332-15))로 슬라이스된다. 이에 상응하여, 제3 에피택셜 웨이퍼 슬라이스(302) 각각은 복수의 제3 성장 기판 슬라이스(312) 중 하나, 복수의 제3 에피택셜층 슬라이스(322) 중 하나 및 복수의 제3 에피택셜 프리본딩층 슬라이스(332) 중 하나를 포함한다. 도 3c 및 도 3f는 제3 에피택셜 웨이퍼(300)가 15개의 제3 에피택셜 웨이퍼 슬라이스(302)로 슬라이스되는 것을 예시하지만, 본 개시는 이에 제한되지 않는다. 제3 에피택셜 웨이퍼 슬라이스(302)의 수는 실제 애플리케이션에 따라 조정될 수 있다.
도 1a-3f에 도시되는 실시형태에서, 제1, 제2 및 제3 에피택셜 프리본딩층(130, 230 및 330)은 제1, 제2 및 제3 에피택셜 웨이퍼(100, 200 및 300)가 슬라이스되기 이전에 형성된다. 일부 대안적인 실시형태에서, 제1, 제2 및 제3 에피택셜 프리본딩층(130, 230 및 330)이 제1, 제2 및 제3 에피택셜 웨이퍼(100, 200 및 300)가 슬라이스된 후에 형성될 수 있다. 즉, 에피택셜 프리본딩층은 제1, 제2 및 제3 에피택셜 웨이퍼 슬라이스(102, 202 및 302) 각각의 상부에 형성된다.
도 4a, 4b 및 4c에 도시되는 바와 같이, 제1 드라이버 회로 웨이퍼(400), 제2 드라이버 회로 웨이퍼(500) 및 제3 드라이버 회로 웨이퍼(600)가 형성된다. 도 4a, 4b 및 4c는 개별적으로 제1, 제2 및 제3 드라이버 회로 웨이퍼(400, 500 및 600)의 단면도를 개략적으로 예시한다.
구체적으로, 도 4a에 도시되는 바와 같이, 제1 드라이버 회로 웨이퍼(400)는 제1 드라이버 회로 기판(410), 제1 드라이버 회로 기판(410)에 형성되는 제1 드라이버 회로(440) 및 제1 드라이버 회로(440)를 포함하는 제1 드라이버 회로 기판(410) 위에 형성되는 제1 드라이버 회로 프리본딩층(430)을 포함한다. 도 4b에 도시되는 바와 같이, 제2 드라이버 회로 웨이퍼(500)는 제2 드라이버 회로 기판(510), 제2 드라이버 회로 기판(510)에 형성되는 제2 드라이버 회로(540) 및 제2 드라이버 회로(540)를 포함하는 제2 드라이버 회로 기판(510) 위에 형성되는 제2 드라이버 회로 프리본딩층(530)을 포함한다. 도 4c에 도시되는 바와 같이, 제3 드라이버 회로 웨이퍼(600)는 제3 드라이버 회로 기판(610), 제3 드라이버 회로 기판(610)에 형성되는 제3 드라이버 회로(640) 및 제3 드라이버 회로(640)를 포함하는 제3 드라이버 회로 기판(610) 위에 형성되는 제3 드라이버 회로 프리본딩층(630)을 포함한다.
제1, 제2 및 제3 드라이버 회로 기판(410, 510 및 610) 각각은 비정질 반도체 기판, 다결정 반도체 기판 또는 단결정 반도체 기판과 같은 반도체 기판을 포함할 수 있다. 예를 들어, 제1, 제2 및 제3 드라이버 회로 기판(410, 510 및 610) 각각은 단결정 실리콘(Si) 기판 또는 단결정 III-V족 화합물 반도체 기판을 포함할 수 있다. 일부 실시형태에서, 제1, 제2 및 제3 드라이버 회로 기판(410, 510 및 610) 각각은 반도체 기판 위에 형성되는 실리콘 이산화물(SiO2)층과 같은 하나 이상의 유전체층(도시되지 않음)을 포함할 수 있다. 제1, 제2 또는 제3 드라이버 회로(440, 540, 또는 640)의 배선 및/또는 콘택트(contact)는 하나 이상의 유전체층 내에 또는 그 위에 형성될 수 있다.
형성되는 마이크로 LED 칩의 유형에 따라 제1, 제2 및 제3 드라이버 회로(440, 540 및 640) 각각은 상이한 유형의 디바이스를 포함할 수 있다. 예를 들어, 제1, 제2 및 제3 드라이버 회로(440, 540 및 640) 각각은 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 박막 트랜지스터(TFT), 고전자 이동도 트랜지스터(high-electron-mobility transistor, HEMT), 헤테로 접합 바이폴라 트랜지스터(heterojunction bipolar transistor, HBT), 금속 반도체 FET(MESFET) 또는 금속 절연체 반도체 FET(metal-insulator-semiconductor FET, MISFET)와 같은 단일 반도체 디바이스, 또는 위에 나열되는 디바이스의 임의의 유형 중 둘 이상을 포함하는 집적 회로를 포함할 수 있다.
도 4a, 4b 및 4c에서, 제1, 제2 및 제3 드라이버 회로(440, 540 또는 640) 각각은 단일 블록으로서 약도화(diagrammatically)하여 예시된다. 그러나, 제1, 제2 및 제3 드라이버 회로(440, 540 또는 640) 각각은 콘택트 및 상이한 재료층과 같은 다수의 구성요소를 포함할 수 있다. 나아가, 본 개시의 실시형태와 부합하는 마이크로 LED 칩은 또한 배선, 절연층 및/또는 패시베이션(passivation)층과 같은 다른 구성요소를 포함하며, 상기 구성요소는 제1, 제2, 또는 제3 드라이버 회로 웨이퍼(400, 500 또는 600) 및/또는 제1, 제2 또는 제3 에피택셜 웨이퍼(100, 200 또는 300) 외의 구성요소 또는 이의 일부일 수 있다. 이러한 다른 구성요소는 본 개시의 도면에 명시적으로 예시되지 않는다.
제1, 제2 및 제3 드라이버 회로 프리본딩층(430, 530 및 630) 각각은 예를 들어 Sn, Au, Ni, Pd 또는 Cu, 또는 이들의 합금과 같이, 하나 이상의 본딩 재료를 함유하는 본딩 재료 서브층을 포함할 수 있다. 본딩 재료 서브층은 또한 하나 이상의 본딩 재료의 복수의 층을 갖는 다층 구조를 포함할 수 있다. 일부 실시형태에서, 제1, 제2 및 제3 드라이버 회로 프리본딩층(430, 530 및 630) 각각은 또한 본딩 재료 서브층과 하부의 제1, 제2 또는 제3 드라이버 회로 기판(410, 510 또는 610) 사이에 형성되는 본딩 확산 장벽 서브층 및/또는 부착 서브층을 포함할 수 있다. 부착 서브층은 본딩 재료 서브층과 하부의 제1, 제2 또는 제3 드라이버 회로 기판(410, 510 또는 610) 사이의 부착을 향상시키도록 구성된다. 본딩 확산 장벽 서브층은 제1, 제2 또는 제3 드라이버 회로 기판(410, 510, 또는 610)으로의 본딩 재료(들)의 확산을 감소시키거나 방지하도록 구성된다.
도 5a, 5b 및 5c는 개별적으로, 본 개시의 일 실시형태와 부합하는, 제1 에피택셜 웨이퍼 슬라이스(102)의 서브세트(102-1, 102-2, ... 102-15), 제2 에피택셜 웨이퍼 슬라이스(202)의 서브세트(202-1, 202-2, ... 202-15) 및 제3 에피택셜 웨이퍼 슬라이스(302)의 서브세트(302-1, 302-2, ... 302-15)로 형성되는 제1, 제2 및 제3 드라이버 회로 웨이퍼(400, 500 및 600)의 단면도를 개략적으로 예시한다. 도 5a, 5b 및 5c에 도시되는 바와 같이, 제1, 제2 및 제3 에피택셜 프리본딩층 슬라이스(132(132-1, 132-2, ... 132-15), 232(232-1, 232-2, ... 232-15) 및 332(332-1, 332-2, ... 332-15))가 제1, 제2 및 제3 드라이버 회로 프리본딩층(430, 530 및 630)과 대면하는 상태로, 제1, 제2 및 제3 에피택셜 웨이퍼 슬라이스(102(102-1, 102-2, ... 102-15), 202(202-1, 202-2, ... 202-15) 및 302(302-1, 302-2, ... 302-15))가 제1, 제2 및 제3 드라이버 회로 웨이퍼(400, 500 및 600) 위에 선택적으로 전이되고 이와 정렬된다.
구체적으로, 도 5a는 제1 에피택셜 웨이퍼 슬라이스(102)의 제1 서브세트(102-1, 102-4, 102-7, 102-10, 102-13), 제2 에피택셜 웨이퍼 슬라이스(202)의 제1 서브세트(202-2, 202-5, 202-8, 202-11, 202-14) 및 제3 에피택셜 웨이퍼 슬라이스(302)의 제1 서브세트(302-3, 302-6, 302-9, 302-12, 302-15)가 그의 상부에 배열되는 제1 드라이버 회로 웨이퍼(400)의 단면도를 개략적으로 예시한다. 도 5b는 제1 에피택셜 웨이퍼 슬라이스(102)의 제2 서브세트(102-3, 102-6, 102-9, 102-12, 102-15), 제2 에피택셜 웨이퍼 슬라이스(202)의 제2 서브세트(202-1, 202-4, 202-7, 202-10, 202-13) 및 제3 에피택셜 웨이퍼 슬라이스(302)의 제2 서브세트(302-2, 302-5, 302-8, 302-11, 302-14)가 그의 상부에 배열되는 제2 드라이버 회로 웨이퍼(500)의 단면도를 개략적으로 예시한다. 도 5c는 제1 에피택셜 웨이퍼 슬라이스(102)의 제3 서브세트(102-2, 102-5, 102-8, 102-11, 102-14), 제2 에피택셜 웨이퍼 슬라이스(202)의 제3 서브세트(202-3, 202-6, 202-9, 202-12, 202-15) 및 제3 에피택셜 웨이퍼 슬라이스(302)의 제3 서브세트(302-1, 302-4, 302-7, 302-10, 302-13)가 그의 상부에 배열되는 제3 드라이버 회로 웨이퍼(600)의 단면도를 개략적으로 예시한다. 제1, 제2 및 제3 에피택셜 웨이퍼 슬라이스(102, 202 및 302)의 제2 서브세트 또는 제3 서브세트를 제2 드라이버 회로 웨이퍼(500) 또는 제3 드라이버 회로 웨이퍼(600)로 전이하는 프로세스는 제1 드라이버 회로 웨이퍼(400)에서의 전이 프로세스와 유사하며, 따라서 상세한 설명은 제1 드라이버 회로 웨이퍼에 대해서만 아래에서 제공된다.
도 6은 본 개시의 일 실시형태와 부합하는, 제1 에피택셜 웨이퍼 슬라이스(102)의 제1 서브세트(102-1, 102-4, 102-7, 102-10, 102-13), 제2 에피택셜 웨이퍼 슬라이스(202)의 제1 서브세트(202-2, 202 5, 202-8, 202-11, 202-14) 및 제3 에피택셜 웨이퍼 슬라이스(302)의 제1 서브세트(302-3, 302-6, 302-9, 302-12, 302-15)를 제1 드라이버 회로 웨이퍼(400)로 전이하는 프로세스를 개략적으로 도시한다. 특히, 도 6의 상측 행(row)의 3개의 웨이퍼는 개별적으로 제1, 제2 및 제3 에피택셜 웨이퍼(100, 200 및 300)를 나타내고; 도 6의 아랫쪽 좌측 웨이퍼는 전이 프로세스 이전의 제1 드라이버 회로 웨이퍼(400)를 나타내며; 도 6의 아랫쪽 우측 웨이퍼는 제1 에피택셜 웨이퍼 슬라이스(102)의 제1 서브세트(102-1, 102-4, 102-7, 102-10, 102-13), 제2 에피택셜 웨이퍼 슬라이스(202)의 제1 서브세트(202-2, 202-5, 202-8, 202-11, 202-14) 및 제3 에피택셜 웨이퍼 슬라이스(302)의 제1 서브세트(302-3, 302-6, 302-9, 302-12, 302-15)가 그의 상부에 배열되는 제1 드라이버 회로 웨이퍼(400)를 나타낸다. 도 6에서, 제1, 제2 및 제3 에피택셜 웨이퍼 슬라이스(102(102-1, 102-2, ... 102-15), 202(202-1, 202-2, ... 202-15) 및 302(302-1, 302-2, ... 302-15))를 구별하는 목적으로, 제1, 제2 및 제3 에피택셜 프리본딩층 슬라이스(132(132-1, 132-2, ... 132-15), 232(232-1, 232-2, ... 232-15) 및 332(332-1, 332-2, ... 332-15))는 도시되지 않는다.
도 6에 도시되는 바와 같이, 제1 에피택셜 웨이퍼 슬라이스(102)의 제1 서브세트는 매 3개의 제1 에피택셜 웨이퍼 슬라이스(102(102-1, 102-2, ... 102-15)) 중 하나를 포함한다. 즉, 제1 에피택셜 웨이퍼 슬라이스(102)의 제1 서브세트는 (도 6에 도시되는 바와 같이) 좌측부터 시작하여, 복수의 제1 에피택셜 웨이퍼 슬라이스 중 1번째 것(102-1), 복수의 제1 에피택셜 웨이퍼 슬라이스 중 4번째 것(102-4), 복수의 제1 에피택셜 웨이퍼 슬라이스 중 7번째 것(102-7), 복수의 제1 에피택셜 웨이퍼 슬라이스 중 10번째 것(102-10) 및 복수의 제1 에피택셜 웨이퍼 슬라이스 중 13번째 것(102-13)을 포함한다. 유사하게, 제2 에피택셜 웨이퍼 슬라이스(202(202-1, 202-2, ... 202-15))의 제1 서브세트는 매 3개의 제2 에피택셜 웨이퍼 슬라이스(202) 중 하나를 포함한다. 즉, 제2 에피택셜 웨이퍼 슬라이스(202)의 제1 서브세트는 (도 6에 도시되는 바와 같이) 좌측부터 시작하여, 복수의 제2 에피택셜 웨이퍼 슬라이스 중 2번째 것(202-2), 복수의 제2 에피택셜 웨이퍼 슬라이스 중 5번째 것(202-5), 복수의 제2 에피택셜 웨이퍼 슬라이스 중 8번째 것(202-8), 복수의 제2 에피택셜 웨이퍼 슬라이스 중 11번째 것(202-11) 및 복수의 제2 에피택셜 웨이퍼 슬라이스 중 14번째 것(202-14)을 포함한다. 유사하게, 제3 에피택셜 웨이퍼 슬라이스(302(302-1, 302-2, ... 302-15))의 제1 서브세트는 매 3개의 제3 에피택셜 웨이퍼 슬라이스(302) 중 하나를 포함한다. 즉, 제3 에피택셜 웨이퍼 슬라이스(302)의 제1 서브세트는 (도 6에 도시되는 바와 같이) 좌측부터 시작하여, 복수의 제3 에피택셜 웨이퍼 슬라이스 중 3번째 것(302-3), 복수의 제3 에피택셜 웨이퍼 슬라이스 중 6번째 것(302-6), 복수의 제3 에피택셜 웨이퍼 슬라이스 중 9번째 것(302-9), 복수의 제3 에피택셜 웨이퍼 슬라이스 중 12번째 것(302-12) 및 복수의 제3 에피택셜 웨이퍼 슬라이스 중 15번째 것(302-15)을 포함한다.
제1 에피택셜 웨이퍼 슬라이스(102)의 제1 서브세트(102-1, 102-4, 102-7, 102-10, 102-13), 제2 에피택셜 웨이퍼 슬라이스(202)의 제1 서브세트(202-2, 202-5, 202-8, 202-11, 202-14) 및 제3 에피택셜 웨이퍼 슬라이스(302)의 제1 서브세트(302-3, 302-6, 302-9, 302-12, 302-15)는 개별적으로 점선(611, 612, ... 615, 621, 622, ... 625, 631, 632, ... 635)을 따라 전이되어 제1 드라이버 회로 웨이퍼(400)의 상부에 교번적으로 배열되며, 서로 연속적으로 이어지며 잇따른다. 예를 들어, 복수의 제1 에피택셜 웨이퍼 슬라이스 중 1번째 것(102-1)은, 라인(611)을 따라 전이되어 제1 드라이버 회로 웨이퍼(400)의 가장 좌측 위치에 배열되고, 라인(621)을 따라 전이되는 복수의 제2 에피택셜 웨이퍼 슬라이스 중 2번째 것(202-2)에 인접하며, 상기 복수의 제2 에피택셜 웨이퍼 슬라이스 중 2번째 것(202-2)은 라인(631)을 따라 전이되는 복수의 제3 에피택셜 웨이퍼 슬라이스 중 3번째 것(302-3)에 인접하고, 이후에도 이와 같이 이루어진다. 제1 드라이버 회로 웨이퍼(400)에 대한 에피택셜 웨이퍼 슬라이스(102(102-1, 102-4, 102-7, 102-10, 102-13), 202(202-2, 202-5, 202-8, 202-11, 202-14), 또는 302(302-3, 302-6, 302-9, 302-12, 302-15)) 각각의 위치는 그 본래의 에피택셜 웨이퍼(100, 200 또는 300)에 대한 에피택셜 웨이퍼 슬라이스(102(102-1, 102-4, 102-7, 102-10, 102-13), 202(202-2, 202 5, 202-8, 202-11, 202-14) 또는 302(302-3, 302-6, 302-9, 302-12, 302-15))의 위치와 동일하다. 예를 들어, 제1 드라이버 회로 웨이퍼(400)에 대한 복수의 제1 에피택셜 웨이퍼 슬라이스 중 1번째 것(102-1)의 위치는 제1 에피택셜 웨이퍼(100)에 대한 복수의 제1 에피택셜 웨이퍼 슬라이스 중 1번째 것(102-1)의 위치와 동일하고; 제1 드라이버 회로 웨이퍼(400)에 대한 복수의 제2 에피택셜 웨이퍼 슬라이스 중 2번째 것(202-2)의 위치는 제2 에피택셜 웨이퍼(200)에 대한 복수의 제2 에피택셜 웨이퍼 슬라이스 중 2번째 것(202-2)의 위치와 동일하며; 이후에도 이와 같이 이루어진다.
도 7a, 7b 및 7c는 개별적으로, 본 개시의 일 실시형태와 부합하는, 제1 에피택셜 웨이퍼 슬라이스(102)의 서브세트(102-1, 102-2, ... 102-15), 제2 에피택셜 웨이퍼 슬라이스(202)의 서브세트(202-1, 202-2, ... 202-15) 및 제3 에피택셜 웨이퍼 슬라이스(302)의 서브세트(302-1, 302-2, ... 302-15)와 본딩되는 제1, 제2 및 제3 드라이버 회로 웨이퍼(400, 500 및 600)의 단면도를 개략적으로 예시한다. 도 7a, 7b 및 7c에 도시되는 바와 같이, 제1, 제2 및 제3 에피택셜 웨이퍼 슬라이스(102(102-1, 102-2, ... 102-15), 202(202-1, 202-2, ... 202-15) 및 302(302-1, 302-2, ... 302-15))는 프리본딩층 슬라이스(132(132-1, 132-2, ... 132-15), 232(232-1, 232-2, ... 232-15), 332(332-1, 332-2, ... 332-15)) 및 프리본딩층(430, 530, 및 630)을 통해 제1, 제2 및 제3 드라이버 회로 웨이퍼(400, 500 및 600)와 본딩된다.
구체적으로, 도 7a는 제1 에피택셜 웨이퍼 슬라이스(102)의 제1 서브세트(102-1, 102-4, 102-7, 102-10, 102-13), 제2 에피택셜 웨이퍼 슬라이스(202)의 제1 서브세트(202-2, 202-5, 202-8, 202-11, 202-14) 및 제3 에피택셜 웨이퍼 슬라이스(302)의 제1 서브세트(302-3, 302-6, 302-9, 302-12, 302-15)와 본딩된 제1 드라이버 회로 웨이퍼(400)의 단면도를 개략적으로 예시한다. 도 7a에 도시되는 바와 같이, 제1 에피택셜 웨이퍼 슬라이스(102)의 제1 서브세트(102-1, 102-4, 102-7, 102-10, 102-13), 제2 에피택셜 웨이퍼 슬라이스(202)의 제1 서브세트(202-2, 202-5, 202-8, 202-11, 202-14) 및 제3 에피택셜 웨이퍼 슬라이스(302)의 제1 서브세트(302-3, 302-6, 302-9, 302-12, 302-15)가 제1 드라이버 회로 웨이퍼(400)의 상부에 교번적으로 배열된 후, 제1 에피택셜 웨이퍼 슬라이스(102)의 제1 서브세트(102-1, 102-4, 102-7, 102-10, 102-13)에서의 제1 에피택셜 프리본딩층 슬라이스(132(132-1, 132-4, 132-7, 132-10, 132-13)), 제2 에피택셜 웨이퍼 슬라이스(202)의 제1 서브세트(202-2, 202-5, 202-8, 202-11, 202-14)에서의 제2 에피택셜 프리본딩층 슬라이스(232(232-2, 232-5, 232-8, 232-11, 232-14)), 제3 에피택셜 웨이퍼 슬라이스(302)의 제1 서브세트(302-3, 302-6, 302-9, 302-12, 302-15)에서의 제3 에피택셜 프리본딩층 슬라이스(332(332-3, 332-6, 332-9, 332-12, 332-15)) 및 제1 드라이버 회로 웨이퍼(400)의 제1 드라이버 회로 프리본딩층(430)을 본딩하기 위한 본딩 프로세스가 수행되어 비패터닝된 본딩층(450)을 형성한다.
일부 실시형태에서, 본딩 프로세스는 제1 드라이버 회로 웨이퍼(400)의 제1 드라이버 회로 프리본딩층(430)에 대해 제1 에피택셜 웨이퍼 슬라이스(102)의 제1 서브세트(102-1, 102-4, 102-7, 102-10, 102-13), 제2 에피택셜 웨이퍼 슬라이스(202)의 제1 서브세트(202-2, 202-5, 202-8, 202-11, 202-14) 및 제3 에피택셜 웨이퍼 슬라이스(302)의 제1 서브세트(302-3, 302-6, 302-9, 302-12, 302-15)를 가압하는 것을 포함한다.
일부 실시형태에서, 본딩 프로세스는 제1, 제2 및 제3 에피택셜 프리본딩층 슬라이스(132(132-1, 132-4, 132-7, 132-10, 132-13), 232(232-2, 232-5, 232-8, 232-11, 232-14) 및 332(332-3, 332-6, 332-9, 332-12, 332-15))의 적어도 일부 및 제1 드라이버 회로 프리본딩층(430)의 적어도 일부가 융용되도록 상승된 온도에서 가열하는 것을 더 포함하여, 제1, 제2 및 제3 에피택셜 프리본딩층 슬라이스(132(132-1, 132-4, 132-7, 132-10, 132-13), 232(232-2, 232-5, 232-8, 232-11, 232-14) 및 332(332-3, 332-6, 332-9, 332-12, 332-15)) 및 제1 드라이버 회로 프리본딩층(430)이 서로 용접되어 본딩층(450)을 형성하도록 한다. 본딩 프로세스가 수행되는 온도는 사용되는 본딩 재료(들)에 따라 달라지며, 예를 들어, Au-Sn 합금이 본딩 재료로서 사용되는 경우 약 230℃에서 350℃ 이상의 범위일 수 있다. 제1, 제2 및 제3 에피택셜 프리본딩층 슬라이스(132(132-1, 132-4, 132-7, 132-10, 132-13), 232(232-2, 232-5, 232-8, 232-11, 232-14) 및 332(332-3, 332-6, 332-9, 332-12, 332-15)) 및 제1 드라이버 회로 프리본딩층(430)을 함께 본딩할 수 있는 한 다른 본딩 기법 또한 적용될 수 있다.
일부 실시형태에서, 제1, 제2 및 제3 에피택셜 웨이퍼(100, 200 및 300)를 슬라이싱하기 이전 또는 이후, 또는 제1, 제2 및 제3 에피택셜 웨이퍼 슬라이스(102(102-1, 102-2, ... 102-15), 202(202-1, 202-2, ... 202-15) 및 302(302-1, 302-2, ... 302-15))가 제1, 제2 및 제3 드라이버 회로 기판(400, 500 및 600) 위로 전이된 후: 제1, 제2 및 제3 성장 기판(110, 210 및 310) 또는 제1, 제2 및 제3 성장 기판 슬라이스(112(112-1, 112-2, ... 112-15), 212(212-1, 212-2, ... 212-15) 및 312(312-1, 312-2, ... 312-15))가 박형화(thinned)될 수 있다. 박형화는 제1, 제2 및 제3 에피택셜 웨이퍼 슬라이스(102(102-1, 102-2, ... 102-15), 202(202-1, 202-2, ... 202-15) 및 302(302-1, 302-2, ... 302-15))의 두께가 동일하고, 제1, 제2 및 제3 에피택셜층 슬라이스(122(122-1, 122-2, ... 122-15), 222(222-1, 222-2, ... 222-15) 및 322(322-1, 322-2, ... 322-15))의 두께가 동일하도록 수행될 수 있다. 그 결과, 제1 에피택셜 웨이퍼 슬라이스(102)의 제1 서브세트(102-1, 102-4, 102-7, 102-10, 102-13), 제2 에피택셜 웨이퍼 슬라이스(202)의 제1 서브세트(202-2, 202-5, 202-8, 202-11, 202-14) 및 제3 에피택셜 웨이퍼 슬라이스(302)의 제1 서브세트(302-3, 302-6, 302-9, 302-12, 302-15)가 본딩 프로세스 중에 제1 드라이버 회로 웨이퍼(400)의 제1 드라이버 회로 프리본딩층(430)에 대해 가압되는 경우, 제1, 제2 및 제3 에피택셜 웨이퍼 슬라이스(102, 202 및 302)는 균일한 가압력을 받을 수 있다.
유사하게, 도 7b는 제1 에피택셜 웨이퍼 슬라이스(102)의 제2 서브세트(102-3, 102-6, 102-9, 102-12, 102-15), 제2 에피택셜 웨이퍼 슬라이스(202)의 제2 서브세트(202-1, 202-4, 202-7, 202-10, 202-13) 및 제3 에피택셜 웨이퍼 슬라이스(302)의 제2 서브세트(302-2, 302-5, 302-8, 302-11, 302 14)와 본딩된 제2 드라이버 회로 웨이퍼(500)의 단면도를 개략적으로 예시한다. 도 7b에 도시되는 바와 같이, 제1 에피택셜 웨이퍼 슬라이스(102)의 제2 서브세트(102-3, 102-6, 102-9, 102-12, 102-15)에서의 제1 에피택셜 프리본딩층 슬라이스(132(132-3, 132-6, 132-9, 132-12, 132-15)), 제2 에피택셜 웨이퍼 슬라이스(202)의 제2 서브세트(202-1, 202-4, 202-7, 202-10, 202-13)에서의 제2 에피택셜 프리본딩층 슬라이스(232(232-1, 232-4, 232-7, 232-10, 232-13)), 제3 에피택셜 웨이퍼 슬라이스(302)의 제2 서브세트(302-2, 302-5, 302-8, 302-11, 302-14)에서의 제3 에피택셜 프리본딩층 슬라이스(332(332-2, 332-5, 332-8, 332-11, 332-14)) 및 제2 드라이버 회로 웨이퍼(500)의 제2 드라이버 회로 프리본딩층(530)을 본딩하기 위한 본딩 프로세스가 수행되어 비패터닝된 본딩층(550)을 형성한다.
도 7c는 제1 에피택셜 웨이퍼 슬라이스(102)의 제3 서브세트(102-2, 102-5, 102-8, 102-11, 102-14), 제2 에피택셜 웨이퍼 슬라이스(202)의 제3 서브세트(202-3, 202-6, 202-9, 202-12, 202-15) 및 제3 에피택셜 웨이퍼 슬라이스(302)의 제3 서브세트(302-1, 301-4, 302-7, 302-10, 302-13)와 본딩된 제3 드라이버 회로 웨이퍼(400)의 단면도를 개략적으로 예시한다. 도 7c에 도시되는 바와 같이, 제1 에피택셜 웨이퍼 슬라이스(102)의 제3 서브세트(102-2, 102-5, 102-8, 102-11, 102-14)에서의 제1 에피택셜 프리본딩층 슬라이스(132(132-2, 132-5, 132-8, 132-11, 132-14)), 제2 에피택셜 웨이퍼 슬라이스(202)의 제3 서브세트(202-3, 202-6, 202-9, 202-12, 202-15)에서의 제2 에피택셜 프리본딩층 슬라이스(232(232-3, 232-6, 232-9, 232-12, 232-15)), 제3 에피택셜 웨이퍼 슬라이스(302)의 제3 서브세트(302-1, 301-4, 302-7, 302-10, 302-13)에서의 제3 에피택셜 프리본딩층 슬라이스(332(332-1, 331-4, 332-7, 332-10, 332-13)) 및 제3 드라이버 회로 웨이퍼(600)의 제3 드라이버 회로 프리본딩층(630)을 본딩하기 위한 본딩 프로세스가 수행되어 비패터닝된 본딩층(650)을 형성한다.
제2 드라이버 회로 웨이퍼(500) 및 제3 드라이버 회로 웨이퍼(600)에 수행되는 본딩 프로세스는 제1 드라이버 회로 웨이퍼(400)에 수행되는 본딩 프로세스와 유사하며, 따라서 이들 프로세스에 대한 상세한 설명은 반복되지 않는다.
도 8a, 8b 및 8c는 개별적으로, 본 개시의 일 실시형태와 부합하는, 제1, 제2 및 제3 슬라이싱 웨이퍼(700, 800 및 900)의 단면도를 개략적으로 예시한다. 본원에서 사용되는 바와 같이, "슬라이싱 웨이퍼"는 그의 상부에 에피택셜층의 슬라이스와 함께 형성되는 웨이퍼를 지칭한다. 도 8a, 8b 및 8c에 도시되는 바와 같이, 성장 기판 슬라이스(112(112-1, 112-2, ... 112-15), 212(212-1, 212-2, ... 212-15) 및 312(312-1, 312-2, ... 312-15))가 도 7a, 7b 및 7c에 도시되는 웨이퍼로부터 제거되어, 개별적으로, 제1 슬라이싱 웨이퍼(700), 제2 슬라이싱 웨이퍼(800) 및 제3 슬라이싱 웨이퍼(900)를 형성한다.
특히, 도 8a에 도시되는 바와 같이, 제1 에피택셜 웨이퍼 슬라이스(102)의 제1 서브세트(102-1, 102-4, 102-7, 102-10, 102-13)에서의 제1 성장 기판 슬라이스(112(112-1, 111-4, 111-7, 112-10, 112-13), 제2 에피택셜 웨이퍼 슬라이스(202)의 제1 서브세트(202-2, 202-5, 202-8, 202-11, 202-14)에서의 제2 성장 기판 슬라이스(212(212-2, 212-5, 212-8, 212-11, 212-14)) 및 제3 에피택셜 웨이퍼 슬라이스(302)의 제1 서브세트(302-3, 302-6, 302-9, 302-12, 302-15)에서의 제3 성장 기판 슬라이스(312(312-3, 312-6, 312-9, 312-12, 312-15))가 제거되어 제1 에피택셜층 슬라이스(122(122-1, 122-4, 122-7, 122-10, 122-13)), 제2 에피택셜층 슬라이스(222(222-2, 222-5, 222-8, 222-11, 222-14)) 및 제3 에피택셜층 슬라이스(322(322-3, 322-6, 322-9, 322-12, 322-15))를 노출시킨다. 제1 성장 기판 슬라이스(112(112-1, 112-4, 112-7, 112-10, 112-13)), 제2 성장 기판 슬라이스(212(212-2, 212-5, 212-8, 212-11, 212-14)) 및 제3 성장 기판 슬라이스(312(312-3, 312-6, 312-9, 312-12, 312-15))는 레이저 리프트 오프(lift-off), 화학적 기계적 연마(chemical-mechanical polishing, CMP) 또는 습식 에칭(wet etching)과 같은 임의의 적합한 물리적 또는 화학적 기판 제거 기법을 사용하여 제거될 수 있다.
유사하게, 도 8b에 도시되는 바와 같이, 제1 에피택셜 웨이퍼 슬라이스(102)의 제2 서브세트(102-3, 102-6, 102-9, 102-12, 102-15)에서의 제1 성장 기판 슬라이스(112(112-3, 112-6, 112-9, 112-12, 112-15)), 제2 에피택셜 웨이퍼 슬라이스(202)의 제2 서브세트(202-1, 202-4, 202-7, 202-10, 202-13)에서의 제2 성장 기판 슬라이스(212(212-1, 212-4, 212-7, 212-10, 212-13)) 및 제3 에피택셜 웨이퍼 슬라이스(302)의 제2 서브세트(302-2, 302-5, 302-8, 302-11, 302-14)에서의 제3 성장 기판 슬라이스(312(312-2, 312-5, 312-8, 312-11, 312-14))가 제거된다.
도 8c에 도시되는 바와 같이, 제1 에피택셜 웨이퍼 슬라이스(102)의 제3 서브세트(102-2, 102-5, 102-8, 102-11, 102-14)에서의 제1 성장 기판 슬라이스(112(112-2, 112-5, 112-8, 112-11, 112-14)), 제2 에피택셜 웨이퍼 슬라이스(202)의 제3 서브세트(202-3, 202-6, 202-9, 202-12, 202-15)에서의 제2 성장 기판 슬라이스(212(212-3, 212-6, 212-9, 212-12, 212-15)) 및 제3 에피택셜 웨이퍼 슬라이스(302)의 제3 서브세트(302-1, 301-4, 302-7, 302-10, 302-13)에서의 제3 성장 기판 슬라이스(312(312-1, 312-4, 312-7, 312-10, 312-13))가 제거된다.
제2 드라이버 회로 웨이퍼(500) 및 제3 드라이버 회로 웨이퍼(600)에 수행되는, 성장 기판 슬라이스에 사용될 수 있는 제거 프로세스는 제1 드라이버 회로 웨이퍼(400)에 수행되는 제거 프로세스와 유사하며, 따라서 이들 프로세스에 대한 상세한 설명은 반복되지 않는다.
성장 기판 슬라이스(112, 212 및 312)가 제거된 후, 잔여하는 슬라이싱 웨이퍼(700, 800 및 900)는 마이크로 LED 칩을 형성하는 프로세스 중에 형성되는 중간 생성물(intermediate product)이다. 제1, 제2 및 제3 슬라이싱 웨이퍼(700, 800 및 900)의 구조 및 가공은 서로 유사하다. 따라서 다음의 설명은 제1 슬라이싱 웨이퍼(700)에 중점을 둔다.
도 9는 제1 슬라이싱 웨이퍼(700)의 상면도를 개략적으로 예시한다. 도 8a 및 도 9에 도시되는 바와 같이, 제1 슬라이싱 웨이퍼(700)는 제1 드라이버 회로 기판(410) 및 제1 드라이버 회로 기판(410)에 형성되는 제1 드라이버 회로(440)를 갖는 제1 드라이버 회로 웨이퍼(400), 제1 드라이버 회로 웨이퍼(400) 위에 형성되는 본딩층(450) 및 개별적으로 비패터닝된 본딩층(450) 위에 교번적으로 형성되는 제1, 제2 및 제3 에피택셜층 슬라이스(122(122-1, 122-4, 122-7, 122-10, 122-13), 222(222-2, 222-5, 222-8, 222-11, 222-14) 및 322(322-3, 322-6, 322-9, 322-12, 322-15))를 포함한다. 제1 슬라이싱 웨이퍼(700)는 에피택셜 성장 기판을 포함하지 않으며, 따라서 제1, 제2 및 제3 에피택셜층 슬라이스(122(122-1, 122-4, 122-7, 122-10, 122-13), 222(222-2, 222-5, 222-8, 222-11, 222-14) 및 322(322-3, 322-6, 322-9, 322-12, 322-15))는 환경에 노출된다.
제1 슬라이싱 웨이퍼(700)가 형성된 후, 복수의 제1, 제2 및 제3 에피택셜층 슬라이스(122, 222 및 322) 및 제1 슬라이싱 웨이퍼(700)에 형성된 본딩층(450)에 패터닝 프로세스가 수행되어 복수의 제1, 제2 및 제3 에피택셜층 세그먼트 및 복수의 본딩층 세그먼트를 형성한다. 패터닝 프로세스는 포토리소그래피(photolithography) 및 에칭 프로세스를 사용하여 수행될 수 있다. 패터닝 프로세스 이후, 반도체 제작 프로세스는 예를 들어 제1, 제2 및 제3 에피택셜층 세그먼트에 전극, 인터커넥트(interconnect), 절연층, 콘택트 및/또는 패시베이션층을 형성하기 위해 수행되어 복수의 마이크로 LED를 포함하는 슬라이싱 마이크로 LED 웨이퍼를 형성할 수 있다. 본원에서 사용되는 바와 같이, "슬라이싱 마이크로 LED 웨이퍼"는 복수의 마이크로 LED로 형성되고 슬라이싱 웨이퍼로부터 형성되는 웨이퍼를 지칭한다.
도 10은 본 개시의 일 실시형태에 따른, 도 8a 및 도 9에 예시되는 제1 슬라이싱 웨이퍼(700)로부터 제조되는 슬라이싱 마이크로 LED 웨이퍼(1000)의 상면도를 개략적으로 예시한다. 웨이퍼(700)로부터 제조되는 슬라이싱 마이크로 LED 웨이퍼(1000)는 예시적이다. 슬라이싱 마이크로 LED 웨이퍼는 슬라이싱 웨이퍼(800 및 900)로부터 유사하게 제조될 수 있다.
슬라이싱 마이크로 LED 웨이퍼(1000)는 드라이버 회로 기판(410) 및 복수의 마이크로 LED(1011, 1012 및 1013)를 포함한다. 도 10에 도시되지 않지만, 슬라이싱 마이크로 LED 웨이퍼(1000)는 또한 (도 8a에 예시되는 단면도에 도시되는) 본딩층(450)을 포함한다. 본딩층(450)은 마이크로 LED(1011, 1012 또는 1013) 및 드라이버 회로 기판(410)을 본딩하기 위해 에피택셜 웨이퍼 슬라이스(1001, 1002 및 1003)의 바닥 및 드라이버 회로 기판(410)의 상부 표면에 형성된다.
복수의 마이크로 LED(1011, 1012 및 1013)는 드라이버 회로 기판(410)에 어레이(array)로 나란히(side-by-side) 배열되는 복수의 에피택셜층 슬라이스(1001, 1002 및 1003)로부터 제조된다. 에피택셜층 슬라이스(1001, 1002 및 1003) 각각은 제1, 제2 또는 제3 에피택셜 웨이퍼 슬라이스(102, 202 또는 302)로부터 제조된다. 에피택셜층 슬라이스(1001, 1002 및 1003) 각각의 형상은 직사각형이다. 인접한 에피택셜층 슬라이스(1001, 1002 및 1003) 사이의 간격은 예를 들어 300㎛보다 크다.
일부 실시형태에서, 본딩층(450)은 에피택셜층 슬라이스(1001, 1002 및 1003) 중 대응하는 하나의 바닥에 각각 형성된 복수의 에피택셜 프리본딩층 슬라이스로부터 형성될 수 있다. 에피택셜 프리본딩층 슬라이스 각각의 형상은 대응하는 에피택셜층 슬라이스(1001, 1002 또는 1003)의 형상과 동일하다. 복수의 에피택셜 프리본딩층 슬라이스는 어레이로 배열될 수 있다. 복수의 에피택셜 프리본딩층 슬라이스의 어레이 형상은 복수의 에피택셜층 슬라이스(1001, 1002 및 1003)의 어레이 형상과 동일하다.
일부 실시형태에서, 예를 들어, 도 4a 및 도 5a에 도시되는 실시형태에서, 본딩층(450)은 에피택셜층 슬라이스(1001, 1002 및 1003) 중 대응하는 하나의 바닥에 각각 형성된 복수의 에피택셜 프리본딩층 슬라이스 및 드라이버 회로 기판(410)의 상부 표면에서의 제1 드라이버 회로 프리본딩층(430)으로부터 형성될 수 있다. 제1 드라이버 회로 프리본딩층(430)은 연속 필름이다.
위에서 설명되는 바와 같이, 제1, 제2 및 제3 에피택셜층(120, 220 및 320) 각각은 전압이 인가되면 특정 색상을 갖는 광을 방출할 수 있다. 따라서, 제1, 제2 및 제3 에피택셜층 슬라이스(122, 222 및 322)로부터 제조되는 제1, 제2 및 제3 마이크로 LED(1011, 1012 및 1013) 각각은 적색 LED, 녹색 LED 또는 청색 LED일 수 있다.
에피택셜 웨이퍼 슬라이스(1001, 1002 및 1003) 각각은 마이크로 LED(1011, 1012 또는 1013)의 어레이를 형성한다. 예를 들어, 도 10에 예시되는 실시형태에서, 에피택셜층 슬라이스(1001, 1002 및 1003) 각각은 마이크로 LED(1011, 1012 또는 1013)의 단일 열(column)을 형성한다. 특히, 제1 에피택셜층 슬라이스(1001)는 제1 마이크로 LED(1011)의 단일 열을 형성하고, 제2 에피택셜층 슬라이스(1002)는 제2 마이크로 LED(1012)의 단일 열을 형성하고, 제3 에피택셜층 슬라이스(1003)는 제3 마이크로 LED(1013)의 단일 열을 형성한다. 다른 실시형태에서, 예를 들어, (아래에서 보다 상세하게 설명되는) 도 11 및 도 12에 예시되는 실시형태에서, 에피택셜층 슬라이스(1001, 1002 및 1003) 각각은 마이크로 LED(1011, 1012 또는 1013)의 다중 열을 형성한다.
제1, 제2 및 제3 마이크로 LED(1011, 1012 및 1013)는 복수의 마이크로 LED 칩(1010)을 구성한다. 각각의 마이크로 LED 칩(1010)은 행 방향으로 배열되는 3개의 마이크로 LED를 포함한다. 각각의 마이크로 LED(1011, 1012 또는 1013)는 하나의 마이크로 LED 칩(1010)의 픽셀을 구성한다. 예를 들어, 제1 마이크로 LED(1011)는 마이크로 LED 칩(1010)의 적색 픽셀을 구성하고; 제2 마이크로 LED(1012)는 마이크로 LED 칩(1010)의 녹색 픽셀을 구성하며; 제3 마이크로 LED(1013)는 마이크로 LED 칩(1010)의 청색 픽셀을 구성한다.
슬라이싱 마이크로 LED 웨이퍼(1000)로부터 마이크로 LED 칩(1010)이 형성된 후, 각각의 개별 마이크로 LED 칩(1010)이 슬라이싱 마이크로 LED 웨이퍼(1000)로부터 컷 오프(cut off)되고 패키징될(packaged) 수 있다. 도 11a는 본 개시의 일 실시형태에 따른 마이크로 LED 칩(1010) 중 하나의 상면도를 개략적으로 예시한다. 도 11b는 마이크로 LED 칩(1010)의 단면도를 개략적으로 예시한다.
도 11a 및 도 11b에 도시되는 바와 같이, 마이크로 LED 칩(1010)은 제1 마이크로 LED(1011), 제2 마이크로 LED(1012), 제3 마이크로 LED(1013) 및, 전력 및 데이터를 받아들이기 위한 하나 이상의 콘택트 패드(contact pad)(1014)를 포함한다. 제1 마이크로 LED(1011), 제2 마이크로 LED(1012), 제3 마이크로 LED(1013)가 제1 드라이버 회로 기판(410)에 나란히 배열된다. 인접한 LED 사이의 간격(d1)은 예를 들어 300㎛보다 크다.
제1 마이크로 LED(1011)는 적어도, 제1 본딩층 세그먼트(1021) 및 제1 본딩층 세그먼트(1021)의 상부에 배치되는 제1 에피택셜층 세그먼트(1031)를 포함한다. 제2 마이크로 LED(1012)는 적어도, 제2 본딩층 세그먼트(1022) 및 제2 본딩층 세그먼트(1022)의 상부에 배치되는 제2 에피택셜층 세그먼트(1032)를 포함한다. 제3 마이크로 LED(1013)는 적어도, 제3 본딩층 세그먼트(1023) 및 제3 본딩층 세그먼트(1023)의 상부에 배치되는 제3 에피택셜층 세그먼트(1033)를 포함한다.
마이크로 LED 칩(1010)은 또한 제1 마이크로 LED(1011), 제2 마이크로 LED(1012) 및 제3 마이크로 LED(1013)를 덮는 절연층(1040) 및 투명 전도층(1050)을 포함한다. 절연층(1040)은 제1 에피택셜층 세그먼트(1031), 제2 에피택셜층 세그먼트(1032) 및 제3 에피택셜층 세그먼트(1033)의 상부 표면의 일부를 노출시키는 개구(1042)와 함께 형성된다. 투명 전도층(1050)은 절연층(1040)을 덮고 절연층(1040)의 개구(1042)에 형성되어, 개구(1052)를 통해 제1 에피택셜층 세그먼트(1031), 제2 에피택셜층 세그먼트(1032) 및 제3 에피택셜층 세그먼트(1033)의 노출된 상부 표면과 접촉한다.
마이크로 LED 칩(1010)은 제1 마이크로 LED(1011), 제2 마이크로 LED(1012) 및 제3 마이크로 LED(1013)의 각 측면에 배열되는 광 분리벽(light-isolating wall)(1060)을 더 포함한다. 광 분리벽(1060)의 높이는 제1 마이크로 LED(1011), 제2 마이크로 LED(1012) 및 제3 마이크로 LED(1013)에 의해 방출된 광을 분리하기 위해 제1 마이크로 LED(1011), 제2 마이크로 LED(1012) 및 제3 마이크로 LED(1013) 각각에 동일하거나 이보다 클 수 있다.
나아가, 마이크로 LED 칩(1010)은 제1 마이크로 LED(1011), 제2 마이크로 LED(1012), 제3 마이크로 LED(1013), 절연층(1040), 투명 전도층(1050) 및 광 분리벽(1060) 모두를 덮는 투명 절연층(1070)을 포함한다. 이에 더하여, 제1 마이크로 LED(1011), 제2 마이크로 LED(1012) 및 제3 LED 마이크로(1013) 각각의 상부에 마이크로렌즈(1080)가 형성된다.
도 10에 예시되는 실시형태에서, 에피택셜층 슬라이스(1001, 1002 및 1003) 각각은 마이크로 LED(1011, 1012 또는 1013)의 단일 열을 형성한다. 일부 대안적인 실시형태에서, 에피택셜층 슬라이스 각각은 마이크로 LED의 다중 열을 형성할 수 있다. 도 12는 본 개시의 그러한 실시형태와 부합하는, 도 8a 및 도 9에 예시되는 제1 슬라이싱 웨이퍼(700)로부터 제조된 슬라이싱 마이크로 LED 웨이퍼(1200)의 상면도를 개략적으로 예시한다. 도 13은 슬라이싱 마이크로 LED 웨이퍼(1200)로부터 제조된 복수의 마이크로 LED 칩(1210) 중 하나의 상면도를 개략적으로 예시한다. 웨이퍼(700)로부터 제조된 슬라이싱 마이크로 LED 웨이퍼(1200)는 예시적이다. 슬라이싱 마이크로 LED 웨이퍼는 슬라이싱 웨이퍼(800 및 900)로부터 유사하게 제조될 수 있다.
도 12에 도시되는 바와 같이, 슬라이싱 마이크로 LED 웨이퍼(1200)는 드라이버 회로 기판(410) 및 드라이버 회로 기판(410)에 형성되는 복수의 제1, 제2 및 제3 마이크로 LED 어레이(1211, 1212 및 1213)를 포함한다. 복수의 마이크로 LED 어레이(1211, 1212 및 1213)는 드라이버 회로 기판(410)에 어레이로 나란히 배열되는 복수의 에피택셜층 슬라이스(1201, 1202 및 1203)로부터 제조된다. 에피택셜층 슬라이스(1201, 1202 및 1203)는 개별적으로 제1, 제2 및 제3 에피택셜 웨이퍼 슬라이스(102, 202 및 302)로부터 제조된다. 각각의 마이크로 LED 어레이(1211, 1212 또는 1213)는 마이크로 LED의 둘 이상의 행 및 둘 이상의 열을 포함한다. 인접한 에피택셜층 슬라이스(1201, 1202 및 1203) 사이의 간격은 예를 들어 300㎛보다 크다.
제1, 제2 및 제3 마이크로 LED 어레이(1211, 1212 및 1213)는 복수의 마이크로 LED 칩(1210)을 구성한다. 도 12에 도시되는 바와 같이, 마이크로 LED 칩(1210)은 복수의 제1 마이크로 LED(1221)를 포함하는 제1 마이크로 LED 어레이(1211), 복수의 제2 마이크로 LED(1222)를 포함하는 제2 마이크로 LED 어레이(1212), 복수의 제3 마이크로 LED(1223)를 포함하는 제3 마이크로 LED 어레이(1213) 및, 전력 및 데이터를 받아들이기 위한 하나 이상의 콘택트 패드(1214)를 포함한다. 제1 마이크로 LED(1221), 제2 마이크로 LED(1222) 및 제3 LED 마이크로(1223)의 구조는 개별적으로 제1 마이크로 LED(1011), 제2 마이크로 LED(1012) 및 제3 마이크로 LED(1013)의 구조와 유사하며, 따라서 구조에 대한 상세한 설명은 반복되지 않는다.
각각의 마이크로 LED 어레이(1211, 1212 또는 1213)는 마이크로 LED 칩(1210)의 픽셀을 구성한다. 예를 들어, 제1 마이크로 LED 어레이(1211)는 마이크로 LED 칩(1210)의 적색 픽셀을 구성하고, 제2 마이크로 LED 어레이(1212)는 마이크로 LED 칩(1210)의 녹색 픽셀을 구성하며, 제3 마이크로 LED 어레이(1213)는 마이크로 LED 칩(1210)의 청색 픽셀을 구성한다.
도 13에 도시되는 바와 같이, 인접한 마이크로 LED 어레이 사이의 간격(d2)은 예를 들어 300㎛보다 크다. 인접한 LED 사이의 간격(d3)은 인접한 LED 어레이 사이의 거리(d2)보다 작을 수 있다.
전술한 실시형태에서, 본딩층(450)은 제1, 제2 및 제3 에피택셜 프리본딩층(130, 230 및 330) 및 제1 드라이버 회로 프리본딩층(430)으로부터 형성된다. 일부 대안적인 실시형태에서, 본딩층(450)은 단일층의 프리본딩층으로부터 형성될 수 있다.
예를 들어, 본딩층(450)은 단일층의 제1 드라이버 회로 프리본딩층(430)으로부터 형성될 수 있다. 즉, 도 2a 내지 도 2c에 예시되는 프로세스는 제1, 제2 및 제3 에피택셜 웨이퍼(100, 200 및 300)가 개별적으로 제1, 제2 및 제3 에피택셜 프리본딩층(130, 230 및 330)을 포함하지 않도록 생략될 수 있다. 결과적으로, 제1, 제2 및 제3 에피택셜 웨이퍼 슬라이스(102, 202 및 302)는 개별적으로 제1, 제2 및 제3 에피택셜 프리본딩층 슬라이스(132, 232 및 332)를 포함하지 않는다. 이 경우, 제1, 제2 및 제3 에피택셜 웨이퍼 슬라이스(102, 202 및 302)가 제1 드라이버 회로 웨이퍼(400)에 선택적으로 배열될 때, 제1, 제2 및 제3 에피택셜층 슬라이스(122, 222 및 322)가 제1 드라이버 회로 프리본딩층(430)과 직접 접촉한다. 그 후, 본딩 프로세스가 수행된다. 본딩 프로세스의 결과, 제1 드라이버 회로 프리본딩층(430)의 적어도 일부가 상승된 온도에서 용융되어 제1, 제2 및 제3 에피택셜층 슬라이스(122, 222 및 322)를 제1 드라이버 회로 기판(410)과 본딩시킨다.
다른 예로서, 본딩층(450)은 단일층의 에피택셜 프리본딩층으로부터 형성될 수 있다. 즉, 제1 드라이버 회로 웨이퍼(400)는 제1 드라이버 회로 프리본딩층(430) 없이 형성될 수 있다. 이 경우, 제1, 제2 및 제3 에피택셜 웨이퍼 슬라이스(102(102-1, 102-4, 102-7, 102-10, 102-13), 202(202-2, 202-5, 202-8, 202-11, 202-14) 및 302(302-3, 302-6, 302-9, 302-12, 302-15))가 제1 드라이버 회로 웨이퍼(400)에 선택적으로 배열될 때, 제1, 제2 및 제3 에피택셜 프리본딩층 슬라이스(132(132-1, 132-2, ... 132-15), 232(232-1, 232-2, ... 232-15) 및 332(332-1, 332-2, ... 332-15))가 제1 드라이버 회로 기판(410)과 직접 접촉한다. 그 후 본딩 프로세스가 수행된다. 본딩 프로세스의 결과, 제1, 제2 및 제3 에피택셜 프리본딩층 슬라이스(132(132-1, 132-2, ... 132-15), 232(232-1, 232-2, ... 232-15) 및 332(332-1, 332-2, ... 332-15))의 적어도 일부가 상승된 온도에서 용융되어 제1, 제2 및 제3 에피택셜층 슬라이스(122(122-1, 122-4, 122-7, 122-10, 122-13), 222(222-2, 222-5, 222-8, 222-11, 222-14) 및 322(322-3, 322-6, 322-9, 322-12, 322-15))를 제1 드라이버 회로 기판(410)과 본딩시킨다.
본딩층(450)이 나란히 배열된 단일층의 제1, 제2 및 제3 에피택셜 프리본딩층(130, 230 및 330) 또는 단일층의 제1 드라이버 회로 프리본딩층으로부터 형성되는 경우, 본딩층(450)은 상대적으로 얇게 형성될 수 있다. 단일층의 프리본딩층으로부터 형성되는 본딩층(450)의 두께는 대략 0.1㎛ 내지 2.0㎛의 범위에 있을 수 있다. 예를 들어, 본딩층(450)의 두께는 0.2㎛, 0.3㎛, 0.4㎛ 또는 0.5㎛일 수 있다.
도 14는 본 개시의 일 실시형태와 부합하는 디스플레이 시스템(1400)을 개략적으로 예시한다. 디스플레이 시스템(1400)은 디스플레이 패널(1410), 광학 결합 시스템(optical combining system)(1420) 및 디스플레이 인터페이스(1430)를 포함한다.
디스플레이 패널(1410)은 도 13에 예시되는 마이크로 LED 칩(1210)을 포함한다. 마이크로 LED 칩(1210)의 각 제1, 제2 및 제3 마이크로 LED 어레이(1211, 1212 및 1213)는 이미지를 나타내는 각각의 색광(color light)을 방출한다. 즉, 제1 마이크로 LED 어레이(1211)는 제1 색상 이미지를 나타내는 제1 색광을 방출하고, 제2 마이크로 LED 어레이(1212)는 제2 색상 이미지를 나타내는 제2 색광을 방출하며, 제3 마이크로 LED 어레이(1213)는 제3 색상 이미지를 나타내는 제3 색광을 방출한다.
위에서 설명되는 바와 같이, 제1, 제2 및 제3 마이크로 LED 어레이(1211, 1212 및 1213)는 개별적으로 에피택셜층 슬라이스(1201, 1202 및 1203)로부터 제조되고, 에피택셜층 슬라이스(1201, 1202 및 1203)는 개별적으로 제1, 제2 및 제3 에피택셜 웨이퍼 슬라이스(102, 202 및 302)로부터 제조된다. 이하에서, 에피택셜층 슬라이스(1201, 1202 및 1203)는 또한 제1 색상 에피택셜층 슬라이스(1201), 제2 색상 에피택셜층 슬라이스(1202) 및 제3 색상 에피택셜층 슬라이스(1203)로서 지칭된다.
상이한 색광은 광학 결합 시스템(1420)을 통해 전달되며, 상기 광학 결합 시스템(1420)은 상이한 색광을 결합하고 결합된 광을 디스플레이 인터페이스(1430)에 투사한다. 그 결과, 제1, 제2 및 제3 색상 이미지를 결합한 결합된 이미지가 디스플레이 인터페이스(1430)에 디스플레이된다. 광학 결합 시스템(1420)은 광학 결합 프리즘 그룹일 수 있다.
도 15는 비교예와 부합하는 마이크로 LED 칩(1500)의 단면도를 개략적으로 예시한다. 도 15의 비교예에 도시되는 바와 같이, 마이크로 LED 칩(1500)은 드라이버 회로 기판(1590)에 나란히 배열되는 제1 마이크로 LED(1500-A), 제2 마이크로 LED(1500-B) 및 제3 마이크로 LED(1500-C)를 포함한다. 제1 색상 마이크로 LED(1500-A)는 도 15에 도시되는 바와 같이 바닥에서 상부로의 순서대로, 제1 금속층(1501)의 제1 세그먼트(1501-1) 및 제1 에피택셜층(1502)의 제1 세그먼트(1502-1)를 포함한다. 제2 마이크로 LED(1500-B)는 도 15에 도시되는 바와 같이 바닥에서 상부로의 순서대로, 제1 금속층(1501)의 제2 세그먼트(1501-2), 제1 에피택셜층(1502)의 제2 세그먼트(1502-2), 제2 금속층(1503)의 제1 세그먼트(1503-1) 및 제2 에피택셜층(1504)의 제1 세그먼트(1504-1), 및 제1 금속층(1501)의 제2 세그먼트(1501-2)와 제2 금속층(1503)의 제1 세그먼트(1503-1)를 연결하는 적어도 하나의 제1 전기 커넥터(1507)를 포함한다. 제3 마이크로 LED(1500-C)는 도 15에 도시되는 바와 같이 바닥에서 상부로의 순서대로, 제1 금속층(1501)의 제3 세그먼트(1501-3), 제1 에피택셜층(1502)의 제3 세그먼트(1502-3), 제2 금속층(1503)의 제2 세그먼트(1503-2), 제2 에피택셜층(1504)의 제2 세그먼트(1504-2), 제3 금속층(1505) 및 제3 에피택셜층(1506), 및 제1 금속층(1501)의 제3 세그먼트(1501-3), 제2 금속층(1503)의 제2 세그먼트(1503-2) 및 제3 금속층(1505)을 전기적으로 연결하는 적어도 하나의 제2 전기 커넥터(1508)를 포함한다.
도 11b에 예시되는 마이크로 LED 칩(1010)과 유사하게, 마이크로 LED 칩(1500)은 또한 제1 마이크로 LED(1500-A), 제2 마이크로 LED(1500-B) 및 제3 마이크로 LED(1500-C)를 덮는 절연층(1510) 및 투명 전도층(1520); 제1 마이크로 LED(1500-A)와 제2 마이크로 LED(1500-B) 사이 및 제2 마이크로 LED(1500-B)와 제3 마이크로 LED(1500-C) 사이에 배열되는 광 분리벽(1550); 투명 절연층(1530); 및 제1 마이크로 LED(1500-A), 제2 마이크로 LED(1500-B) 및 제3 마이크로 LED(1500-C) 각각에 형성되는 마이크로렌즈(1560)를 포함한다.
마이크로 LED 칩(1500)을 제작하기 위해, 드라이버 회로 기판(1590)은 제1 금속층(1501)을 본딩층으로서 사용하여 제1 성장 기판 및 제1 에피택셜층(1502)을 포함하는 제1 에피택셜 웨이퍼와 먼저 본딩된 이후, 제1 성장 기판을 에칭백(etching back)하여 제1 에피택셜층(1502)을 노출시킨다. 다음으로, 제1 금속층(1501) 및 제1 에피택셜층(1502)으로 형성된 기판(1590)은 제2 금속층(1503)을 본딩층으로서 사용하여 제2 성장 기판 및 제2 에피택셜층(1504)을 포함하는 제2 에피택셜 웨이퍼와 본딩된 이후, 제2 성장 기판을 에칭백하여 제2 에피택셜층(1504)을 노출시킨다. 제1 금속층(1501), 제1 에피택셜층(1502), 제2 금속층(1503) 및 제2 에피택셜층(1504)으로 형성된 기판(1590)은 제3 성장 기판 및 제3 에피택셜층(1506)을 포함하는 제3 에피택셜 웨이퍼와 본딩된 이후, 제3 성장 기판을 에칭백하여 제3 에피택셜층(1506)을 노출시킨다. 그 후, 제1 금속층(1501), 제1 에피택셜층(1502), 제2 금속층(1503) 및 제2 에피택셜층(1504)이 선택적으로 에칭되어 제1, 제2 및 제3 마이크로 LED(1500-A, 1500-B 및 1500-C)를 형성한다.
이에 상응하여, 비교예의 마이크로 LED 칩(1500)을 제작하는 프로세스는 드라이버 회로 기판(1590)과 에피택셜 웨이퍼를 본딩하는 수개의 단계 및 에피택셜 웨이퍼에서 에피택셜 성장 기판을 에칭백하는 수개의 단계를 수반한다. 따라서, 마이크로 LED 칩(1500)을 제작하는 프로세스는 상대적으로 복잡하며 결과로서 얻어지는(resulting) 마이크로 LED 칩(1500)이 상대적으로 두껍다. 또한, 제1 금속층(1501), 제1 에피택셜층(1502), 제2 금속층(1503) 및 제2 에피택셜층(1504)이 선택적으로 에칭되어 제1, 제2 및 제3 마이크로 LED(1500-A, 1500-B 및 1500-C)를 형성할 때, 제1, 제2 및 제3 에피택셜층(1502, 1504 및 1506)의 표면이 에칭에 의해 손상될 수 있으며, 따라서 마이크로 LED 칩(1500)의 품질을 저하시킬 수 있다.
도 15에 예시되는 비교예와는 대조적으로, 전술한 본 출원의 실시형태에 따른 마이크로 LED 칩(1010 또는 1210) 제작 프로세스에서는, 제1, 제2 및 제3 에피택셜층(120, 220 및 320)이 제1, 제2 및 제3 에피택셜 성장 기판(110, 210 및 310)에 성장된 이후, 제1, 제2 및 제3 에피택셜층(120, 220 및 320)은 슬라이스되어 제1 드라이버 회로 웨이퍼(400) (또는 유사하게 제2 드라이버 웨이퍼(500) 또는 제3 드라이버 웨이퍼(600)) 위로 선택적으로 전이되며 이와 본딩된다. 제1, 제2 및 제3 에피택셜 프리본딩층(130, 230 및 330)을 제1 드라이버 회로 웨이퍼(400)와 (또는 유사하게 제2 드라이버 웨이퍼(500) 및 제3 드라이버 웨이퍼(600)와) 본딩하는 데 단일 본딩 프로세스가 사용되기 때문에, 마이크로 LED 칩(1010 또는 1210)을 제작하기 위한 프로세스는 비교예의 프로세스보다 덜 복잡하며, 결과로서 얻어지는 마이크로 LED 칩(1010 또는 1210)은 상대적으로 얇다.
본 발명의 다른 실시형태는 본원에 개시되는 본 발명의 실시 및 명세서를 고려함으로써 당해 기술 분야의 통상의 기술자에게 명백할 것이다. 본 명세서 및 실시예는 단지 예시로서 간주되며, 본 발명의 진정한 범주 및 사상은 다음의 청구범위에 의해 나타내어지는 것으로 의도된다.

Claims (9)

  1. 슬라이싱 웨이퍼(slicing wafer)로서:
    드라이버 회로 기판(driver circuit substrate);
    상기 드라이버 회로 기판에 나란히(side-by-side) 배열되는 복수의 에피택셜층 슬라이스(epitaxial layer slice); 및
    상기 드라이버 회로 기판과 상기 복수의 에피택셜층 슬라이스 사이에 형성되는 본딩층(bonding layer)
    을 포함하는, 슬라이싱 웨이퍼.
  2. 제1항에 있어서, 상기 복수의 에피택셜층 슬라이스는 어레이(array)로 배열되는, 슬라이싱 웨이퍼.
  3. 제1항에 있어서, 상기 본딩층은 상기 에피택셜층 슬라이스 중 대응하는 하나의 바닥에 각각 형성된 복수의 에피택셜 프리본딩층(pre-bonding layer)으로부터 형성되고, 각 에피택셜 프리본딩층의 형상은 대응하는 에피택셜층 슬라이스의 형상과 동일한, 슬라이싱 웨이퍼.
  4. 제3항에 있어서, 복수의 에피택셜 프리본딩층 슬라이스는 어레이로 배열되는, 슬라이싱 웨이퍼.
  5. 제4항에 있어서, 상기 복수의 에피택셜 프리본딩층 슬라이스의 어레이 형상은 상기 에피택셜층 슬라이스의 어레이 형상과 동일한, 슬라이싱 웨이퍼.
  6. 제1항에 있어서, 상기 에피택셜층 슬라이스는 동일한 두께를 갖는, 슬라이싱 웨이퍼.
  7. 제1항에 있어서, 상기 본딩층은 상기 에피택셜층 슬라이스 중 대응하는 하나의 바닥에 각각 형성된 복수의 에피택셜 프리본딩층 및 상기 드라이버 회로 기판의 상부에서의 드라이버 회로 프리본딩층으로부터 형성되는, 슬라이싱 웨이퍼.
  8. 제7항에 있어서, 각 에피택셜 프리본딩층 슬라이스의 형상은 대응하는 에피택셜층 슬라이스의 형상과 동일한, 슬라이싱 웨이퍼.
  9. 제8항에 있어서, 상기 드라이버 회로 프리본딩층은 연속 필름인, 슬라이싱 웨이퍼.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4491948B2 (ja) 2000-10-06 2010-06-30 ソニー株式会社 素子実装方法および画像表示装置の製造方法
US10177127B2 (en) * 2015-09-04 2019-01-08 Hong Kong Beida Jade Bird Display Limited Semiconductor apparatus and method of manufacturing the same
US10325893B2 (en) * 2016-12-13 2019-06-18 Hong Kong Beida Jade Bird Display Limited Mass transfer of micro structures using adhesives
JP7209634B2 (ja) 2017-03-20 2023-01-20 ジェイド バード ディスプレイ（シャンハイ） リミテッド マイクロｌｅｄの階層を積み重ねることによる半導体デバイスの作製
US10632727B2 (en) * 2017-04-10 2020-04-28 PlayNitride Inc. Method of transferring micro devices
WO2019246366A1 (en) 2018-06-22 2019-12-26 Veeco Instruments Inc. Micro-led transfer methods using light-based debonding
CN108962883A (zh) 2018-08-15 2018-12-07 华引芯（武汉）科技有限公司 倒装Micro-LED智能车灯芯片、制备方法及应用
CN109473532B (zh) 2018-11-20 2020-11-06 合肥京东方光电科技有限公司 一种Micro LED显示基板的制作方法
GB2579622B (en) * 2018-12-06 2021-04-28 Exalos Ag Superluminescent diodes and diode modules
US20200194631A1 (en) * 2018-12-14 2020-06-18 Osram Opto Semiconductors Gmbh Method for Producing a Light-Emitting Semiconductor Device and Light-Emitting Semiconductor Device
US11239399B2 (en) 2019-02-05 2022-02-01 Facebook Technologies, Llc Architecture for hybrid TFT-based micro display projector
US11158761B2 (en) 2019-05-07 2021-10-26 Facebook Technologies, Llc Bonding methods for light emitting diodes
CN111769103B (zh) 2020-06-29 2023-05-09 南昌大学 一种多色Micro LED发光模组制备方法
WO2022006779A1 (zh) * 2020-07-08 2022-01-13 重庆康佳光电技术研究院有限公司 巨量转移装置、方法、系统及设备

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