JP2024500852A - パワー半導体デバイスおよびパワー半導体デバイスを製造するための方法 - Google Patents

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Abstract

第１の主電極（３）と、第２の主電極（４）と、第１の主電極（３）と第２の主電極（４）との間のゲート電極層（５）と、第１の主電極（３）と第２の主電極（４）との間にあり、第１の主電極（３）および第２の主電極（４）に電気的に接触した半導体層スタック（２）と、を備え、半導体層スタック（２）は、少なくとも２つが導電型およびドーピング濃度の少なくとも一方において異なっている、異なってドープされた半導体層と、ゲート電極層（５）を貫いて延びる複数のピラー状またはフィン状領域（２０）とを備え、複数のピラー状またはフィン状領域（２０）の各々は、第１の主電極（３）に配置された第１のドーピング濃度および第１の導電型を有するコンタクト層（２１）を備え、各々のコンタクト層（２１）は、ゲート電極層（５）のうちの第１の主電極（３）に面する面（５Ａ）まで延び、隣り合うピラー状またはフィン状領域（２０、９３０）のコンタクト層（２１）は、隣り合うピラー状またはフィン状領域（２０、９３０）のコンタクト層（２１）がゲート電極層（５、９４）のうちの第１の主電極（３、９２１）に面する面において連続的に配置されるように、ゲート電極層（５、９４）のうちの第１の主電極（３、９２１）に面する面において合流している、パワー半導体デバイス（１）が説明される。

Description

パワー半導体デバイスが提供される。そのようなパワー半導体デバイスのための製造方法も提供される。パワー半導体デバイスは、炭化ケイ素デバイスであってよい。
一般的なシリコン（Ｓｉ）ベースのデバイスと比較して、炭化ケイ素（ＳｉＣ）ベースのデバイスは、はるかに高い破壊電界強度および熱伝導率を有し、本来であれば達成不可能な効率レベルへの到達を可能にする。４Ｈ－ＳｉＣが、４Ｈ－ＳｉＣの成長技術の分野における進歩、ならびに６Ｈ ＳｉＣまたは３Ｃ－ＳｉＣなどといった他の利用可能なウェハ規模のポリタイプと比べてより大きいバンドギャップなどの魅力的な電子特性ゆえに、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）または蓄積モードＭＯＳＦＥＴ（ＡＣＣＵＦＥＴ）などのパワーエレクトロニクスに適したポリタイプである。４Ｈ－ＳｉＣのパワーＭＯＳＦＥＴおよびパワーＡＣＣＵＦＥＴは、すでに市販されているが、例えばオン抵抗Ｒｏｎをさらに低減するために、パワーＭＯＳＦＥＴの反転チャネル移動度に関して、改善の余地が大きい。
炭化ケイ素（ＳｉＣ）をベースとする市販のパワー電界効果トランジスタのほとんどは、プレーナ設計にて実現され、縦型二重拡散金属酸化膜半導体電界効果トランジスタ（ＶＤＭＯＳ）などのように、ウェハの表面にチャネルが形成される。しかしながら、これらのデバイスにおける電流密度を高めることは、ｎチャネルＶＤＭＯＳにおけるｐ型注入によって、電流の流れの幅を減少させがちである寄生の接合型電界効果トランジスタ（ＪＦＥＴ）のゲートが形成されるため、困難である。
トレンチ型金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、寄生のＪＦＥＴが存在しないため、低いオン抵抗Ｒｏｎの達成を可能にする。さらに、ＳｉＣの場合、トレンチ型ＭＯＳＦＥＴの構成は、さまざまな結晶面に対してチャネルを設計することによるキャリア移動度の最適化を可能にする。ＳｉＣトレンチ型ＭＯＳＦＥＴは、例えば、米国特許出願公開第２０１８／０３５０９７７号明細書から知られている。ＳｉＣベースのトレンチ型ＭＯＳＦＥＴを製造するための既知の方法は、トレンチ型ゲート電極を形成するためにＳｉＣに深いトレンチをエッチングすることを必要とする。ＳｉＣのエッチングは、シリコン（Ｓｉ）などの他の半導体材料のエッチングと比較して、困難であり、コストがかかる。
３ｋＶを超える高い電圧クラスにおいては、ドリフト層抵抗Ｒｄｒｉｆｔがオン抵抗Ｒｏｎよりも支配的である一方で、後者の低減が、電気車両およびハイブリッド電気車両（ＥＶ／ＨＥＶ）に使用される商業的により重要な低い電圧クラス（例えば、１．７ｋＶ以下の電圧クラス）において、オン状態の電力損失およびスイッチング損失を大幅に低減するために不可欠である。ここで、図１に示されるように、Ｒｏｎは依然として理想よりも大幅に高い。この点に関して、低い反転チャネル移動度が、デバイスのコスト、したがってＳｉＣパワーＭＯＳＦＥＴの広範な採用に大きな影響を及ぼし得る主要な課題の１つを呈する。改善されたゲートスタックならびにＳｉＣ／酸化物界面を用いた反転チャネル移動度の向上は、あまり成功していないが、ＳｉＣパワーＭＯＳＦＥＴの開発および商業化における最も重要な出来事の１つとして知られている。９０年代後半における６Ｈ－ＳｉＣの酸化後の一酸化チッ素（ＮＯ）の導入、および２００１年の４Ｈ－ＳｉＣ ＭＯＳＦＥＴへのその応用が、ＮＯアニーリングによる界面付近へのチッ素（Ｎ）の導入によって界面欠陥密度Ｄｉｔが下がるがゆえに、反転層電子移動度の著しい向上を可能にした（図２を参照）。しかしながら、とりわけＳｉＣ ＭＯＳＦＥＴを低電圧クラスの市場へと広げるために、技術水準のＮＯアニーリングによるＳｉＣ ＭＯＳＦＥＴを上回る高い移動度のデバイスが強く求められている。
さらに、より高いチャネル移動度によって、理想的な／より低いＲｏｎへの到達に加え、以下の問題も回避することができる。
ａ）ゲートをより低い電圧で駆動することができ、結果として、ゲート酸化物層における電界がより小さくなり、しきい値安定性および酸化物の長期信頼性が改善される。
ｂ）チャネル抵抗を低減するためにトランジスタチャネル長をアグレッシブに変更する必要がなく、したがって、短チャネル効果を回避することができる。
界面欠陥を低減するためのＮＯ処理を超える代替の戦略は、本質的に高い移動度ゆえに、微量の不純物、表面カウンタードーピング、高温酸化、および（従来の極性Ｓｉ面に代わる）代替の非極性結晶面を有する界面層を導入することである。
反転チャネル移動度およびドリフト層抵抗Ｒｄｒｉｆｔの他に、例えば、デバイスのソース端子とデバイスのチャネルとの間のすべての抵抗を表し、例えばワイヤボンド、ソースメタライゼーション、およびソース層の抵抗を含むソース抵抗ＲＳなど、オン抵抗Ｒｏｎに影響を及ぼし、したがって改善する価値のある他のパラメータが存在する。
米国特許出願公開第２０１９／０３７１８８９号明細書、欧州特許出願公開第３２６４４７０号明細書、ドイツ特許出願公開第１０２２７８３１号明細書、および米国特許出願公開第２０１７／００７７３０４号明細書が、半導体デバイスに言及している。
解決すべき課題は、高い効率を有するパワー半導体デバイスを提供することである。
本開示の例示的な実施形態は、とりわけ、独立請求項に定義されるとおりのパワー半導体デバイスおよび製造方法によって、上記の欠点に対処する。例示的なさらなる発展が、従属請求項の主題を構成する。
少なくとも１つの実施形態によれば、パワー半導体デバイスは、第１の主電極と、第２の主電極と、第１の主電極と第２の主電極との間のゲート電極層とを備える。随意により、パワー半導体デバイスは、ゲート電極層を横切る複数の第１の絶縁層部分、およびゲート電極層のうちの第２の主電極に面する面に配置された少なくとも１つの第２の絶縁層部分、のうちの少なくとも一方を備える第１の絶縁層をさらに含む。第２の絶縁層部分は、連続層であっても、複数の第２の絶縁層部分を備える不連続層であってもよい。例えば、「横切る」は、「通り過ぎる」ことを意味する。
また、パワー半導体デバイスは、第１の主電極と第２の主電極との間に位置し、第１の主電極および第２の主電極に電気的に接触した半導体層スタックを備える。ここで、半導体層スタックが第１の主電極と第２の主電極との「間に」配置されるということは、第１の主電極および第２の主電極が、半導体層スタックが配置される空間を定めることを意味する。半導体層スタックは、炭化ケイ素を含む。
さらに、半導体層スタックは、少なくとも２つの半導体層が導電型およびドーピング濃度の少なくとも一方において相違している、異なってドープされた半導体層を備える。半導体層スタックは、ゲート電極層を横切る複数のピラー状またはフィン状領域をさらに備え、複数のピラー状またはフィン状領域の各々は、第１の主電極に配置された第１のドーピング濃度および第１の導電型を有するコンタクト層を備える。各々のコンタクト層は、ゲート電極層のうちの第１の主電極に面する面まで延びる。コンタクト層を、第１の主電極に面するゲート電極層の面がコンタクト層によって少なくとも部分的に覆われるように、ゲート電極層の上方に水平方向に成長させることができる。
パワー半導体デバイスの動作において、パワー半導体デバイスのオン状態、すなわち、例えば正のゲートバイアスが印加されるとき、電流が第１の主電極と第２の主電極との間で半導体層スタックを通って流れる。パワー半導体デバイスのオフ状態、すなわち、例えばゲートバイアスが０であるとき、第１の主電極と第２の主電極との間の電流の流れが遮断される。例えば、第１の主電極は、パワー半導体デバイスのソース電極であり、第２の主電極は、ドレイン電極である。さらに、各々のピラー状またはフィン状領域は、第１の主電極にソース層を備えることができ、ソース層は、コンタクト層を含み、あるいはコンタクト層からなる。
コンタクト層は、例えば３Ｃ－ＳｉＣなどの炭化ケイ素またはＧａＮのうちの少なくとも１つなどのワイドバンドギャップ材料を含むことができ、あるいはそのようなワイドバンドギャップ材料で構成されてよい。さらに、コンタクト層は、高度にドープされた層であってよい。例えば、第１のドーピング濃度は、１０１９～１０２０ｃｍ－３の範囲であってよい。
ゲート電極層は、高度にドープされたＳｉ層、またはＡｌの層などの金属層であってよい。
本出願の文脈において、「ピラー状領域」は、主たる延在の方向がデバイスの主たる延在の平面であるデバイス平面に対して斜めまたは垂直に延びている領域であってよい。さらに、「フィン状領域」は、主たる延在の方向がデバイス平面に沿っている領域であってよい。例えば、ピラー状領域は、いずれの場合も、円錐台、角錐台、角柱、または円柱の形状を有してよい。フィン状領域は、いずれの場合も、角柱の形状を有してよい。
ピラー状またはフィン状領域は、ナノワイヤまたはマイクロワイヤと呼ばれることがある。例えば、米国特許出願公開第２０１６／０３５１３９１号明細書が、半導体ナノワイヤの製造に言及している。
少なくとも１つの実施形態によれば、各々のピラー状またはフィン状領域は、デバイス平面に沿った第１の水平延在が２μｍ未満または１μｍ未満である。第１の水平延在は、お互いに対して斜めに延びる２つの水平延在のうちの短い方である。
ゲート電極層のうちの第１の主電極に面する面まで延びるコンタクト層は、各々のピラー状またはフィン状領域が、第１の主電極に面する面においてより大きなコンタクト領域を有するという利点を有する。例示的には、各々のピラー状またはフィン状領域のコンタクト領域を少なくとも２倍増加させることができる。
コンタクト領域の増加は、第１の主電極とコンタクト層との間の遷移部分における接触抵抗の減少という正の効果を有し、したがってソース抵抗ＲＳを減少させることができる。
パワー半導体デバイスの少なくとも１つの実施形態によれば、隣り合うピラー状またはフィン状領域のコンタクト層が、ゲート電極層のうちの第１の主電極に面する面において合流する。換言すると、隣り合うピラー状またはフィン状領域のコンタクト層が、ゲート電極層のうちの第１の主電極に面する面上に連続的に配置される。
パワー半導体デバイスの少なくとも１つの実施形態によれば、半導体層スタックは、各々が１つのピラー状またはフィン状領域に割り当てられ、コンタクト層のうちの第１の主電極から遠ざかる方を向いた面に配置された複数のチャネル層を備える。チャネル層は、第２のドーピング濃度および第２の導電型を有し、第２のドーピング濃度が第１のドーピング濃度と異なるか、第２の導電型が第１の導電型と異なるか、の少なくとも一方である。チャネル層は、３Ｃ－ＳｉＣなどの炭化ケイ素を含み、あるいは３Ｃ－ＳｉＣなどの炭化ケイ素からなる。
例えば、第１の導電型がｎ型である一方で、第２の導電型がｐ型である。しかしながら、第１の導電型がｐ型であり、第２の導電型がｎ型であることも可能である。さらに、第１の導電型と第２の導電型とが同じであってもよく、例えばｎ型またはｐ型であってよい。第１の導電型と第２の導電型とが同じ型であり、例えばｎ型である場合、第１のドーピング濃度は、第２のドーピング濃度を例示的には少なくとも１０倍上回ってよい。例えば、第１のドーピング濃度は、１０１９～１０２０ｃｍ－３の範囲であってよく、第２のドーピング濃度は、１０１６～１０１７ｃｍ－３の範囲であってよい。
パワー半導体デバイスの少なくとも１つの実施形態によれば、第１の絶縁層は、ゲート電極層がチャネル層の各々から電気的に隔てられるように、ゲート電極層とチャネル層との間に配置される。第１の絶縁層は、二酸化ケイ素またはチッ化ケイ素の少なくとも一方を含んでよく、あるいは二酸化ケイ素またはチッ化ケイ素の少なくとも一方で構成されてよい。第１の絶縁層の層厚さは、例示的には、５～５００ｎｍの範囲にあり、層厚さは、第１の絶縁層の表面法線と平行な方向における最大の広がりを指す。
第１の絶縁層部分の形状は、上述のように円錐台、角錐台、角柱、または円柱の形状を各々が有してよいピラー状またはフィン状領域の側面の形状に対応することができる。第１の絶縁層部分は、それぞれ、複数の第１の絶縁層部分が各々のピラー状またはフィン状領域のコンタクト層の少なくとも一部分を覆うように、複数のピラー状またはフィン状領域の側面上に直接延在できる。
パワー半導体デバイスの少なくとも１つの実施形態によれば、チャネル層は、ゲート電極層との共通平面内に少なくとも部分的に配置され、第１の絶縁層は、ピラー状またはフィン状領域の側面に延在する第１の絶縁層部分を備える。この実施形態は、パワー半導体デバイスのＭＯＳＦＥＴまたはＡＣＣＵＦＥＴの設計を可能にする。
蓄積チャネルを使用するＡＣＣＵＦＥＴと反転チャネルを使用する金属酸化膜半導体ＦＥＴとの間の主な違いは、第１の絶縁層の下方および／または隣のチャネル層、すなわち蓄積層の存在である。この蓄積層の厚さ、長さ、およびドーピング濃度を、動作中に完全に枯渇するように慎重に選択することができる。
少なくとも１つの実施形態によれば、例えばパワー半導体デバイスがＡＣＣＵＦＥＴの設計を有する場合に、第１の導電型と第２の導電型とが同じ型、例えばｎ型であり、第１のドーピング濃度は、第２のドーピング濃度を例示的には少なくとも１０倍上回る。例えば、第１のドーピング濃度は、１０１９～１０２０ｃｍ－３の範囲であってよく、第２のドーピング濃度は、１０１６～１０１７ｃｍ－３の範囲であってよい。
少なくとも１つの実施形態によれば、パワー半導体デバイスがＭＯＳＦＥＴの設計を有する場合に、第１の導電型と第２の導電型とが異なり、各々のピラー状またはフィン状領域は、チャネル層のうちのコンタクト層から遠ざかる方を向いた面に配置された第１の導電型のドレイン層を備えることができる。例示的には、ドレイン層は、４Ｈ－ＳｉＣまたは６Ｈ－ＳｉＣを含む。
第１の絶縁層部分は、複数の縦型ゲート全周型電界効果トランジスタセルを形成するために、それぞれ対応する１つのピラー状またはフィン状領域を水平方向から部分的または完全に取り囲むことができる。ゲート全周型電界効果トランジスタセルは、最も効率的なゲート制御を可能にする。本出願の文脈において、「水平方向」は、デバイス平面に平行であることを意味する。ここで、第１の絶縁層は、第１の絶縁層部分で構成されてよい。
パワー半導体デバイスは、ゲート電極層の第１の主電極から遠ざかる方を向いた面に配置された第２の絶縁層を備えることができる。例示的には、第２の絶縁層は、ＳｉＯ２を含む。また、第２の絶縁層は、スピンオングラス（ＳＯＧ）層であってよい。第２の絶縁層は、ゲート電極層の寄生容量を低減する。
パワー半導体デバイスの少なくとも１つの実施形態によれば、例えばパワー半導体デバイスがＶＤＭＯＳの設計などのプレーナＭＯＳＦＥＴの設計を有する場合に、チャネル層は、ゲート電極層の平面とは異なる平面に配置され、第１の絶縁層は、ゲート電極層のうちの第２の主電極に面する面に配置された第２の絶縁層部分を備える。またさらに、第１の絶縁層は、第２の絶縁層部分で構成されてよい。例えば、第２の絶縁層部分は、プレーナ構成を有する。ここで、第１の導電型と第２の導電型とが異なってよく、第１の導電型のドレイン層が、チャネル層のうちのコンタクト層から遠ざかる方を向いた面に配置されてよい。例示的には、ドレイン層は、４Ｈ－ＳｉＣまたは６Ｈ－ＳｉＣを含む。さらに、パワー半導体デバイスは、フィン状領域のみを備えてもよい。
少なくとも１つの実施形態によれば、パワー半導体デバイスは、少なくともゲート電極層のうちの第１の主電極に面する面において、各々のピラー状またはフィン状領域のゲート電極層とコンタクト層との間に配置された中間絶縁層を備える。例示的には、中間絶縁層は、ＳｉＯ２を含む。また、第２の絶縁層は、スピンオングラス（ＳＯＧ）層であってよい。
上述のように、チャネル層は３Ｃ－ＳｉＣを含んでよく、ドレイン層は４Ｈ－ＳｉＣまたは６Ｈ－ＳｉＣを含んでよい。ここで、考え方は、２つのＳｉＣポリタイプ、すなわち３Ｃ－ＳｉＣおよび４Ｈ－ＳｉＣあるいは３Ｃ－ＳｉＣおよび６Ｈ－ＳｉＣの利点を組み合わせ、高性能ＳｉＣパワーデバイスを可能にすることである。ドレイン層に使用される４Ｈ－ＳｉＣまたは６Ｈ－ＳｉＣが、その大きなバンドギャップゆえに良好な遮断能力を保証する一方で、３Ｃ－ＳｉＣが、１６０ｃｍ２／ｖｓを超えるチャネル運動性が３Ｃ－ＳｉＣにおいて測定されているため、チャネル材料として使用される。ＳｉＣの場合、界面近傍トラップ（ＮＩＴ）が、ＳｉおよびＳｉＣ ＭＯＳ構造において界面にきわめて近い酸化物の内部に見出すことができる重要な種類の界面欠陥である。後者において、それらは、図２に示されるように、伝導帯端の付近（ＥＣ－ＥＴ＜０．２ｅＶ）の高濃度の中性欠陥状態を担う。しかしながら、ＮＩＴの分布および密度は、ＳｉＣのポリタイプに強く依存する。ＮＩＴの密度は、４Ｈ－ＳｉＣまたは６Ｈ－ＳｉＣに関しては伝導帯端に向かってほぼ指数関数的に増加するが、３Ｃ－ＳｉＣに関しては比較的低いままである。加えて、バンドギャップの下半分（価電子帯の近く、図２を参照）の欠陥状態はドナー状であり、ｎ型キャリア移動度に直接影響しない。しかしながら、伝導帯の付近の欠陥状態はアクセプタ状であり、例えばゲート電圧が印加されると負に帯電する可能性がある。結果として、反転チャネル内の電子は捕捉され、ほとんど不動になり、冷却剤散乱中心として作用し、これがｎチャネル移動度を著しく制限する。したがって、パワーＭＯＳＦＥＴデバイスにおける３Ｃ－ＳｉＣ／酸化物界面は、４Ｈ－ＳｉＣ／酸化物または６Ｈ－ＳｉＣ／酸化物の対応物と比較して、より低い界面欠陥密度Ｄｉｔを示し、したがってより高いチャネル移動度を示す。
例示的な実施形態において、パワー半導体デバイスはキャリアを備え、キャリア上に半導体層スタックが配置される。キャリアは、半導体層スタックがエピタキシャル成長させられた基板または基板層であってよい。
少なくとも１つの実施形態によれば、パワー半導体デバイスはパワーデバイスである。例えば、パワー半導体デバイスは、チャネル層を通る最大電流が少なくとも１０Ａまたは少なくとも５０Ａであるように構成される。選択肢として、最大電流は最大５００Ａである。これに代え、あるいは加えて、パワー半導体デバイスは、最大電圧が少なくとも０．６５ｋＶまたは少なくとも１．２ｋＶであるように構成される。選択肢として、最大電圧は最大６．５ｋＶであり得る。
パワー半導体デバイスは、例えば、ハイブリッド車両またはプラグイン電気車両において、バッテリからの直流を電動機のための交流に変換する車両のパワーモジュール用である。
一実施形態において、パワー半導体デバイスは、半導体材料で作られた複数のナノワイヤまたはマイクロワイヤ（ピラーとも呼ばれる）を備え、蓄積チャネルは、ワイヤ内で、ワイヤをｎ型ＳｉＣなどの同じ導電型の材料のみで構成できるように構成される。
少なくとも１つの実施形態において、パワー半導体デバイスは、
－ 第１の主電極、例えば、連続した金属層と、
－ 第２の主電極、例えば、別の連続した金属層と、
－ 第１の主電極と第２の主電極との間にあり、随意により第１の主電極および第２の主電極に直接接触した半導体層スタックと、
－ 第１の主電極と第２の主電極との間にあるが、第１の主電極および第２の主電極から電気的に分離されたゲート電極層と
を備え、
－ 半導体層スタックは、第１の主電極に接触した複数のピラーを備え、ピラーは、ナノワイヤまたはマイクロワイヤとも呼ばれ、
－ ピラーは、ゲート電極層を貫通し、例えば、ゲート電極層を完全に貫通し、ゲート電極層を横切るとも呼ばれ、
－ 半導体層スタック全体が、完全に、または共通平面と垂直な方向に沿った第１の主電極から第２の主電極までの場所で、例えばｎ型などの同じ導電型からなり、
－ ピラーの各々は、第１の主電極に位置する第１のドーピング濃度を有する上部領域を備え、上部領域は、第１の主電極に直接接触してもよく、
－ 上部領域のうちの前記第１の主電極から遠ざかる方を向いた面において、ゲート電極層との共通平面内に、ピラーの各々は、第２のドーピング濃度を有するチャネル領域を備え、
－ 第１のドーピング濃度は、第２のドーピング濃度を少なくとも５倍、または少なくとも１０倍、または少なくとも５０倍、または少なくとも２００倍超える。
例えば、ピラーの各々は、それぞれのチャネル領域のうちの第２の主電極に面する面に下部領域を備え、下部領域の第３のドーピング濃度は、最大２倍の公差にて第１のドーピング濃度である。
したがって、本明細書に記載のパワー半導体デバイスにおいては、例えばＳｉＣのＡｃｃｕＦＥＴ、すなわち蓄積チャネル電界効果トランジスタを実現するために、共通平面に垂直な方向に沿って第１の主電極から第２の主電極まで成長した半導体層スタックが、例えばｎ型ＳｉＣのみで構成される。蓄積チャネルを使用するＡｃｃｕＦＥＴと反転チャネルを使用する従来の金属酸化膜半導体ＦＥＴとの間の主な違いは、ゲート絶縁体の下方および／または隣の薄いｎチャネル領域、すなわち蓄積層の存在である。この蓄積層の厚さ、長さ、およびｎドーピング濃度を、動作中に完全に枯渇するように慎重に選択することができる。
これは、例えば、より高度にドープされたｎ＋ドープのソースと、より軽度にドープされたｎドープのドリフト領域との間に、電位障壁を引き起こし、ドレイン電圧全体がｎドープのドリフト領域によってサポートされた常時オフのデバイスをもたらす。したがって、パワー半導体デバイスは、少ない漏れ電流でゼロのゲートバイアスにおいて高い順方向電圧を遮断することができる。正のゲートバイアスが印加されると、絶縁体－ＳｉＣ界面における電子の蓄積チャネルが形成され、したがって、ソースからドレインへの電子電流の低抵抗経路が実現される。この構造は、蓄積チャネルを絶縁体界面から遠ざける可能性を提供することによって、蓄積チャネルの移動度に対する悪い界面品質の影響を除去する。
例えば、いわゆる「ゲートファースト」集積が提案される。すなわち、ゲート絶縁体、高度にドープされたＳｉまたは少なくとも１つの金属からなってよいゲート自体、およびゲートパッシベーションを、例えばゲート絶縁体の可能な最良の層品質を保証するために、標準的な層堆積および熱酸化技術を使用して選択的成長ステップの前に堆積させる。
したがって、本明細書に記載のパワー半導体デバイスは、例えばドープされたＳｉまたはドープされていないＳｉ、あるいはＳｉＣ、サファイア、またはＧａＮなどのワイドバンドギャップ材料からなる基板上の３Ｃ ＳｉＣおよび４Ｈ ＳｉＣを含む半導体層スタック内の選択的に成長させたＳｉＣピラーに基づくことができ、パワー半導体デバイスは、ＡｃｃｕＦＥＴの設計であってよく、自己整合のゲートファーストプロセスによって製造されてよい。
少なくとも１つの実施形態によれば、ゲート電極層は、連続層である。したがって、上面図において見て、ピラーが位置する複数の孔を有する正確に１つのゲート電極層が存在してよい。したがって、ゲート電極は、ピラーに水平方向において隣接する空間に限定されてよく、ピラーの成長方向および／または主な広がりの方向においてピラーを超えなくてよく、「水平方向」は、ゲート電極層が位置する共通平面と平行な方向を指す。これは、ゲート電極層が、ピラー間に位置せず、ピラーよりも共通平面に垂直な広がりが大きくてもよい少なくとも１つのゲート電極線と、電気的に接触することを排除しない。
少なくとも１つの実施形態によれば、ピラーは、第１の主電極と接触する。したがって、第１の主電極をピラー上に直接製造することができる。
少なくとも１つの実施形態によれば、共通平面は、ピラーの成長方向および／または主たる広がりの方向に垂直である。したがって、共通平面は、第１の主電極および第２電極と平行であってよい。共通平面は、ピラーの高さおよび／または主たる広がりの方向に沿って見て、ゲート電極層の中心に位置することができる。
少なくとも１つの実施形態によれば、ピラーのチャネル領域の各々は、それぞれの上部領域と直接接触する。あるいは、割り当てられた上部領域とチャネル領域との間に少なくとも１つの中間領域が存在してもよい。
少なくとも一実施形態によれば、ピラーは、ＳｉＣを含み、あるいはＳｉＣからなる。さもなければ、ピラーは、Ｇａ２Ｏ３またはＧａＮなどの別の高バンドギャップ化合物半導体材料を含んでよく、あるいはそのような材料からなってよい。
少なくとも１つの実施形態によれば、第１のドーピング濃度は、少なくとも５×１０１５ｃｍ－３、または少なくとも１×１０１６ｃｍ－３、または少なくとも２×１０１６ｃｍ－３である。これに代え、あるいは加えて、第１のドーピング濃度は、最大５×１０１７ｃｍ－３、または最大２×１０１７ｃｍ－３、または最大１×１０１７ｃｍ－３である。
少なくとも１つの実施形態によれば、第２のドーピング濃度は、少なくとも１×１０１８ｃｍ－３、または少なくとも５×１０１８ｃｍ－３、または少なくとも１×１０１９ｃｍ－３である。これに代え、あるいは加えて、第２のドーピング濃度は、最大５×１０２０ｃｍ－３、または最大２×１０２０ｃｍ－３、または最大１×１０２０ｃｍ－３である。
少なくとも１つの実施形態によれば、共通平面を通る断面において見て、共通平面と平行に見て、ピラーの幅は、少なくとも０．０５μｍ、または少なくとも０．１μｍ、または少なくとも０．２μｍである。これに代え、あるいは加えて、この幅は、最大２μｍ、または最大１．０μｍ、または最大０．６μｍである。
少なくとも１つの実施形態によれば、共通平面を通る断面において見て、共通平面と垂直に見て、ピラーの高さは、ピラーの幅の少なくとも２倍または少なくとも５倍である。これに代え、あるいは加えて、この高さは、ピラーの幅の最大５０倍、または最大２０倍、または最大１０倍である。
少なくとも１つの実施形態によれば、共通平面の上面図において見て、ピラーの密度は、少なくとも２×１０５ｃｍ－２、または少なくとも１×１０６ｃｍ－２、または少なくとも１×１０７ｃｍ－２である。これに代え、あるいは加えて、この密度は、最大１×１０８ｃｍ－２、または最大４×１０７ｃｍ－２、または最大２×１０７ｃｍ－２である。
少なくとも１つの実施形態によれば、ピラーの側壁にゲート絶縁体壁が存在する。例えば、ゲート絶縁体壁は、ピラーの周り全体に延在する。各々のピラーについて、例えば管状または円錐台形状の１つのゲート絶縁体壁が存在してよい。例えば、ゲート絶縁体壁は、熱二酸化ケイ素である。
少なくとも１つの実施形態によれば、ゲート電極のうちの第１の主電極に面する面に、上部ゲート絶縁体層が存在する。これに代え、あるいは加えて、ゲート電極のうちの第２の主電極に面する面に、下部ゲート絶縁体層が存在する。上部ゲート絶縁体層および下部ゲート絶縁体層は、それぞれ第１の主電極および第２の主電極と直接接触することができる。例えば、上部ゲート絶縁体層および／または下部ゲート絶縁体層は、二酸化ケイ素からなる。
少なくとも１つの実施形態によれば、上部ゲート絶縁体層は、例えば最大０．３μｍまたは最大０．１μｍの公差にて、ピラーの上部領域と同一平面で終わる。すなわち、第１の主電極から遠ざかる方を向いた上部領域の面および上部ゲート絶縁体層の面が、共通平面と平行な同じまたはほぼ同じ平面内にあってよい。
少なくとも１つの実施形態によれば、ピラーの各々は、それぞれのチャネル領域の第２の主電極に面する面に、下部領域を備える。下部領域は、割り当てられたチャネル領域と直接接触することができる。これに代え、あるいは加えて、下部領域は、第２の主電極と直接接触してもよい。
少なくとも１つの実施形態によれば、下部領域の第３のドーピング濃度は、例えば、最大で５倍、または最大で２倍、または最大で１．５倍の公差で、第１のドーピング濃度である。したがって、上部領域および下部領域は、同じまたはほぼ同じ導電率であり得る。
少なくとも１つの実施形態によれば、下部ゲート絶縁体層は、例えば最大０．３μｍまたは最大０．１μｍの公差にて、ピラーの下部領域と同一平面で終わる。すなわち、第１の主電極に面する下部領域の面および下部ゲート絶縁体層の面が、共通平面と平行な同じまたはほぼ同じ平面内にあってよい。
少なくとも１つの実施形態によれば、ピラーは、いずれの場合も、円錐台、角錐台、角柱、または円柱の形状を有する。ピラーが円錐台または角錐台のように形作られる場合、円錐台または角錐台の開き角度は、例えば、少なくとも１０°または少なくとも２０°、かつ／あるいは最大７０°または最大３５°または最大２５°である。この開き角度は、例えば、共通平面に垂直であり、それぞれのピラーの中心軸を通過する平面内で決定される。円錐台または角錐台は、先端が除去された円錐または角錐である。円錐または角錐の軸に垂直な切断によって先端部が除去されている必要はなく、斜めの切断も実現可能である。さらに、それぞれの円錐または角錐の基底は、円錐または角錐の軸に垂直な面である必要はなく、斜めの様相で配置されてもよい。
少なくとも１つの実施形態によれば、ピラーは、第２の主電極とも接触する。したがって、ピラーは、第１の主電極から第２の主電極まで延びる。したがって、半導体層スタックを複数のピラーで構成することができる。
少なくとも１つの実施形態によれば、半導体層スタックは、１つまたは複数のベース層をさらに備える。例えば、少なくとも１つのベース層は、連続層である。少なくとも１つのベース層は、ピラーの第１の主電極から遠ざかる面に位置する。少なくとも１つのベース層を、共通平面と平行に配置することができる。
少なくとも１つの実施形態によれば、すべてのピラーが少なくともベース層と接触する。例えば、少なくとも１つのベース層は、ピラーの成長ベースである。少なくとも１つのベース層は、基板を備えることができ、あるいは半導体層スタックの基板であることが可能である。
少なくとも１つの実施形態によれば、ピラーおよび少なくとも１つのベース層は、異なる半導体材料および異なる結晶構造のうちの少なくとも一方を備える。例えば、ベース層は、４Ｈのｎ型ＳｉＣからなり、ピラーは、３Ｃのｎ型ＳｉＣからなる。
少なくとも１つの実施形態によれば、ベース層は、スーパージャンクション構造を備える。すなわち、ベース層に、互いに隣接するｎ型およびｐ型半導体材料のカラムが存在することができる。これらのカラムは、各々の場合に、酸化物またはチッ化物、例えば二酸化ケイ素などの絶縁体材料の管によって互いに分離されてよい。管は、きわめて薄い壁を有することができ、例えば壁の厚さが最大５０ｎｍまたは最大２０ｎｍまたは最大１０ｎｍである。しかしながら、ゲート電極層を横切り、あるいは貫通するピラーは、依然として完全に１つの導電型である。スーパージャンクション構造が存在しない場合、半導体層スタックの全体がただ１つの導電型からなる。
管のフットプリントは、例えば、正方形または円形または多角形または楕円形である。
少なくとも１つの実施形態によれば、パワー半導体デバイスは、電界効果トランジスタ（略して、ＦＥＴ）であり、あるいはＦＥＴに含まれる。あるいは、パワー半導体デバイスは、コレクタ領域としての追加の半導体層スタックをさらに備えることができる絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）の一部であってよい。
例えば、ピラーの側壁に、ピラーの全周を巡ってゲート絶縁体壁が存在し、ゲート電極のうちの第１の主電極に面する面に、上部ゲート絶縁体層が存在し、ゲート電極のうちの第２の主電極に面する面に、下部ゲート絶縁体層があり、ゲート絶縁体壁は、熱酸化物からなる。
例えば、下部ゲート絶縁体層は、ピラーの下部領域と同一平面で終わる。
例えば、ピラーは、ピラーが第１の主電極から第２の主電極まで延びるように、第２の主電極と接触する。
例えば、半導体層スタック（３）は、連続層であるベース層をさらに備え、ベース層は、ピラーのうちの第１の主電極から遠ざかる方を向いた面に共通平面と平行に位置し、すべてのピラーは、ベース層に接触し、ピラーおよびベース層は、異なる半導体材料および異なる結晶構造の少なくとも一方を備える。
例えば、ベース層は、スーパージャンクション構造を備え、かつ／またはパワー半導体デバイスは、電界効果トランジスタである。
パワー半導体デバイスを製造するための方法が、さらに提供される。この方法によって、例えば、パワー半導体デバイスは、上述の実施形態の少なくとも１つに関連して示されたように製造される。したがって、パワー半導体デバイスの特徴は、本方法についても開示され、逆もまた同様である。
少なくとも１つの実施形態において、パワー半導体デバイスを製造するための方法は、
Ａ）基板を用意することと、
Ｂ）半導体層スタックのピラーまたはフィンのための半導体マスクを基板上に設けることと、
Ｃ）半導体マスクの側壁に絶縁体材料の管または形成板を形成することと、
Ｄ）ＳｉＣを含む半導体層スタックを管または形成板の中または周囲に成長させることと
を含み、
管または形成板は、完成後のパワー半導体デバイス内に維持される。
少なくとも１つの実施形態において、パワー半導体デバイスを製造するための方法は、以下のステップ、すなわち、
Ａ）半導体基板を用意するステップと、
Ｂ）半導体層スタックのピラーのための半導体マスクを半導体基板上に設けるステップと、
Ｃ）半導体マスクの側壁に絶縁体材料の管を形成するステップと、
Ｄ）例えばＳｉＣを含むピラーを管の中または周囲に成長させるステップと
を、例えば上記の順序にて含み、
管は、完成後のパワー半導体デバイス内に依然として存在する。
半導体マスクに代えて、酸化物マスクまたは窒化物マスクを用いてもよい。
低電圧クラスのパワーＳｉＣ ＭＯＳＦＥＴなどの本明細書に記載のパワー半導体デバイスの１つの課題は、低い反転チャネル移動度、したがって低いオン抵抗である。とりわけ、電気車両およびハイブリッド電気車両に使用することができるデバイスに関して、チャネル移動度の改善が、スイッチング損失および伝導損失を改善するための鍵である。
本明細書に記載のパワー半導体デバイスにおいて、例えば、選択的成長のＳｉＣ管を使用する縦型ＳｉＣパワーＭＯＳＦＥＴの設計が提案される。標準的なｎ＋型４Ｈ ＳｉＣ基板およびエピタキシャルｎ－型４Ｈ ＳｉＣをドリフト層として使用することができる一方で、高いキャリア移動度を示す選択的成長のｎ型３Ｃ ＳｉＣが、チャネルおよびソース領域になると考えられる。したがって、この考え方は、２つのＳｉＣポリタイプ、すなわち３Ｃ ＳｉＣおよび４Ｈ ＳｉＣの利点を組み合わせて、例えば低電圧用途のための高性能ＳｉＣパワーＭＯＳＦＥＴなどのパワー半導体デバイスを可能にする。
この方法により、改良されたスーパージャンクション構造（略して、ＳＪ構造）を製造することができる。従来のスーパージャンクション構造においては、ｎ型およびｐ型ドープの半導体領域が直接接触している一方で、本明細書に記載の方法においては、スーパージャンクション構造を、代わってドープされた半導体の間の酸化物などの薄い絶縁体層によって形成することも可能であり、「薄い」とは、例えば、少なくとも１ｎｍかつ／または最大１０ｎｍの厚さを意味する。
この絶縁体層を、選択的エピタキシのための成長マスク材料として使用することができるため、さらなる利点は、例えば１０μｍを超える層厚さを有するその場でドープされるスーパージャンクションの２段階選択的エピ成長である。さらに、パターン化されたストライプ、六角形または正方形、あるいは他の成長マスクを使用する場合、格子不整合または基板自体に起因する欠陥の密度を、アスペクト比トラップとも呼ばれる半導体／絶縁体界面に沿った欠陥トラップにより、著しく減少させることができる。したがって、結晶欠陥がスーパージャンクション構造自体の中に広がることがなく、高いチャネルキャリア移動度を達成することができる。
少なくとも１つの実施形態によれば、方法ステップＢ）は、以下のサブステップ、すなわち、
Ｂ１）連続的な出発層またはすでに構造化された出発層を成長させるサブステップと、
Ｂ２）随意により、ピラーのポジ型である半導体マスクがもたらされるように連続的な出発層を構造化するサブステップと
を含む。
少なくとも１つの実施形態によれば、半導体マスクは、ステップＣ）の後およびステップＤ）の前に完全に除去される。すなわち、ピラーを成長させるときにマスクは存在せず、したがって完成後のデバイスに存在しない。
少なくとも１つの実施形態によれば、ステップＤ）において、ピラーが管内に選択的に成長させられ、隣り合う管の間の空間は固体材料を含まない。したがって、ピラーを、基板上の管の材料が位置していないすべての位置に成長させることができる。したがって、ピラーの成長は、管に限定され、管に沿う。
少なくとも１つの実施形態によれば、本方法は、
Ｅ）ピラー間にゲート電極層を製造するステップ
を含む。ステップＥ）を、ステップＤ）の後に行うことができ、あるいはステップＤ）の前に行うことができる。
少なくとも１つの実施形態によれば、方法ステップＢ）において、半導体マスクは、ピラーのネガ型としてもたらされ、
ステップＣ）の後に、隣り合う管の間の空間は、ステップＣ１）において少なくとも１つの充てん材料または少なくとも１つのさらなる半導体材料で満たされる。例えば、ステップＣ１）とステップＤ）との間で、半導体マスクを除去することができる。この場合、ステップＣ）の後かつステップＤ）の前に、半導体マスクを完全に除去することができる。
少なくとも１つの実施形態によれば、半導体基板は、Ｓｉ基板である。あるいは、半導体基板は、ＳｉＣ、ＧａＮ、またはサファイアからなる。
少なくとも１つの実施形態によれば、半導体基板は、ステップＤ）の後に除去される。したがって、半導体基板は、完成後のパワー半導体デバイスに存在しない。あるいは、半導体基板は、半導体層スタックの一部であってよく、したがって、完成後のパワー半導体デバイスの一体の一部分であってよい。
少なくとも１つの実施形態において、先行する実施形態のいずれか１つによるパワー半導体デバイスを製造するための方法は、以下、すなわち、
－ 基板を用意することと、
－ 基板の第１の主面上に犠牲層を形成することと、
－ 犠牲層を構造化して、第１の主面から突出し、ピラーまたはフィンの形状を有している複数の犠牲構造を形成することと、
－ 複数の犠牲構造および第１の主面のうちの少なくとも１つ、例示的には各々の上に、少なくとも一部分がパワー半導体デバイス内の第１の絶縁層を形成する絶縁材料層を形成することと、
－ 少なくとも１つ、例示的には各々の犠牲構造を除去し、絶縁材料層内に少なくとも１つのキャビティ、例示的には複数のキャビティを形成することと、
－ パワー半導体デバイスにおいて少なくとも１つの第２の絶縁層部分を形成する絶縁材料層の１つ以上の第２の部分の上にゲート電極層を形成することと、
－ 第１の主面上に選択的に第１の導電型の半導体層を形成して、ゲート電極層のうちの基板から遠ざかる方を向いた面まで延びる少なくとも１つ、例示的には各々のキャビティ内にコンタクト層を形成することと、
－ 半導体層スタックのうちの基板から遠ざかる方を向いた面に第１の主電極を形成することと、
－ 半導体層スタックのうちの第１の主電極から遠ざかる方を向いた面に第２の主電極を形成することと
を含む。
例えば、米国特許出願公開第２０１１／０１２４１６９号明細書が、エピタキシャル層を選択的に堆積させる方法に言及している。
ＳｉＣベースのトレンチ型パワーＭＯＳＦＥＴの製造方法と比較して、上述の方法では、ＳｉＣに深いトレンチをエッチングするステップが不要である。これは、エッチングによってＳｉＣに深いトレンチを形成することが困難であることに鑑みて、製造を容易にする。
例示的な実施形態において、犠牲層は、アモルファスシリコンを含む。各々の犠牲構造は、第１の主面に直角に交わる垂直方向の垂直延在が、５０ｎｍ～１０μｍの範囲、例示的には５～１０μｍの範囲にあってよい。
例示的な実施形態において、絶縁材料層は、犠牲構造の熱酸化によって形成される。熱酸化は、ゲート絶縁層に良好な特性を提供し、良好な機械的特性を有するきわめて安定した酸化物材料で絶縁材料層を形成することを可能にし、これは、ゲート誘電体としての絶縁材料層の使用に好都合である。
絶縁材料層の一部を除去するプロセスは、マスキングおよびエッチング技術を含むことができる。
少なくとも１つの実施形態によれば、本方法は、ゲート電極層の製造後にコンタクト層を形成するために設けられる第１の導電型の半導体層を形成することを含む。これは、ピラー状またはフィン状領域を選択的に形成する／成長させる前に、ゲート電極層ならびに第２の絶縁層および中間絶縁層などのさらなる層も堆積させられるいわゆる「ゲートファースト」集積化を指す。しかしながら、ピラー状またはフィン状領域を、ゲート電極層ならびにおそらくは第２の絶縁層および中間絶縁層の製造前に、選択的に成長させることも可能である。
少なくとも１つの実施形態によれば、本方法は、チャネル層を形成するために、各々のキャビティ内で第１の主面上にコンタクト層と基板との間の第２の導電型の半導体層を選択的に形成することを含む。この実施形態は、パワー半導体デバイスのＭＯＳＦＥＴまたはＡＣＣＵＦＥＴの設計の実現に適する。
少なくとも１つの実施形態によれば、本方法は、ドレイン層を形成するために、各々のキャビティ内で第１の主面上にチャネル層と基板との間の第１の導電型の半導体層を選択的に形成することを含む。この実施形態は、パワー半導体デバイスのＭＯＳＦＥＴの設計の実現に適する。
例示的な実施形態において、コンタクト層を形成するための第１の導電型の半導体層の形成は、それぞれ１４００°Ｃ未満の温度で行われる。１４００°Ｃを上回る温度は、パワー半導体デバイスにおいてゲート誘電体として使用される絶縁材料層を損傷させる可能性がある。例えば、酸化ケイ素材料は、１４００°Ｃを上回る温度で損傷を被る。半導体層スタックの他の半導体層の形成も、それぞれ１４００°Ｃ未満の温度で実行されてよい。
例示的な実施形態において、本方法は、ゲート電極層を形成する前に絶縁材料層上に第２の絶縁層を形成することを含み、ゲート電極層の形成後に、第２の絶縁層は、第１の主面に直角に交わる垂直方向において絶縁材料層とゲート電極層との間に挟まれる。例示的には、第２の絶縁層は、スピンオングラス（ＳＯＧ）層である。
上述の方法は、本明細書に記載のパワー半導体デバイスの製造に適する。したがって、パワー半導体デバイスに関連して説明される特徴は、本方法にも当てはまり、逆もまた同様である。
本明細書に記載のパワー半導体デバイスおよび方法が、図面を参照して、例示的な実施形態によって、以下でさらに詳細に説明される。個別の図中の同一の要素は、同じ参照番号で示されている。しかしながら、要素間の関係は、縮尺どおりには示されておらず、むしろ個々の要素は、理解を助けるために誇張して示されている場合がある。
図面において
技術水準の４Ｈ－ＳｉＣパワーＭＯＳＦＥＴの性能を示している。 種々のＳｉＣポリタイプのバンドギャップ内の界面状態の分布を示している。 パワー半導体デバイスの第１の例示的な実施形態の概略の斜視図を示している。 パワー半導体デバイスの第１の例示的な実施形態の概略の断面図を示している。 パワー半導体デバイスの第１の例示的な実施形態の概略の斜視図を示している。 パワー半導体デバイスの第１の例示的な実施形態の概略の斜視図を示している。 パワー半導体デバイスの第１の例示的な実施形態の上面図を示している。 パワー半導体デバイスの第１の例示的な実施形態の概略の断面図を示している。 パワー半導体デバイスの第２の例示的な実施形態の概略の斜視図を示している。 パワー半導体デバイスの第２の例示的な実施形態の概略の断面図を示している。 パワー半導体デバイスの第２の例示的な実施形態の概略の斜視図を示している。 パワー半導体デバイスの第２の例示的な実施形態の概略の斜視図を示している。 パワー半導体デバイスの第３の例示的な実施形態の概略の断面図を示している。 パワー半導体デバイスの第４の例示的な実施形態の概略の断面図を示している。 パワー半導体デバイスの第４の例示的な実施形態の概略の断面図を示している。 第１～第３の例示的な実施形態のうちの１つによる半導体パワーデバイスを製造するための方法を示している。 第１～第３の例示的な実施形態のうちの１つによる半導体パワーデバイスを製造するための方法を示している。 第１～第３の例示的な実施形態のうちの１つによる半導体パワーデバイスを製造するための方法を示している。 第１～第３の例示的な実施形態のうちの１つによる半導体パワーデバイスを製造するための方法を示している。 第１～第３の例示的な実施形態のうちの１つによる半導体パワーデバイスを製造するための方法を示している。 第１～第３の例示的な実施形態のうちの１つによる半導体パワーデバイスを製造するための方法を示している。 第４の例示的な実施形態による半導体パワーデバイスを製造するための方法を示している。 第４の例示的な実施形態による半導体パワーデバイスを製造するための方法を示している。 第４の例示的な実施形態による半導体パワーデバイスを製造するための方法を示している。 第４の例示的な実施形態による半導体パワーデバイスを製造するための方法を示している。 第４の例示的な実施形態による半導体パワーデバイスを製造するための方法を示している。 本明細書に記載のパワー半導体デバイスの例示的な実施形態の概略の斜視図である。 図９のパワー半導体デバイスの概略の断面図である。 本明細書に記載のパワー半導体デバイスの例示的な実施形態の概略の断面図である。 本明細書に記載のパワー半導体デバイスの例示的な実施形態の概略の断面図である。 本明細書に記載のパワー半導体デバイスの例示的な実施形態の概略の断面図である。 本明細書に記載のパワー半導体デバイスの例示的な実施形態の概略の断面図である。 本明細書に記載のパワー半導体デバイスを製造するための方法の例示的な実施形態の方法ステップの概略の断面図である。 本明細書に記載のパワー半導体デバイスを製造するための方法の例示的な実施形態の方法ステップの概略の断面図である。 本明細書に記載のパワー半導体デバイスを製造するための方法の例示的な実施形態の方法ステップの概略の断面図である。 本明細書に記載のパワー半導体デバイスを製造するための方法の例示的な実施形態の方法ステップの概略の断面図である。 本明細書に記載のパワー半導体デバイスを製造するための方法の例示的な実施形態の方法ステップの概略の断面図である。 本明細書に記載のパワー半導体デバイスを製造するための方法の例示的な実施形態の方法ステップの概略の断面図である。 本明細書に記載のパワー半導体デバイスを製造するための方法の例示的な実施形態の方法ステップの概略の断面図である。 本明細書に記載のパワー半導体デバイスを製造するための方法の例示的な実施形態の方法ステップの概略の断面図である。 本明細書に記載のパワー半導体デバイスを製造するための方法の例示的な実施形態の方法ステップの概略の断面図である。 本明細書に記載のパワー半導体デバイスを製造するための方法の例示的な実施形態の方法ステップの概略の断面図である。 本明細書に記載のパワー半導体デバイスを製造するための方法の例示的な実施形態の方法ステップの概略の断面図である。 本明細書に記載のパワー半導体デバイスを製造するための方法の例示的な実施形態の方法ステップの概略の断面図である。 本明細書に記載のパワー半導体デバイスを製造するための方法の例示的な実施形態の方法ステップの概略の断面図である。 本明細書に記載のパワー半導体デバイスの例示的な実施形態の概略の斜視図である。 図２８のパワー半導体デバイスの概略の上面図である。 図２８のパワー半導体デバイスの別の例示的な実施形態の概略の上面図である。 本明細書に記載のパワー半導体デバイスの例示的な実施形態の概略の斜視図である。 図３１のパワー半導体デバイスの概略の上面図である。
図３Ａ～図３Ｆが、パワー半導体デバイス１の第１の例示的な実施形態のさまざまな概略図を示しており、図３Ｂは、図３Ｃに示される平面Ａ－Ａ’に沿って得た断面図であり、図３Ｆは、図３Ｄに示される平面Ｂ－Ｂ’に沿って得た断面図である。
第１の例示的な実施形態によるパワー半導体デバイス１は、第１の水平延在方向Ｌ１に沿った第１の水平延在ｗと、第１の水平延在方向Ｌ１に垂直な第２の水平延在方向Ｌ２に沿った第２の水平延在ｌと、第１の水平延在方向Ｌ１と第２の水平延在方向Ｌ２とが広がるデバイス平面Ｄに垂直な垂直方向Ｖの垂直延在ｈとによって定められる直方体形状を有する（図３Ａを参照）。
パワー半導体デバイス１は、第１の主電極３と、第２の主電極４と、第１の主電極３と第２の主電極４との間に位置し、第１の主電極３および第２の主電極４に電気的に接触している半導体層スタック２とを備える（図３Ａおよび図３Ｂを参照）。半導体層スタック２は、垂直方向Ｖにおいて、第１の主電極３と第２の主電極４との間に挟まれている。「電気的に接触している」とは、動作中に、例えばパワー半導体デバイス１のオン状態において、電流が第１の主電極３と第２の主電極４との間で半導体層スタック２を通って流れることを意味する。第１および第２の主電極３、４は、例えば、金属電極である。第１の主電極３は、ソース電極であってよく、第２の主電極４は、ドレイン電極であってよい。パワー半導体デバイス１は、ＭＯＳＦＥＴの設計を有する。
図３Ｂから明らかになるように、半導体層スタック２は、垂直方向Ｖに積層された異なってドープされた半導体層１３、１４、１５を備え、半導体層１５は、高度にｎドープされ、第１のドーピング濃度を有し、半導体層１４は、高度にｐドープされ、第２のドーピング濃度を有し、半導体層１３は、ｎドープされ、半導体層１５のドーピング濃度よりも低い第３のドーピング濃度を有する。例えば、第１のドーピング濃度は、例示的には少なくとも１０倍、第３のドーピング濃度を上回ってよい。例えば、第１のドーピング濃度は、１０１９～１０２０ｃｍ－３の範囲であってよく、第３のドーピング濃度は、１０１６～１０１７ｃｍ－３の範囲であってよい。さらに、第２のドーピング濃度は、１０１６～１０１８ｃｍ－３の範囲であってよい。
半導体層１３、１４、１５の各々は、不連続層である。
半導体層スタック２は、炭化ケイ素をベースとし、すなわち、半導体層スタック２の半導体層１３、１４、１５のうちの少なくとも１つが、ＳｉＣを含み、あるいはＳｉＣからなる。半導体層１３、１４、１５は、任意のＳｉＣポリタイプであってよい。層１３、１４、１５は、異なるＳｉＣポリタイプであっても、同じＳｉＣポリタイプであってもよい。例示的な実施形態においては、層１５および層１４の各々が、３Ｃ－ＳｉＣを含むことができる一方で、層１３は、４Ｈ－ＳｉＣまたは６Ｈ－ＳｉＣを含むことができる。
パワー半導体デバイス１は、第１の主電極３と第２の主電極４との間にゲート電極層５を備え、この場合、「間に」は、垂直方向Ｖにおいて挟まれていることを意味する（図３Ｂを参照）。ゲート電極層５は、高度にドープされたＳｉ層または金属層、例えばＡｌの層であってよい。
パワー半導体デバイス１は、ゲート電極層５を横切る複数の第１の絶縁層部分６Ａを備える第１の絶縁層６を備える。第１の絶縁層６は、二酸化ケイ素またはチッ化ケイ素の少なくとも一方を含み、あるいは二酸化ケイ素またはチッ化ケイ素の少なくとも一方からなる。例示的には、第１の絶縁層６は、熱酸化物層である。第１の絶縁層６の層厚さｄは、例示的には、５～５００ｎｍの範囲にあり、層厚さｄは、第１の絶縁層６の表面法線と平行な方向における最大の広がりを指す。
さらに、図３Ｃおよび図３Ｄから明らかになるように、半導体層スタック２は、ゲート電極層５を横切る複数のピラー状領域２０を備え、ピラー状領域２０の各々は、第１のドーピング濃度および第１の導電型を有する第１の主電極３に配置されたコンタクト層２１を備え、各々のコンタクト層２１は、半導体層１５の一部であり、したがって半導体層１５に関連して説明した品質と同じ品質を有する。例えば、コンタクト層２１は、パワー半導体デバイス１のソース層として機能する。さらに、複数のピラー状領域２０の各々は、半導体層１４および半導体層１３の一部を含み、半導体層１４の一部は、パワー半導体デバイス１のチャネル層２２であり、半導体層１３の一部は、ドレイン層２３である。チャネル層２２は、ゲート電極層５と共通の平面に配置される。
ピラー状領域２０は、垂直方向の延在ｈが水平方向の延在ｗよりも大きくてよい。例示的には、垂直方向の延在ｈは、水平方向の延在ｗよりも少なくとも２倍または３倍大きくてよい。
図３Ｄに示されるように、複数のピラー状領域２０は、行列の形態に配置されてよい。ピラー状領域２０の数は、図中に示されている数に限定されず、この数を超えても、この数を下回ってもよい。
各々のコンタクト層２１は、ゲート電極層５のうちの第１の主電極３に面する面５Ａまで延在している。図３Ｂから明らかになるように、隣り合うピラー状領域２０のコンタクト層２１は、ゲート電極層５のうちの第１の主電極３に面する面に連続的に配置される。連続的に配置されたコンタクト層２１は、第１の主電極３に面する半導体層スタック２のおおむね平坦な表面を可能にし、第１の主電極３の適用を容易化する。
隣り合うピラー状領域２０のコンタクト層２１がゲート電極層５のうちの第１の主電極３に面する面５Ａ上で合流する重複領域１８は、例えばＴＥＭ（「透過型電子顕微鏡法」）によって検出することができる半導体材料中の欠陥を含み得る。
図３Ｆから明らかになるように、コンタクト層２１は、ゲート電極層５のうちの第１の主電極３に面する面５Ａまで延在する第１の部分２１Ａと、管状であってよい第１の絶縁層部分６Ａのキャビティ１６内に配置された第２の部分２１Ｂとを含む。コンタクト層２１がキャビティ１６を越えて水平方向に広がることがない場合、コンタクト層２１のコンタクト領域は、２μｍ未満であり、例示的には１μｍ未満であるキャビティ１６の水平延在ｗによって定められる。しかしながら、コンタクト層２１を第１の主電極３に面するゲート電極層５の面５Ａまで水平方向に延在させることにより、コンタクト領域２１Ｃが第２の部分２１Ｂの水平寸法ｗによって定められ、結果として、コンタクト領域２１Ｃが少なくとも２倍増加し、したがってソース抵抗ＲＳを減らすことができる。コンタクト領域２１Ｃは、１０ｍｍ２～２０ｍｍ２になってよい。コンタクト層２１の第１の部分２１Ａの層厚さｄは、例えば１００ｎｍ～５００ｎｍなど、数百ナノメートルになってよい。
第１の絶縁層部分６Ａは、それぞれ複数のピラー状領域２０の側面２０Ａに直接接して延びている。複数の第１の絶縁層部分６Ａは、ドレイン層２３、チャネル層２２、およびコンタクト層２１の第１の部分２１Ａを水平方向において覆い、かつ水平方向において取り囲む。ゲート電極層５は、各々のピラー状領域２０を水平方向において取り囲む連続層である。
第２の絶縁層１９が、垂直方向Ｖにおいて、第２の主電極４とゲート電極層５との間に挟まれる。第２の絶縁層１９は、ゲート電極層５を第２の主電極４から隔て、ゲート電極層５の寄生容量を最小化する。第２の絶縁層１９は、任意の電気絶縁性材料であってよい。例えば、スピンオングラス（ＳＯＧ）層であってよい。
第１の例示的な実施形態において、各々のトランジスタセル２４は、上述したように、複数のピラー状領域２０のうちの１つと、複数の第１の絶縁層部分６Ａのうちの１つと、ゲート電極層５の一部分とを備え、縦型ゲート全周型電界効果トランジスタセルを形成する。
図３Ｂおよび図３Ｆに示されるように、パワー半導体デバイス１は、ゲート電極層５上に配置された中間絶縁層２５を備え、第１の主電極３は、中間絶縁層２５上に配置される。第１の主電極３は、中間絶縁層２５によってゲート電極層５から隔てられ、電気的に絶縁される。
図３Ｅを参照すると、第１の主電極３の上部は、ソースコンタクトパッド３Ａであり、パワー半導体デバイス１のソース端子として機能する。あるいは、ソースコンタクトパッド３Ａは、第１の主電極３に電気的に接続された別個の要素として実現されてもよい。第１の主電極３の下方に延在するゲート電極層５は、パワー半導体デバイス１のゲート端子として機能する制御コンタクトパッド５Ｂに電気的に接続される。第１の例示的な実施形態において、制御コンタクトパッド５Ｂは、ソースコンタクトパッド３Ａの側方に配置される。これは、コンタクト層２１が上部からソースコンタクトパッド３Ａに接続される一方で、ゲート電極層５がパワー半導体デバイス１の側方から制御コンタクトパッド５Ｂに接続され、すなわち、デバイス平面Ｄへの正射影において、ソースコンタクトパッド３Ａが複数のトランジスタセル２４に重なる一方で、制御コンタクトパッド５Ｂが複数のトランジスタセル２４の側方に配置されることを意味する。
第１の例示的な実施形態によるパワー半導体デバイス１は、キャリアを有さない。
パワー半導体デバイス１の第２の例示的な実施形態が、図４Ａ～図４Ｄに示されており、図４Ｂは、図４Ｃに示される平面Ａ－Ａ’に沿って得た断面図である。
第２の例示的な実施形態は、図３Ａ～図３Ｆに関連して説明した第１の例示的な実施形態と同様である。したがって、上記の説明は、第２の例示的な実施形態にも当てはまる。第２の例示的な実施形態によるパワー半導体デバイス１が、ピラー状領域２０と第２の主電極４との間に第１の基板層９を備える点で、相違が存在する。第１の基板層９は、半導体層１３と同じ材料で形成されてよい。第１の基板層９は、製造プロセスにおいて半導体層スタック２を成長させる役割を果たすことができる。第１の基板層９は、パワー半導体デバイス１のドリフト層として機能してもよい。
図５が、パワー半導体デバイス１の第３の例示的な実施形態の断面図を示している。第２の例示的な実施形態は、図３Ａ～図３Ｆに関連して説明した第１の例示的な実施形態との類似点を有する。したがって、上記の説明は、第３の例示的な実施形態にも当てはまる。
第３の例示的な実施形態によるパワー半導体デバイス１のピラー状領域２０の各々が、例えばｎ型である第１の導電型と同じ第２の導電型を有するチャネル層２２を備える点で、相違が存在する。したがって、ピラー状領域２０および半導体層スタック２は、ただ１つの導電型である。例えば、半導体層スタック２は、ｎドープの３Ｃ ＳｉＣからなる。パワー半導体デバイス１は、ＡＣＣＵＦＥＴデバイスとして設計される。
コンタクト層２１は、例えば１０１９～１０２０ｃｍ－３の第１のドーピング濃度で高度にｎドープされる。これと比べ、チャネル層２２は、例えば１０１６～１０１７ｃｍ－３のより低い第２のドーピング濃度で弱くドープされる。
図６Ａおよび図６Ｂが、パワー半導体デバイスの第４の例示的な実施形態のトランジスタセル２４の種々の概略図を示しており、図６Ａは、図６Ｂに示される平面Ａ－Ａ’に沿って得た断面図である。
パワー半導体デバイスは、第１の主電極３と、第２の主電極４と、第１の主電極３と第２の主電極４との間に位置し、第１の主電極３および第２の主電極４に電気的に接触している半導体層スタック２とを備える。第１の主電極３は、第２の主電極に平行に配置された第１の部分３Ｂと、第１の部分３Ｂに対して斜めに、例えば垂直に配置された第２の部分３Ｃとを含む。パワー半導体デバイスを製造するとき、第１の絶縁層６を形成するために使用される絶縁材料層１７を、第１の部分１７Ａおよび第２の部分１７Ｂによって形成することができる（図８Ｂを参照）。第１の部分１７Ａを除去することができ、第１の主電極３の第２の部分３Ｃを、除去された第１の部分１７Ａの空所に生成することができる（図８Ｅを参照）。
パワー半導体デバイスは、垂直方向Ｖにおいて第１の主電極３の第１の部分３Ｂと第２の主電極４との間に挟まれたゲート電極層５をさらに備える。
また、パワー半導体デバイスは、ゲート電極層５のうちの第２の主電極４に面する面に配置された複数の第２の絶縁層部分６Ｂからなる第１の絶縁層６を備える。第２の絶縁層部分６Ｂは、プレーナ構成を有する。
パワー半導体デバイスは、プレーナ型ＭＯＳＦＥＴであり、縦型二重拡散金属酸化膜半導体構造（ＶＤＭＯＳ）の設計を有する。
半導体層スタック２は、異なってドープされた半導体層１５Ａ、１５Ｂ、１４Ａ、１４Ｂ、１３を備え、層１５Ａ、１５Ｂ、および１３は、同じ第１の導電型、例えばｎ型であり、層１５Ａのドーピング濃度は、層１５Ｂのドーピング濃度よりも高い。さらに、層１４Ａおよび１４Ｂは、同じ第２の導電型、例えばｐ型であり、層１４Ａのドーピング濃度は、層１４Ｂのドーピング濃度よりも低い。層１４Ｂおよび１５Ｂは、デバイス平面Ｄに平行な平面内で互いに隣接して配置されている。例えば、半導体層１５Ａは、ｎ＋＋－ＳｉＣ層であり、半導体層１５Ｂは、ｎ＋－ＳｉＣ層であり、半導体層１４Ｂは、ｐ＋－ＳｉＣ層であり、半導体層１４Ａは、ｐ－ＳｉＣ層であり、半導体層１３は、ｎ－ＳｉＣ層である。
パワー半導体デバイスは、ゲート電極層５を横切る複数のフィン状領域２０を備え、各々のフィン状領域２０は、第１の主電極３に配置されたコンタクト層２１を備え、各々のコンタクト層２１は、ゲート電極層５のうちの第１の主電極３に面する面５Ａまで延在する。フィン状領域２０は、コンタクト層２１で構成されてよい。
各々のコンタクト層２１は、半導体層１５Ａの一部であり、したがって、半導体層１５Ａに関連して説明した品質と同じ品質を有する。各々のコンタクト層２１は、半導体層１５Ｂの一部分の上に配置され、この部分は、コンタクト層２１と共にソース層を形成する。
さらに、チャネル層２２が、１つのフィン状領域２０に割り当てられ、コンタクト層２１のうちの第１の主電極３から遠ざかる方を向いた面に配置され、チャネル層２２は、半導体層１４Ａの一部分および半導体層１４Ｂの一部分を含み、半導体層１４Ｂの一部分は、第１の主電極３の第２の部分３Ｃと半導体層１４Ａの一部分との間に配置される。隣り合う二つのチャネル層２２は、水平方向において、すべてのトランジスタセル２４のための共通のドレイン層を形成する半導体層１３のリッジ領域１３Ａによって隔てられる。チャネル層２２は、ゲート電極層５の平面とは異なる平面に配置される。また、ドレイン層１３は、チャネル層２２のうちのコンタクト層２１から遠ざかる方を向いた面に配置される。例示的には、ドレイン層は、４Ｈ－ＳｉＣまたは６Ｈ－ＳｉＣを含む。第１の絶縁層６は、ゲート電極層５がチャネル層２２の各々から電気的に隔てられるように、ゲート電極層５とチャネル層２２との間に配置される。
図７Ａ～図７Ｆに関連して、第１～第３の例示的な実施形態のうちの任意の１つによるパワー半導体デバイス１を製造するための方法を説明する。
本方法は、第１の基板層９と第２の基板層１０とを備える基板８を用意することを含む。第１の基板層９を、例えば化学気相堆積（ＣＶＤ）プロセスによって第２の基板層１０上に堆積させることができる。あるいは、ｎ型の予備基板にｎ型ドーパントを注入して、ドーピング濃度の異なる第１の基板層９および第２の基板層１０を形成することにより、基板８の２層構造を形成してもよい。例えば、第２の基板層１０は、４Ｈ－ＳｉＣのｎ＋層であってよく、第１の基板層１０は、４Ｈ－ＳｉＣのｎ層であってよい。
本方法は、基板８の第１の主面８Ａ上に犠牲層１１を形成し、この犠牲層１１を構造化することによって、第１の主面８Ａから突出しており、ピラーまたはフィンの形状を有している複数の犠牲構造１２を形成することをさらに含む（図７Ｂを参照）。犠牲層１１は、ポリシリコン（ｐｏｌｙ－Ｓｉ）層またはアモルファスシリコン層であってよい。例示的には、各々の犠牲構造１２は、第１の主面８Ａに垂直な垂直方向Ｖの垂直延在ｈが、５０ｎｍ～１０μｍの範囲、例示的には５μｍ～１０μｍの範囲にある（図７Ｂを参照）。
本方法は、複数の犠牲構造１２上および第１の主面８Ａ上に、パワー半導体デバイス内に第１の絶縁層部分６Ａを形成するための第１の部分１７Ａと、パワー半導体デバイス内に第２の絶縁層部分６Ｂを形成するための第２の部分１７Ｂとを含む絶縁材料層１７を形成することをさらに含む（図７Ｃを参照）。絶縁材料層１７は、犠牲構造１２および第１の基板層９の露出部分の熱酸化によって形成される熱酸化物層であってよい。あるいは、絶縁材料層１７を、プラズマエンハンスドＣＶＤ（ＰＥ－ＣＶＤ）または他の適切な堆積プロセスなどの堆積プロセスによって形成することができる。例示的には、絶縁材料層１７は、酸化シリコンまたはチッ化シリコン層である。
本方法は、犠牲構造１２を除去して、絶縁材料層１７に複数のキャビティ１６を形成することをさらに含む（図７Ｄを参照）。犠牲構造１２を、選択的エッチングによって除去することができる。
本方法は、パワー半導体デバイス内の絶縁層６の第２の絶縁層部分６Ｂを形成する絶縁材料層１７の第２の部分１７Ｂの上にゲート電極層５を形成することをさらに含む。ゲート電極層５を形成する前に、絶縁層６の少なくとも１つの第２の絶縁層部分６Ｂを形成する絶縁材料層１７の部分の上に、第２の絶縁層１９を形成してもよい。さらに、ゲート電極層５のうちの基板８から遠ざかる方を向いた面に、中間絶縁層２５を形成してもよい（図７Ｅを参照）。
さらに、半導体層スタック２が形成され、半導体層スタック２の形成は、第１の主面８Ａ上に選択的に第１の導電型の半導体層１５を形成して、ゲート電極層５のうちの基板８から遠ざかる方を向いた面まで延びるように各々のキャビティ１６内にコンタクト層２１を形成することを含む（図７Ｆを参照）。「ゲートファースト」集積方式においては、半導体層スタック２の形成が、ゲート電極層５の形成後に行われる。
半導体層スタック２の形成は、チャネル層２２を形成するために、各々のキャビティ１６内で第１の主面８Ａ上に選択的にコンタクト層２１と基板８との間の第２の導電型の半導体層１４を形成することをさらに含む。
第１および第２の例示的な実施形態による半導体パワーデバイスを製造するための半導体層スタック２の形成は、ドレイン層２３を形成するために、各々のキャビティ１６内で第１の主面８Ａ上に選択的にチャネル層２２と基板８との間の第１の導電型の半導体層１３を形成することをさらに含む。
さらに、第１の主電極３を、半導体層スタック２のうちの基板８から遠ざかる方を向いた面に形成することができる。また、第２の主電極４を、半導体層スタック２のうちの第１の主電極３から遠ざかる方を向いた面に形成することができる（図示せず）。第２の主電極４を形成する前に、基板８および絶縁材料層１７の少なくとも１つの第２の部分１７Ｂ、ならびに半導体層スタック２のうちの第２の部分１７Ｂによって水平方向において囲まれている部分を、除去することができる。
パワー半導体デバイス１を製造するための方法の第２の例示的な実施形態を、図８Ａ～図８Ｅに関連して説明するが、本方法は、第４の例示的な実施形態によるパワー半導体デバイスの製造に適している。
図８Ａに示されるとおり、本方法は、基板８を用意することを含み、基板８は、第１の基板層９および第２の基板層１０を備える。ここで、第１の基板層９は、半導体層スタック２の半導体層１５Ｂ、１４Ａ、１４Ｂ、１３を備える。
本方法は、基板８の第１の主面８Ａ上に犠牲層を形成し、犠牲層を構造化することによって、第１の主面８Ａから突出しており、フィンの形状を有している複数の犠牲構造（例えば、図７Ｂに示されているような）を形成することをさらに含む。さらに、複数の犠牲構造上および第１の主面８Ａ上に（例えば図７Ｃに示されているような）絶縁材料層が形成され、絶縁材料層の少なくとも一部分が、パワー半導体デバイス１における第１の絶縁層を形成する。そして、各々の犠牲構造が除去され、絶縁材料層内に複数のキャビティ１６が形成される（図８Ｂを参照）。
本方法は、パワー半導体デバイス内の絶縁層６の第２の絶縁層部分６Ｂを形成する絶縁材料層１７の第２の部分１７Ｂの上にゲート電極層５を形成することをさらに含む（図８Ｅを参照）。中間絶縁層２５が、ゲート電極層５を覆って形成され、ゲート電極層５のうちの基板８から遠ざかる方を向いた面およびゲート電極層５の側面を覆う。中間絶縁層２５を形成する前に、絶縁材料層１７の第２の部分１７Ｂに隣接する絶縁材料層１７の第１の部分１７Ａを除去してもよい。
本方法は、第１の主面８Ａ上に第１の導電型の半導体層１５Ａを選択的に形成して、ゲート電極層５のうちの基板８から遠ざかる方を向いた面５Ａまで延びるように各々のキャビティ１６内にコンタクト層２１を形成することをさらに含む（図８Ｄを参照）。
本方法は、半導体層スタック２のうちの基板８から遠ざかる方を向いた面に第１の主電極３の第１の部分３Ｂを形成することをさらに含む（図８Ｅを参照）。そして、コンタクト層２１に隣接する絶縁材料層１７の第１の部分１７Ａが除去された空所に、第１の主電極３の第２の部分３Ｃが形成される。
本方法は、半導体層スタック２のうちの第１の主電極３から遠ざかる方を向いた面に第２の主電極４を形成することをさらに含む（図８Ｅを参照）。第２の主電極４を形成する前に、第２の基板層１０を除去してもよい。
図９および図１０に、パワー半導体デバイス１の別の例示的な実施形態が示される。パワー半導体デバイス１は、第１の主面９１１の第１の主電極９２１および第２の主面９１２の第２の主電極９２２を備える。第１および第２の主電極９２１、９２２は、例えば、金属電極である。
第１および第２の主電極９２１、９２２の間、複数のピラー９３０からなる半導体層スタック９３が存在する。したがって、ピラー９３０は、第１の主電極９２１から第２の主電極９２２まで延びている。さらに、第１および第２の主電極９２１、９２２の間に、上部ゲート絶縁体層９４２と下部ゲート絶縁体層９４３との間に埋め込まれたゲート電極層９４が存在する。ピラー９３０の側壁に、ゲート絶縁体壁９４１が存在する。図１０では、２つのピラー９３０が、それらの間に位置するゲート電極層９４の一部分と共に示されていることに留意されたい。例えば、ゲート電極層９４は、高度にドープされたシリコンである。
ゲート電極層９４は、ピラー９３０の主延在方向に垂直であり、したがってピラー９３０の成長方向に垂直である共通平面Ｐを定める。共通平面Ｐは、第１および第２の主電極９２１、９２２と平行に延びてよく、ゲート電極層９４の中央に位置することができる。ゲート絶縁体９４１、９４２、９４３によって、ゲート電極層９４は、第１および第２の主電極９２１、９２２ならびに半導体層スタック９３から電気的に絶縁される。ゲート電極層９４に外部との電気的接触を提供するゲート電極線（図示せず）が存在することができる。
ピラー９３０、したがって半導体層スタック９３は、ただ１つの導電型からなる。例えば、半導体層スタック９３は、ｎ型ドープの３Ｃ ＳｉＣからなる。したがって、パワー半導体デバイス１は、いわゆるＡｃｃｕＦＥＴデバイスであってよい。
ピラー９３０の各々は、第１の主電極９２１における上部領域９３１と、上部領域９３１と第２の主電極９２２との間のチャネル領域９３２とを備える。上部領域９３１は、例えば３×１０１９ｃｍ－３の第１のドーピング濃度でｎ＋ドープされる。これと比べ、チャネル領域９３２は、例えば５×１０１６ｃｍ－３のより低い第２のドーピング濃度で弱くドープされる。
共通平面Ｐに垂直な方向において、上部領域９３１は、上部ゲート絶縁体層９４２と同一平面で終わることができる。例えば、上部領域９３１および／または上部ゲート絶縁体層９４２ならびに／あるいは下部ゲート絶縁体層９４３の厚さは、少なくとも０．１μｍかつ／または最大１μｍ、例えば０．３μｍである。チャネル領域９３２の厚さは、共通平面Ｐに垂直な方向における上部領域９３１の厚さを、例えば少なくとも２倍かつ／または最大で２０倍超える。
しかしながら、図９および図１０に示されている内容とは対照的に、選択肢として、ピラー９３０は、例えば図３Ｂのコンタクト層２１と同様に、ゲート電極層９４の上方および／または下方で合流してもよい。したがって、図９および図１０に関して述べた内容を除き、図１～図８と同じ内容が、図９および図１０にも適用可能である。図９および図１０においては、図１～図８と比べて異なる参照番号が使用されているかもしれないが、それぞれの対応する構成要素を同等物と見なすことができる。同じことが、以下の図１１～図３２についても当てはまる。
図１１の例示的な実施形態において、半導体層スタック９３は、ベース層９５をさらに備える。図面を簡単にするために、図１１にはベース層９５が１つしか存在しない。しかしながら、そのような層が複数存在してもよい。少なくとも１つのベース層９５は、すべてのピラー９３０が始まる連続層である。ベース層９５は、第２の主電極９２２と直接接触することができる。ベース層９５は、半導体層スタック９３の全体がｎドープまたはｐドープのいずれかであるように、ピラー９３０と同じ導電型である。
例えば、ベース層９５は、４Ｈ ＳｉＣのＳｉＣ基板を備え、エピタキシャル成長によるドリフト領域および／または少なくとも１つのバッファ層（図示せず）を含むことができる。ベース層９５の厚さは、例えば、エピタキシャル成長層のみの場合には、少なくとも０．０１μｍかつ／または最大１０μｍであり、あるいは成長基板の場合には、少なくとも５μｍかつ／または最大０．５ｍｍである。共通平面Ｐは、ベース層９５のうちの第１の主電極９２１に面する面と平行であってよい。
それ以外は、図９および図１０と同じ内容が、図１１にも適用可能である。
図１２によれば、ピラー９３０の各々が、チャネル領域９３２の上部領域９３１から遠い側に下部領域９３３を備える。下部領域９３３は、例えば、ｎ型にドープされた３Ｃ ＳｉＣである。例えば、下部領域９３３の第３のドーピング濃度は、上部領域９３１の第１のドーピング濃度と同じである。下部領域９３３は、ベース層９５に直接接触してもよく、あるいは図９および図１０のようにそのようなベース層が存在しない場合には、第２の主電極９２２に直接接触してもよい。
共通平面Ｐに垂直な方向において、下部領域９３３は、下部ゲート絶縁体層９４３と同一平面で終わることができる。例えば、下部領域９３３の厚さは、少なくとも０．１μｍかつ／または最大１μｍ、例えば０．３μｍである。チャネル領域９３２の厚さは、共通平面Ｐに垂直な方向における下部領域９３１の厚さを、例えば少なくとも２倍かつ／または最大で９２０倍超える。
それ以外は、図９～図１１と同じ内容が、図１２にも適用可能である。
図１３によれば、ピラー９３０は、第２の主電極９２２から遠ざかる方向に沿って、したがって第１の主電極９２１に向かって、細くなる。ピラー９３０は、円錐台の形状を有してよい。円錐台の開き角度は、例えば３０°である。そのような円錐形のピラー９３０は、図９および図１０ならびに図１２の例示的な実施形態においても使用可能である。
それ以外は、図９～図１２と同じ内容が、図１３にも適用可能である。
図１４の例示的な実施形態においても、ピラー９３０は、第１の主電極９２１へと向かう方向に収束する。図１３とは対照的に、ゲート絶縁体壁９４１および下部ゲート絶縁体層９４３が一体に作られる。また、円錐状のピラー９３０は、例えば、わずか１５°以下の開き角度を有することができる。
ピラー９３０のうちの第２の主電極９２２に面する面で測定されるピラー９３０の幅ｗは、例えば、少なくとも０．３μｍかつ／または最大１μｍである。共通平面Ｐに垂直な方向におけるピラー９３０の高さｈは、例えば、２μｍ以上かつ／または１０μｍ以下である。ピラー９３０のピッチ、すなわち、共通平面Ｐと平行に測定される隣り合うピラー９３０の中心線の間の距離は、例えば、２μｍ以上かつ／または１０μｍ以下である。第２の主電極９２２上のピラー９３０の密度は、例えば、２×１０６ｃｍ－２以上かつ／または５×１０７ｃｍ－２以下である。これらの値は、他のすべての例示的な実施形態にも個別に、またはまとめて適用することができる。
それ以外は、図９～図１３と同じ内容が、図１４にも適用可能である。
図１５～図２１に、パワー半導体デバイスを製造するための方法が示されている。図１５によれば、ベース層９５が用意される。ベース層９５は、例えば、ｎ＋のドーピング型の４Ｈ ＳｉＣなどの比較的厚い半導体基板９５１を含むことができる。
選択肢として、半導体基板９５１の上部に、例えばｎ－のドーピング型の４Ｈ ＳｉＣなどのドリフト領域９５２が存在する。ドリフト領域９５２は、例えば、少なくとも１×１０１５ｃｍ－３かつ／または最大３×１０１６ｃｍ－３、例えば４×１０１５ｃｍ－３のドーピング濃度を有する。
半導体基板９５１の厚さは、例えば、０．１ｍｍ以上かつ／または１ｍｍ以下である。随意によるドリフト領域９５２の厚さは、少なくとも０．１μｍかつ／または最大１μｍであってよい。同じことを、他のすべての例示的な実施形態に適用することができる。
さらに、ベース層９５上に、後の半導体マスク９６３のための出発層９６２が存在する。例えば、出発層９６２は、アモルファスシリコンからなる。
図１６の方法ステップにおいて、出発層９６２は、エッチングによって半導体マスク９６３になるように構造化される。半導体マスク９６３は、後のピラー９３０のポジ型であり、半導体マスク９６３の個々のカラムは、２μｍ～５μｍの高さｈおよび０．３μｍ～１μｍの幅ｗを有することができる。
図１７によれば、半導体マスク９６３のカラムが酸化させられ、後のゲート絶縁体壁９４１のための管９６４が生成される。したがって、管９６４は、例えば熱ＳｉＯ２からなる。さらに、半導体マスク９６３のこれらのカラムの上部を、カラムの上部を露出させるために、例えば反応性イオンエッチングを使用してエッチングすることができる。管９６４の肉厚は、例えば、５ｎｍ以上０．２μｍ以下である。
次に、図１８を参照すると、半導体マスク９６３のアモルファスＳｉカラムは、例えば水酸化テトラメチルアンモニウム（略して、ＴＭＡＨ）を使用してエッチングによって完全に除去され、ＳｉＯ２の中空管９６４がベース層９５の表面上に残される。したがって、管９６４はキャビティ６６を取り囲む。
図１９によるステップにおいて、ピラー９３０が、ベース層９５上で始まって管９６４内で成長させられる。ピラー９３０の半導体材料は、管９６４に使用される材料の上には成長しないため、ピラー９３０の形状が明確に定められ、管９６４とピラー９３０との間の界面は高品質である。すなわち、ＳｉＯ２で覆われたベース層９５上のすべての領域および表面において、成長が防止される。中空管９６４の内側にのみ、３Ｃ ＳｉＣのピラー９３０が成長し、必要に応じてその場でドープすることが可能である。
次いで、図２０を参照すると、随意により、例えばスピンオングラス（略して、ＳＯＧ）を使用して平坦化が実行される。したがって、下部ゲート絶縁体層９４３を生成することができる。
続いて、図２１を参照すると、自己整合ゲートプロセスが、ゲート電極層９４が生成されるようにゲート全周型のデバイス設計を可能にする。他のすべての例示的な実施形態においても可能であるとおり、ゲート電極層９４は、図９～図１３に示されている内容とは対照的に、隣り合うピラー９３０の間で２つの部分に分割されてもよい。
上部ゲート絶縁体層および第１の主電極を製造する最終ステップは、図１５～図２１の方法には示されていない。
それ以外は、図９～図１４と同じ内容が、図１５～図２１にも適用可能である。
図２２～図２４に、パワー半導体デバイス１、１＊を製造するための別の方法が示される。製造されるパワー半導体デバイス１、１＊は、例えば、図９～図１４に示されるようなＡｃｃｕＦＥＴであってよいが、ＩＧＢＴまたはダイオードあるいは縦型ＦＥＴであってもよい。例えば、図２２～図２４の方法で製造される構造は、例えば図１１～図１４のパワー半導体デバイス１のベース層９５に収容されるスーパージャンクション構造である。
図２３によれば、ｎ＋ドープのＳｉＣであってよい半導体基板９５１が用意される。さらに、半導体基板９５１に、例えばシリコンからなる半導体マスク９６３が適用される。
第１の変種において、半導体マスク９６３は、後に製造されるピラーのポジ型であってよく、したがって、複数のカラムで構成されてよい。あるいは、第２の変種において、半導体マスク９６３は、後のピラーのネガ型であってよく、したがって、後のピラーのための孔を備える連続層であってよい。図２２～図２４ならびに図２５～図２７には、第１の変種が示されているが、当然ながら、同じことが、明示的に完全には説明されていないが、第２の変種にも同様に当てはまる。
したがって、第１の変形例に従い、図２２も参照すると、半導体マスク９６３のカラムは、管９６４がもたらされるように酸化させられる。例えばスーパージャンクションが生成される場合、管９６４の肉厚は、例えば１ｎｍ以上１０ｎｍ以下である。そうではなく、ゲート絶縁体壁９４１が生成される場合、肉厚をより大きくすることができ、例えば５ｎｍ以上０．２μｍ以下とすることができる。
続いて、図２３を参照すると、充てん材料９６５が、依然として存在する半導体マスク９６３のカラムの間に成長させられる。充てん材料９６５は、例えば、ｎ＋ドープのＳｉＣまたはｎ－ドープのＳｉＣである。したがって、第１の変種によれば、充てん材料９６５は、半導体マスク９６３のカラムを囲む連続層である。さもなければ、第２の変種において、充てん材料９６５は、複数のカラムとして形作られる。しかしながら、どちらの変種にも管９６４が存在し、唯一の違いは、充てん材料９６５が管９６４の外側または内側のいずれかに位置するかである。
当然ながら、ピラーではなくフィンが生成される場合、管９６４は、管９６４の円筒壁の代わりに平面平行壁が形成されるように、形成板であってよい。同じことが、方法およびパワー半導体デバイス１、１＊の他のすべての例示的な実施形態にも当てはまる。
選択肢として、キャップ層９６７を、充てん材料９６５の上に成長させることができる。キャップ層９６７の厚さは、例えば、充てん材料９６５の厚さの１０％以下である。キャップ層９６７は、例えば、ｎ－ドープのＳｉＣである。
したがって、図２３も参照すると、第１の変種において、半導体マスク９６３のカラムは、円柱状のキャビティ９６６がもたらされるように除去される。しかしながら、管９６４はそのままである。したがって、図示されていない第２の変種においては、円柱形のキャビティは存在せず、ピラー状の充てん材料９６５の周囲に空き空間が存在する。
選択肢として、キャップ層９６７に、管９６４と同様であってよい酸化物層を設けてもよい。
その後に、図２４を参照すると、第１の変種によれば、キャビティ９６６が、例えば図９～図１４で説明したようなピラー９３０を構成することができるさらなる半導体材料９６８で満たされる。例えば、さらなる半導体材料９６８は、スーパージャンクション構造９７の場合に、ｐ＋ドープのＳｉＣである。あるいは、例えばＡｃｃｕＦＥＴの場合、さらなる半導体材料９６８は、チャネル領域に関するｎ－ドープのＳｉＣ、および上部領域に関するｎ＋ドープのＳｉＣである。第２の変種によれば、さらなる半導体材料９６８は、ピラー状の充てん材料９６５の周囲に形成された連続層であると考えられるが、いずれの場合も、充てん材料９６５とさらなる半導体材料９６８との間に管９６４の絶縁体材料が存在する。
後続の随意によるステップ（図示せず）において、必要であれば平坦化層をもたらし、平坦化層の上に図１５～図２１の方法ステップを実行して、図２２～図２４の方法ステップによって形成することができるスーパージャンクション構造９７の上にＡｃｃｕＦＥＴ構造をさらに生成することが可能である。
図２２～図２４に示される同じ概念が、半導体マスク９６３の代わりに酸化物またはチッ化物マスク（図示せず）を使用して機能する。次に、この変種においては、充てん材料９６５が適用され、続いて酸化または酸化物の堆積（図示せず）が行われる。図示されていないが、図２４に示されるようなさらなる半導体材料の成長ステップの前に、この変種においては、さらなる半導体材料９６８を基板９５１上に適用できるように、キャビティの底部で異方性酸化物の除去が実行される。
半導体充てん材料９６５の代替として、図９～図１４に示されるようなゲート電極層ならびに上部および下部ゲート絶縁体層を代わりに適用することも可能である。
図２５～図２７の方法は、図２２～図２４と本質的に同じであるが、完成後のパワー半導体デバイス１、１＊に存在することができるＳｉＣ半導体基板９５１の代わりに、一時的なＳｉ半導体基板９６１が使用される（図２５を参照）。
したがって、Ｓｉ半導体基板９６１の付近に欠陥バッファ領域９６９をもたらすことができる（図２６を参照）。
この欠陥バッファ領域９６９は、キャビティ９６６内に成長したさらなる半導体材料９６８まで延びてよい。選択肢として、欠陥バッファ領域９６９を半導体基板９６１と共に除去することができる（図示せず）。
それ以外は、図２２～図２４と同じ内容が、図２５～図２７にも適用可能である。例えば、図２２～図２４に関連して説明した第１の変種および第２の変種のどちらも、図２５～図２７の方法にも適用することができる。
図２８および図２９に、ＡｃｃｕＦＥＴであるパワー半導体デバイス１の例示的な実施形態、ならびにスーパージャンクションＦＥＴであるパワー半導体デバイス１＊の例示的な実施形態が示されている。これらのパワー半導体デバイス１、１＊を、例えば、図２２～図２４または図２５～図２７の方法を使用して製造することができる。
ＡｃｃｕＦＥＴであるパワー半導体デバイス１の場合、ベース層９５は、例えば図２２～図２４の方法で製造されたスーパージャンクション構造９７を含む。したがって、ピラー９３０は、ｎドープの上部領域９３１と、ｎドープのチャネル領域９３２と、随意によるｎドープの下部領域９３３とを含む。ゲート電極層９４と第２の主電極層９２２との間に、ｐドープであってよいさらなる半導体材料９６８が存在し、管９６４によってｎドープ領域から隔てられる。半導体基板９５１も、ｎドープである。
スーパージャンクションＭＯＳＦＥＴまたはスーパージャンクションＭＩＳＦＥＴであるパワー半導体デバイス１＊の場合、ピラー９３０内のｎドープの上部領域９３１、ｐドープのチャネル領域９３２＊、およびｎドープの下部領域９３３、ならびに随意によるベース層９５内のｎドープの半導体基板５１が存在する。
図２９に見られるように、ピラー９３０は、六角形パターンにて配置されてよく、正方形のフットプリントを有することができる。あるいは、正方形または長方形のパターンを使用することも可能である。さらに、ピラー９３０について、円形または楕円形または多角形のフットプリントも可能である。同じことが、他のすべての例示的な実施形態に当てはまる。
それ以外は、図９～図２７と同じ内容が、図２８および図２９にも適用可能である。
図３０に、パワー半導体デバイス１＊の別の例示的な実施形態が上面図として示されており、断面図は図２８と同じである。この実施形態において、ゲート電極層９４、したがってさらなるｐドープの半導体材料９６８は、例えば互いに平行に延びるストライプとして構造化される。
充てん材料９６５は、ゲート電極層９４のストライプに沿って互いに隣接して配置された複数のピラー９３０で構成される。隣り合うピラー９３０の間に、いずれの場合も管９６４の壁が存在し、したがって管９６４を構成する絶縁体材料の壁が存在する。例えば、ピラー９３０のフットプリントは、１μｍ×１μｍであり、ピラー９３０の壁の厚さは、１０ｎｍである。
それ以外は、図２８および図２９と同じ内容が、図３０にも適用可能である。
パワー半導体デバイス１＊の別の例示的な実施形態が、図３１および図３２に示されている。パワー半導体デバイス１＊は、スーパージャンクション構造９７内にｎドープであってよい上部領域９３１と、やはりｎドープであってよい充てん材料９６５と、ｐドープであってよいさらなる半導体材料９６８とを備えるスーパージャンクションショットキーダイオードである。選択肢として、共通の半導体基板９５１が存在できる。電気絶縁体材料９４２が、さらなる半導体材料９６８の上に配置され、上部領域９３１と比べて第２の主電極９２２へとより近くまで延びる。
上面図において見ると、さらなる半導体材料９６８ならびに充てん材料９６５を、ストライプ状に配置することができる。いずれの場合も、ストライプは、複数のそれぞれのカラム９３０から構成される。隣り合うカラムの間に、管９６４の壁が存在する。さらなる半導体材料９６８に関するこのような構成は、図２９または図３０にも存在し得る。
それ以外は、図９～図３０と同じ内容が、図３１および図３２にも適用可能である。
したがって、図２８～図３２の設計は、例えばダイオードおよびＭＯＳＦＥＴについて可能である。これは、さらなる欠陥捕捉のために、ストライプに沿った酸化物ブリッジの有無にかかわらず、ピラーおよびストライプのレイアウトに適用することが可能である。スーパージャンクション効果に加えて、電流の伝導をさらに改善するために体積反転も起こり得るように、寸法を比較的小さくすることができる。この考え方の利点は、例えば、ゲート再充てんを、ピラー内で完全に自己整合させることができ、高度なリソグラフィツールを必要とせずに、例えば１μｍ未満の低ピッチが得られることである。
このようなスーパージャンクション構造９７によれば、漏れの少ない優れた電流阻止を実現することができる。漏れが少ない理由は、金属／半導体界面における電界が小さいからである。例えば、ＭＯＳＦＥＴの場合、この効果は、遮断中のゲート絶縁体における電界が従来のトレンチ設計と比較して小さくなり、より良好な信頼性が得られ、ゲート絶縁体をより薄くする可能性が生まれ、パワー半導体デバイス１、１＊の性能がさらに改善されることを意味する。
したがって、スーパージャンクション構造を有することで、欠陥成長、応力、および緩和欠陥が薄い欠陥バッファ領域に閉じ込められ、スーパージャンクション構造自体のバルク領域に向かって延びることがないため、標準的なＳｉ ＣＶＤを使用することができるがゆえに、ＳｉなどのＳｉＣ以外の代替基板材料および低温エピタキシ反応器の使用が可能になる。したがって、選択的エピタキシに適した１２５０°Ｃ未満の成長温度で、平滑かつ結晶質の層を成長させることができる。したがって、比較的低コストで優れた伝導性能を有する高性能なワイドバンドギャップのスーパージャンクションデバイスを得ることができる。
「および／または」という用語は、関連する対象を記述するための関連関係のみを表現し、３つの関係が存在し得ることを表す。例えば、Ａおよび／またはＢは、以下の３つの場合、すなわち、Ａのみが存在する、ＡとＢの両方が存在する、およびＢのみが存在する、を表すことができる。これに対応して、「Ａ、Ｂ、およびＣの少なくとも１つ」という表現は、以下の７つの場合、すなわち、Ａのみが存在する、Ｂのみが存在する、Ｃのみが存在する、ＡとＢの両方が存在する、ＡとＣの両方が存在する、ＢとＣの両方が存在する、ならびにＡおよびＢおよびＣの３者すべてが存在する、を表すことができ、同じことが、「・・・の少なくとも１つ」という表現において列挙されるエンティティが２つだけ、または４つ以上である場合にも同様に当てはまる。したがって、「ＡおよびＢの少なくとも１つ」は、「Ａおよび／またはＢ」と等価である。
本開示において説明した例示的な実施形態は、例示的な実施形態を参照して提示した説明によって限定されるものではない。むしろ、本開示は、とくには特許請求の範囲における特徴の任意の組み合わせを含む任意の新規な特徴および特徴の任意の組み合わせを、たとえこの特徴またはこの組み合わせ自体が特許請求の範囲または例示的な実施形態に明示的には示されていなくても、包含すると考えられる。
本特許出願は、欧州特許出願第２０２１６０９４．１号および第２０２１６０２２．２号の優先権を主張し、これらの開示内容は、参照により本明細書に組み込まれる。
参照符号のリスト
１，１＊ 半導体パワーデバイス
２，９３ 半導体層スタック
３，９２１ 第１の主電極
３Ａ ソースコンタクトパッド
３Ｂ 第１の主電極の第１の部分
３Ｃ 第１の主電極の第２の部分
４，９２２ 第２の主電極
５，９４ ゲート電極層
５Ａ ゲート電極層のうちの第１の主電極に面する面
５Ｂ 制御コンタクトパッド
６ 第１の絶縁層
６Ａ 第１の絶縁層部分
６Ｂ 第２の絶縁層部分
７ キャリア
８ 基板
８Ａ 基板の第１の主面
９ 第１の基板層
１０ 第２の基板層
１１ 犠牲層
１２ 犠牲構造
１３，１４Ａ，１４Ｂ，１５Ａ，１５Ｂ 半導体層
１３Ａ リッジ領域
１６ キャビティ
１７ 絶縁材料層
１７Ａ 絶縁材料層の第１の部分
１７Ｂ 絶縁材料層の第２の部分
１８ 重複領域
１９ 第２の絶縁層
２０，９３０ ピラー状またはフィン状領域
２０Ａ ピラー状またはフィン状領域の側面
２１ コンタクト層
２１Ａ コンタクト層の第１の部分
２１Ｂ コンタクト層の第２の部分
２１Ｃ コンタクト領域
２２ チャネル層
２３ ドレイン層
２４ トランジスタセル
２５ 中間絶縁層
９１１ 第１の主面
９１２ 第２の主面
９３０ ピラー
９３１ 上部領域
９３２ チャネル領域、上部領域と同じ導電型
９３２＊ チャネル領域、上部領域と以外の導電型
９３３ 下部領域
９４１ ゲート絶縁体壁
９４２ 上部ゲート絶縁体層
９４３ 下部ゲート絶縁体層
９５ 半導体層スタックのベース層
９５１ 半導体基板、恒久的に存在
９５２ ドリフト領域
９６１ 半導体基板、一時的に存在
９６２ 半導体マスクのための出発層
９６３ 半導体マスク
９６４ 絶縁体材料の管
９６５ 充てん材料
９６６ キャビティ
９６７ キャップ層
９６８ さらなる半導体材料
９６９ 欠陥バッファ領域
９７ スーパージャンクション構造
ｄ 層厚さ
ｗ 第１の水平延在、ピラーまたはフィンの幅
ｌ 第２の水平延在
ｈ 垂直延在、ピラーまたはフィンの高さ
Ｄ デバイス平面
Ｌ１ 第１の水平延在方向
Ｌ２ 第２の水平延在方向
Ｐ 共通平面
Ｖ 垂直方向

Claims (20)

  1. － 第１の主電極（３、９２１）と、
    － 第２の主電極（４、９２２）と、
    － 前記第１の主電極（３、９２１）と前記第２の主電極（４、９２２）との間のゲート電極層（５、９４）と、
    － 前記第１の主電極（３、９２１）と前記第２の主電極（４、９２２）との間にあり、前記第１の主電極（３、９２１）および前記第２の主電極（４、９２２）に電気的に接触した半導体層スタック（２、９３）と
    を備え、前記半導体層スタック（２、９３）は、
    － 異なってドープされた半導体層（１３、１４Ａ、１４Ｂ、１５Ａ、１５Ｂ、９５、９３１、９３２、９３３）であって、少なくとも２つの半導体層（１３、１４Ａ、１４Ｂ、１５Ａ、１５Ｂ、９５、９３１、９３２、９３３）が導電型およびドーピング濃度の少なくとも一方において異なっている、半導体層（１３、１４Ａ、１４Ｂ、１５Ａ、１５Ｂ、９５、９３１、９３２、９３３）と、
    － 前記ゲート電極層（５、９４）を貫いて延びる複数のピラー状またはフィン状領域（２０、９３０）であって、前記第１の主電極（３、９２１）に配置された第１のドーピング濃度および第１の導電型を有するコンタクト層（２１）を各々が備えている複数のピラー状またはフィン状領域（２０、９３０）と
    を備え、
    － 各々のコンタクト層（２１）は、前記ゲート電極層（５、９４）のうちの前記第１の主電極（３、９２１）に面する面（５Ａ）まで延び、
    － 隣り合うピラー状またはフィン状領域（２０、９３０）の前記コンタクト層（２１）は、隣り合うピラー状またはフィン状領域（２０、９３０）の前記コンタクト層（２１）が前記ゲート電極層（５、９４）のうちの前記第１の主電極（３、９２１）に面する前記面において連続的に配置されるように、前記ゲート電極層（５、９４）のうちの前記第１の主電極（３、９２１）に面する前記面において合流している、
    パワー半導体デバイス（１）。
  2. 前記ゲート電極層（５）を貫いて延びる複数の第１の絶縁層部分（６Ａ）、および前記ゲート電極層（５）のうちの前記第２の主電極（４）に面する面に配置された少なくとも１つの第２の絶縁層部分（６Ｂ）、のうちの少なくとも一方を備える第１の絶縁層（６）
    をさらに備え、
    前記半導体層スタック（２、９３）は、炭化ケイ素、すなわちＳｉＣを含む、先行する請求項に記載のパワー半導体デバイス（１）。
  3. 以下、すなわち、
    － 前記半導体層スタック（２）は、複数のチャネル層（２２）を備え、各々のチャネル層（２２）は、１つのピラー状またはフィン状領域（２０）に割り当てられ、前記コンタクト層（２１）のうちの前記第１の主電極（３）から遠ざかる方を向いた面に配置されている、および
    － 前記複数の領域（２０、９３０）は、複数のピラー（９３０）が形成されるように、ピラー状であり、前記ピラー（９３０）の各々は、前記第１の主電極（９２１）に位置する第１のドーピング濃度を有する上部領域（９３１）を備え、前記上部領域（９３１）のうちの前記第１の主電極（９２１）から遠ざかる方を向いた面において、前記ゲート電極層（９４）との共通平面（Ｐ）内に、前記ピラー（９３０）の各々は、第２のドーピング濃度を有するチャネル領域（９３２）を備えている、
    の少なくとも１つに該当する、先行する請求項のいずれか１項に記載のパワー半導体デバイス（１）。
  4. 前記チャネル層（２２）は、第２のドーピング濃度および第２の導電型を有し、
    － 前記第２のドーピング濃度は、前記第１のドーピング濃度と異なる、および
    － 前記第２の導電型は、前記第１の導電型と異なる、
    の少なくとも一方である、先行する請求項のいずれか１項に記載のパワー半導体デバイス（１）。
  5. 前記第１の絶縁層（６）は、前記ゲート電極層（５）が前記チャネル層（２２）の各々から電気的に隔てられるように、前記ゲート電極層（５）と前記チャネル層（２２）との間に配置される、請求項２に記載、かつ先行する２つの請求項のいずれか１項に記載のパワー半導体デバイス（１）。
  6. 前記チャネル層（２２）は、前記ゲート電極層（５）との共通平面内に少なくとも部分的に配置され、前記第１の絶縁層（６）は、前記ピラー状またはフィン状領域（２０）の側面に延在する第１の絶縁層部分（６Ａ）を備える、先行する請求項に記載のパワー半導体デバイス（１）。
  7. 前記第１の導電型と前記第２の導電型とが同じであり、前記第１のドーピング濃度は、前記第２のドーピング濃度を少なくとも１０倍上回る、先行する請求項に記載のパワー半導体デバイス（１）。
  8. 前記複数の領域（２０、９３０）は、複数のピラー（９３０）が形成されるように、ピラー状であり、
    以下、すなわち、
    － 前記ピラー（９３０）は、前記共通平面（Ｐ）に垂直に延びている、
    － 前記第１のドーピング濃度は、１×１０１６ｃｍ－３以上２×１０１７ｃｍ－３以下であり、前記第２のドーピング濃度は、５×１０１８ｃｍ－３以上２×１０２０ｃｍ－３以下である、
    － 前記共通平面（Ｐ）を通りかつ前記共通平面（Ｐ）に平行な断面において見て、前記ピラー（９３０）の幅（ｗ）が、少なくとも０．０５μｍかつ最大１μｍである、
    － 前記共通平面（Ｐ）を通りかつ前記共通平面（Ｐ）に垂直な前記断面において見て、前記ピラー（９３０）の高さ（ｈ）が、少なくとも前記幅（ｈ）の２倍かつ最大で前記幅（ｗ）の２０倍である、および
    － 前記共通平面（Ｐ）の上面図において見て、前記ピラー（９３０）の密度が、１×１０６ｃｍ－２以上４×１０７ｃｍ－２以下である、
    のうちの少なくとも１つに該当する、先行する請求項のいずれか１項に記載のパワー半導体デバイス（１）。
  9. 前記第１の導電型と前記第２の導電型とが異なり、各々のピラー状またはフィン状領域（２０）は、前記チャネル層（２２）のうちの前記コンタクト層（２１）から遠ざかる方を向いた面に配置された前記第１の導電型のドレイン層（２３）を備える、請求項６に記載のパワー半導体デバイス（１）。
  10. 前記チャネル層（２２）は、前記ゲート電極層（５）の平面とは異なる平面に配置され、前記第１の絶縁層（６）は、前記ゲート電極層（５）のうちの前記第２の主電極（４）に面する面に配置された第２の絶縁層部分（６Ｂ）を備える、請求項５に記載のパワー半導体デバイス（１）。
  11. 前記第１の導電型と前記第２の導電型とが異なり、前記第１の導電型のドレイン層（２３）が、前記チャネル層（２２）のうちの前記コンタクト層（２１）から遠ざかる方を向いた面に配置されている、先行する請求項に記載のパワー半導体デバイス（１）。
  12. 各々のピラー状またはフィン状領域（２０）は、２μｍ未満または１μｍ未満である第１の水平延在（ｗ）を有し、
    各々のピラー状またはフィン状領域（２０）は、前記それぞれのチャネル領域（３２）のうちの前記第２の主電極（２２）に面する面上に下部領域（３３）を備え、前記下部領域（３３）の第３のドーピング濃度は、最大２倍の公差にて前記第１のドーピング濃度である、先行する請求項のいずれか１項に記載のパワー半導体デバイス（１）。
  13. 前記複数の領域（２０、９３０）は、複数のピラー（９３０）が形成されるように、ピラー状であり、前記ピラー（９３０）は、いずれの場合も、円錐台の形状を有し、前記円錐台の開き角度は、１０°以上３５°以下である、先行する請求項のいずれか１項に記載のパワー半導体デバイス（１）。
  14. － 前記複数の領域（２０、９３０）は、複数のピラー（９３０）が形成されるように、ピラー状であり、
    － 前記半導体層スタック（９３）は、連続層であるベース層（９５）をさらに備え、前記ベース層（９５）は、前記ピラー（９３０）のうちの前記第１の主電極（９２１）から遠ざかる方を向いた面に前記共通平面（Ｐ）と平行に位置し、
    － すべての前記ピラー（９３０）は、前記ベース層（９５）に接触し、前記ピラー（９３０）および前記ベース層（９５）は、異なる半導体材料および異なる結晶構造の少なくとも一方を備える、
    先行する請求項のいずれか１項に記載のパワー半導体デバイス（１）。
  15. パワー半導体デバイス（１）を製造するための方法であって、
    － 基板（８）を用意するステップと、
    － 前記基板（８）の第１の主面（８Ａ）上に半導体マスクとしての犠牲層（１１）を形成するステップと、
    － 前記犠牲層（１１）を構造化して、前記第１の主面（８Ａ）から突出し、ピラーまたはフィンの形状を有している複数の犠牲構造（１２）を形成するステップと、
    － 前記複数の犠牲構造（１２）のうちの少なくとも１つおよび前記第１の主面（８Ａ）の上に、少なくとも一部分が前記パワー半導体デバイス（１）において第１の絶縁層（６）を形成する絶縁材料層（１７）を形成するステップと、
    － 少なくとも１つの犠牲構造（１２）を除去して、前記絶縁材料層（１７）内に少なくとも１つのキャビティ（１６）を形成するステップと、
    － 前記パワー半導体デバイス（１）において少なくとも１つの第２の絶縁層部分（６Ｂ）を形成する前記絶縁材料層（１７）の１つ以上の第２の部分（１７Ｂ）の上にゲート電極層（５）を形成するステップと、
    － 第１の導電型の第１の半導体層（１５、１５Ａ）を前記第１の主面（８Ａ）上に選択的に形成して、前記ゲート電極層（５）のうちの前記基板（８）から遠ざかる方を向いた面（５Ａ）まで延びる前記少なくとも１つのキャビティ（１６）内にコンタクト層（２１）を形成するステップと、
    － 半導体層スタック（２）のうちの前記基板（８）から遠ざかる方を向いた面上に第１の主電極（３）を形成するステップと、
    － 前記半導体層スタック（２）のうちの前記第１の主電極（３）から遠ざかる方を向いた面上に第２の主電極（４）を形成するステップと
    を含み、
    － 前記ゲート電極層（５、９４）は、前記第１の主電極（３、９２１）と前記第２の主電極（４、９２２）との間に位置し、
    － 前記半導体層スタック（２、９３）は、前記第１の主電極（３、９２１）と前記第２の主電極（４、９２２）との間に位置し、前記第１の主電極（３、９２１）および前記第２の主電極（４、９２２）に電気的に接触し、前記半導体層スタック（２、９３）は、
    － 前記第１の導電型の前記第１の半導体層（１５、１５Ａ）および第２の導電型の第２の半導体層（１４）であって、前記第１の半導体層および前記第２の半導体層（１３、１４Ａ、１４Ｂ、１５Ａ、１５Ｂ、９５、９３１、９３２、９３３）は、導電型およびドーピング濃度の少なくとも一方において異なっている、第１の半導体層（１５、１５Ａ）および第２の半導体層（１４）と、
    － 前記ゲート電極層（５、９４）を貫いて延びる複数のピラー状またはフィン状領域（２０、９３０）であって、前記第１の主電極（３、９２１）に配置された第１のドーピング濃度および前記第１の導電型を有する前記コンタクト層（２１）を各々が備えている複数のピラー状またはフィン状領域（２０、９３０）と
    を備え、
    － 各々のコンタクト層（２１）は、前記ゲート電極層（５、９４）のうちの前記第１の主電極（３、９２１）に面する面（５Ａ）まで延び、
    － 隣り合うピラー状またはフィン状領域（２０、９３０）の前記コンタクト層（２１）は、隣り合うピラー状またはフィン状領域（２０、９３０）の前記コンタクト層（２１）が前記ゲート電極層（５、９４）のうちの前記第１の主電極（３、９２１）に面する前記面において連続的に配置されるように、前記ゲート電極層（５、９４）のうちの前記第１の主電極（３、９２１）に面する前記面において合流している、方法。
  16. 前記方法は、前記ゲート電極層（５）の製造後に前記コンタクト層（２１）を形成するために設けられる前記第１の導電型の前記半導体層（１５、１５Ａ）を形成するステップを含む、先行する請求項に記載の方法。
  17. 前記方法は、
    － 各々のキャビティ（１６）内で前記第１の主面（８Ａ）上で前記コンタクト層（２１）と前記基板（８）との間に前記第２の導電型の前記第２の半導体層（１４）を選択的に形成して、チャネル層（２２）を形成するステップと、
    － 各々のキャビティ（１６）内で前記第１の主面（８Ａ）上で前記チャネル層（２２）と前記基板（８）との間に前記第１の導電型の半導体層（１３）を選択的に形成して、ドレイン層（２３）を形成するステップと
    を含む、先行する２つの請求項に記載の方法。
  18. パワー半導体デバイス（１、１＊）を製造するための方法であって、
    Ａ）基板（８、９５１、９６１）を用意するステップと、
    Ｂ）半導体層スタック（２、９３）のピラーまたはフィン（２０、９３０）のための半導体マスク（１１、９６３）を前記基板（８、９５１、９６１）上に設けるステップと、
    Ｃ）前記半導体マスク（１１、９６３）の側壁に絶縁体材料の管（９６４）または形成板を形成するステップと、
    Ｄ）ＳｉＣを含む前記半導体層スタック（２、９３）を前記管（９６４）または形成板の中または周囲に成長させるステップと
    を含み、
    前記管（９６４）または形成板は、完成後の前記パワー半導体デバイス（１、１＊）内に維持される、方法。
  19. 請求項１～１４のいずれか１項に記載のパワー半導体デバイス（１）が製造され、
    前記基板（９５１、９６１）は、半導体基板であり、
    方法ステップＢ）は、以下のサブステップ、すなわち
    Ｂ１）連続的な出発層（６２）を成長させるサブステップ、および
    Ｂ２）前記ピラーのポジ型である前記半導体マスク（６３）がもたらされるように、前記連続的な出発層（６２）を構造化するサブステップ
    を含み、
    前記半導体マスク（６３）は、ステップＣ）の後かつステップＤ）の前に完全に除去され、
    ステップＤ）において、前記ピラー（３０）は前記管（６４）内に選択的に成長させられ、隣り合う管（６４）の間の空間は、ステップＤ）においていかなる固体材料も有さず、
    ステップＤ）に、ステップＥ）、すなわち、
    Ｅ）前記ピラー（３０）の間に前記ゲート電極層（４）を製造するステップ
    が続き、
    前記半導体基板（５１、６１）は、ステップＤ）の後に除去される、請求項１８に記載の方法。
  20. 方法ステップＢ）において、前記半導体マスク（６３）が、前記ピラー（３０）のネガ型として設けられ、
    ステップＣ）の後に、ステップＣ１）において、隣り合う管（６４）の間の空間が、少なくとも１つの充てん材料（６５）または少なくとも１つのさらなる半導体材料（６８）で満たされ、
    ステップＣ１）とステップＤ）との間で、前記半導体マスク（６３）は除去され、
    前記半導体マスク（６３）は、ステップＣ）の後かつステップＤ）の前に完全に除去される、請求項１８または１９のいずれか１項に記載の方法。
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