JP2024082455A - 電界効果トランジスタ - Google Patents
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Abstract
【課題】ゲートの配線抵抗とゲート・ドレイン間の寄生容量成分を下げること。【解決手段】電界効果トランジスタ１００は、電子走行層と、電子走行層の上に配置された電子供給層１８と、電子供給層１８の上に配置された複数のソース電極２２、複数のドレイン電極２４、および複数のゲート構造２６とを備える。各ゲート構造２６は、ゲート層２６Ａと、ゲート層２６Ａの上に配置されたゲート電極２６Ｂとを含む。電界効果トランジスタ１００はさらに、Ｘ方向に隣り合うドレイン電極２４間の位置にて電子走行層および電子供給層１８の双方に設けられた第１高抵抗領域５２と、Ｘ方向に隣り合うゲート構造２６を各々電気的に接続する複数のゲート連結部３０と、第１高抵抗領域５２の上方に位置し、複数のゲート連結部３０と電気的に接続されるゲート配線３６と、ゲート配線３６と第１高抵抗領域５２との間に設けられた絶縁層とを備える。【選択図】図１
Description
本開示は、電界効果トランジスタに関する。
現在、窒化ガリウム（ＧａＮ）等のIII-V族半導体を用いた電界効果トランジスタ（ＦＥＴ）の一つである高電子移動度トランジスタ（ＨＥＭＴ）の製品化が進んでいる。ＨＥＭＴは、半導体ヘテロ接合の界面付近に形成された二次元電子ガス（２ＤＥＧ）を導電経路（チャネル）として使用する（例えば、特許文献１参照）。ＨＥＭＴを利用したパワートランジスタは、典型的なシリコン（Ｓｉ）パワートランジスタと比較して、低オン抵抗および高速・高周波動作を可能にしたデバイスとして認知されている。
パワー用途のＨＥＭＴでは、スイッチングロスを低減しつつ高速スイッチングを実現することが求められている。この要求に応えるべく、ゲート・ドレイン間寄生容量とゲート配線抵抗の更なる低減が求められている。
本開示の一態様による電界効果トランジスタは、基板と、前記基板の上方に配置された第１窒化物半導体層と、前記第１窒化物半導体層の上に配置され、前記第１窒化物半導体層よりも大きなバンドギャップを有する第２窒化物半導体層と、前記第２窒化物半導体層の上に、平面視で第１方向に各々延在し且つ前記第１方向および該第１方向と直交する第２方向に並んで配置された複数のソース電極と、前記第２窒化物半導体層の上に、前記第１方向に各々延在し且つ前記第１方向および前記第２方向に並んで配置されるとともに、前記第２方向に前記複数のソース電極と１つずつ交互に配置された複数のドレイン電極と、前記第２窒化物半導体層の上に、前記第１方向に各々延在し且つ前記第１方向および前記第２方向に互いに並んで配置されるとともに、平面視で前記複数のソース電極の１つを各々囲む複数のゲート構造とを備える。前記複数のゲート構造は各々、前記第２窒化物半導体層の上に配置された第３窒化物半導体層と、前記第３窒化物半導体層の上に配置されたゲート電極とを含む。電界効果トランジスタはさらに、前記第１方向に隣り合う前記ドレイン電極間の位置にて前記第１窒化物半導体層および前記第２窒化物半導体層に設けられた第１高抵抗領域と、複数のゲート連結部であって、各々前記第１方向に隣り合う前記ゲート構造を電気的に接続する前記複数のゲート連結部と、前記第１高抵抗領域の上方に位置し、前記複数のゲート連結部と電気的に接続され、前記第２方向に延在するゲート配線と、前記複数のソース電極、前記複数のドレイン電極、前記複数のゲート構造、および前記複数のゲート連結部を覆い、前記ゲート配線と前記第１高抵抗領域との間に設けられた絶縁層とを備える。
本開示の一態様による電界効果トランジスタは、ゲート・ドレイン間寄生容量とゲート配線抵抗の低減を可能とすることで、スイッチングロスを低減しつつ高速スイッチングを実現することができる。
以下、添付図面を参照して本開示による電界効果トランジスタのいくつかの実施形態を説明する。なお、図面に示される構成要素は、分かり易さおよび明瞭化のために部分的に拡大されている場合があり、必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図ではハッチング線が省略されている場合があり、平面図では構成要素がハッチング線によって示されている場合がある。添付の図面は、本開示の実施形態を例示するものに過ぎず、本開示を制限するものとみなされるべきではない。
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
［第１実施形態］
以下、図１～図５を参照して、第１実施形態に係る例示的な電界効果トランジスタ１００について説明する。図１は、電界効果トランジスタ１００の概略平面図であり、図２は、図１の電界効果トランジスタ１００の部分拡大平面図である。図３は、図２のＦ３－Ｆ３線に沿った概略断面図であり、図４は、図１のＦ４－Ｆ４線に沿った概略断面図であり、図５は、図２のＦ５－Ｆ５線に沿った概略断面図である。
以下、図１～図５を参照して、第１実施形態に係る例示的な電界効果トランジスタ１００について説明する。図１は、電界効果トランジスタ１００の概略平面図であり、図２は、図１の電界効果トランジスタ１００の部分拡大平面図である。図３は、図２のＦ３－Ｆ３線に沿った概略断面図であり、図４は、図１のＦ４－Ｆ４線に沿った概略断面図であり、図５は、図２のＦ５－Ｆ５線に沿った概略断面図である。
電界効果トランジスタ１００は、窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）として構成され得る。窒化物半導体の代表例は、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）であり、一般には、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる。
なお、本開示において使用される「平面視」という用語は、明示的に別段の記載がない限り、各図に示される互いに直交するＸＹＺ軸のＺ方向に対象物（電界効果トランジスタ１００またはその構成要素）を視ることをいう。なお、以下では、Ｙ方向を第１方向、Ｘ方向を第２方向と言う場合がある。また、理解を容易にするために、＋Ｚ方向を上、－Ｚ方向を下、＋Ｘ方向を右、－Ｘ方向を左と言う場合がある。
［１－１．ＨＥＭＴの例示的な断面構造］
図１および図２に示されるように、電界効果トランジスタ１００は、各々窒化物半導体を用いたＨＥＭＴ構造を有する複数の単位トランジスタ１０を含む。以下では、まず、図３の断面図を参照して、単位トランジスタ１０のＨＥＭＴ構造の概要を説明する。
図１および図２に示されるように、電界効果トランジスタ１００は、各々窒化物半導体を用いたＨＥＭＴ構造を有する複数の単位トランジスタ１０を含む。以下では、まず、図３の断面図を参照して、単位トランジスタ１０のＨＥＭＴ構造の概要を説明する。
図３は、ＨＥＭＴ構造を有する単位トランジスタ１０の例示的な概略断面図である。なお、各単位トランジスタ１０のＨＥＭＴ構造は同じである。以下では、１つの単位トランジスタ１０に着目してＨＥＭＴ構造を説明するが、この説明は、他の単位トランジスタ１０にも同様に適用可能である。
単位トランジスタ１０（電界効果トランジスタ１００）は、基板１２と、基板１２上に形成されたバッファ層１４と、バッファ層１４上に形成された電子走行層１６と、電子走行層１６上に形成された電子供給層１８とを含む。基板１２は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、ＧａＮ、サファイア、または他の基板材料で形成され得る。例えば、基板１２は、導電性Ｓｉ基板である。基板１２の厚さは、例えば２００μｍ以上１５００μｍ以下であってよい。なお、各図に示されるＺ方向は、基板１２の主面と直交する方向である。
バッファ層１４は、基板１２と電子走行層１６との間に位置し、基板１２と電子走行層１６との間の熱膨張係数の不整合によるウェハ反りやクラック発生を抑制することができる任意の材料によって形成され得る。バッファ層１４は、１つまたは複数の窒化物半導体層を含み得る。例えば、バッファ層１４は、窒化アルミニウム（ＡｌＮ）層、窒化アルミニウムガリウム（ＡｌＧａＮ）層、および連続的に組成が変化するアルミニウム（Ａｌ）を有するグレーテッドＡｌＧａＮ層のうちの少なくとも１つを含み得る。例えば、バッファ層１４は、単一のＡｌＮ層、単一のＡｌＧａＮ層、ＡｌＧａＮ／ＧａＮ超格子構造を有する層、ＡｌＮ／ＡｌＧａＮ超格子構造を有する層、ＡｌＮ／ＧａＮ超格子構造を有する層、またはこれらの層のうちの２つ以上を組み合わせることによって形成され得る。
一例において、バッファ層１４は、基板１２上に形成された第１バッファ層と、第１バッファ層上に形成された第２バッファ層とを含む。第１バッファ層は、例えばＡｌＮ層であり、例えば２００ｎｍ程度の厚さを有し得る。第２バッファ層は、例えば複数のＡｌＧａＮ層を含み、各ＡｌＧａＮ層は例えば１００ｎｍ程度の厚さを有し得る。なお、バッファ層１４におけるリーク電流を抑制するために、バッファ層１４の一部に不純物を導入して半絶縁性にしてもよい。その場合、不純物は、例えば炭素（Ｃ）または鉄（Ｆｅ）であり、不純物の濃度は、例えば４×１０１６ｃｍ－３以上であってよい。
電子走行層１６は、窒化物半導体によって形成され得る。電子走行層１６は、第１窒化物半導体層に対応する。例えば、電子走行層１６はＧａＮ層であってよい。電子走行層１６の厚さは、例えば０．１μｍ以上２μｍ以下であってよい。なお、電子走行層１６におけるリーク電流を抑制するために、電子走行層１６の一部に不純物を導入して電子走行層１６の表層領域以外を半絶縁性にしてもよい。その場合、不純物は例えばＣであり、不純物の濃度は、例えばピーク濃度で１×１０１９ｃｍ－３以上であってよい。
電子供給層１８は、窒化物半導体によって形成され得る。電子供給層１８は、第２窒化物半導体層に対応する。例えば、電子供給層１８はＡｌＧａＮ層であってよい。ＡｌＧａＮ層では、Ａｌ組成が大きくなるほどバンドギャップが大きくなる。このため、ＡｌＧａＮ層である電子供給層１８は、ＧａＮ層である電子走行層１６よりも大きなバンドギャップを有している。例えば、電子供給層１８は、ＡｌｘＧａ１－ｘＮによって構成されており、ここで、ｘは０．１＜ｘ＜０．４、より好ましくは０．２＜ｘ＜０．３の範囲を有するが、必ずしもこの範囲に限定されない。電子供給層１８の厚さは、例えば５ｎｍ以上２０ｎｍ以下であってよい。
電子走行層１６と電子供給層１８は、互いに異なる格子定数を有する窒化物半導体によって構成されている。したがって、電子走行層１６を構成する窒化物半導体（例えば、ＧａＮ）と電子供給層１８を構成する窒化物半導体（例えば、ＡｌＧａＮ）とは格子不整合系の接合となっている。電子走行層１６および電子供給層１８の自発分極と、電子供給層１８のヘテロ接合部が受ける応力に起因するピエゾ分極とによって、電子走行層１６と電子供給層１８とのヘテロ接合界面付近における電子走行層１６の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、電子走行層１６と電子供給層１８とのヘテロ接合界面に近い位置（例えば、界面から数ｎｍ程度の距離）において電子走行層１６内には二次元電子ガス（２ＤＥＧ）２０が広がっている。
単位トランジスタ１０（電界効果トランジスタ１００）はさらに、電子供給層１８上に配置されたソース電極２２、ドレイン電極２４、およびゲート構造２６と、それらソース電極２２、ドレイン電極２４、およびゲート構造２６を覆う絶縁層２８とを含む。絶縁層２８は誘電体膜であり、例えば、窒化シリコン（ＳｉＮ）膜、二酸化シリコン（ＳｉＯ２）膜、酸窒化シリコン（ＳｉＯＮ）膜、アルミナ（Ａｌ２Ｏ３）膜、ＡｌＮ膜、および酸窒化アルミニウム（ＡｌＯＮ）膜のうちのいずれか１つの単膜か、またはそれらの２つ以上の組み合わせを含む複合膜によって構成されている。
ソース電極２２およびドレイン電極２４は、電子供給層１８の直下において電子走行層１６に発生している２ＤＥＧ２０にオーミック接触、すなわち、２ＤＥＧ２０に電気的に接続されている。ソース電極２２およびドレイン電極２４は、例えば、チタン（Ｔｉ）層、窒化チタン（ＴｉＮ）層、Ａｌ層、アルミニウム（Ａｌ）層、アルミニウムシリコン銅（ＡｌＳｉＣｕ）層、およびアルミニウム銅（ＡｌＣｕ）層のうちの少なくとも１つを用いた１つまたは複数の金属層によって形成され得る。ソース電極２２とドレイン電極２４は同じ金属材料で形成されている。ただし、ソース電極２２とドレイン電極２４は異なる金属材料で形成されてもよい。
ゲート構造２６は、電子供給層１８の上に配置されたゲート層２６Ａと、ゲート層２６Ａの上に配置されたゲート電極２６Ｂとを含む。ゲート層２６Ａは、電子供給層１８よりも小さなバンドギャップを有する窒化物半導体によって形成され得る。ゲート層２６Ａは、第３窒化物半導体層に対応する。例えば、電子供給層１８がＡｌＧａＮ層である場合、ゲート層２６Ａは、アクセプタ型不純物がドープされたＧａＮ層、すなわちｐ型ＧａＮ層であってよい。アクセプタ型不純物は、例えば、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）、および炭素（Ｃ）のうちの少なくとも１つであってよい。ゲート層２６Ａ中におけるアクセプタ型不純物の最大濃度は、例えば、７×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。
ゲート層２６Ａの厚さは特に限定されないが、ゲート耐圧等の種々のパラメータを考慮して適宜決定され得る。例えば、ゲート層２６Ａの厚さは、８０ｎｍ以上１５０ｎｍ以下であってよい。また、図３のＺＸ平面に沿ったゲート層２６Ａの断面形状は特に限定されず、例えば、矩形状、台形状、リッジ状、またはその他の任意の形状であってよい。
ゲート電極２６Ｂは、１つまたは複数の金属層によって形成され得る。ゲート電極２６Ｂは、ゲート層２６Ａとショットキー接合またはオーミック接合を形成している。例えば、ショットキー接合の場合、ゲート電極２６Ｂは、窒化チタン（ＴｉＮ）層、タングステンシリコン（ＷＳｉ）層、および窒化タングステンシリコン（ＷＳｉＮ）層のうちの少なくとも１つを用いて形成され得る。ＴｉＮ、ＷＳｉ、ＷＳｉＮ等の金属は高融点金属であるため、所望のゲート電極長を得るための微細加工がドライエッチングにより比較的容易に可能となる。また、ショットキー接合の場合は、ゲート電流を殆ど流れなくすることが可能となるため、ＨＥＭＴを用いたパワートランジスタの駆動が行いやすくなる。ゲート電極２６Ｂの厚さは、例えば５０ｎｍ以上３００ｎｍ以下であってよい。
ゲート電極２６Ｂは、Ｘ方向においてゲート層２６Ａよりも小さな幅を有し得る。このようなゲート構造２６は、ゲート電極２６ＢがＸ方向にゲート層２６Ａと同じ幅で形成される場合に比べてゲートリーク電流を低減する上で有利である。ただし、ゲート電極２６Ｂは、ゲート層２６Ａと同じ幅で形成されてもよい。
アクセプタ型不純物を含む窒化物半導体によってゲート層２６Ａが形成されている場合には、ゲート電極２６Ｂに電圧が印加されないゼロバイアス時に、ゲート層２６Ａの直下の領域における２ＤＥＧ２０が空乏化することで導電経路（チャネル）が遮断される。これにより、閾値電圧が正の値となるノーマリーオフ型のＨＥＭＴが実現される。
［１－２．電界効果トランジスタの例示的な平面レイアウト］
次に、図１および図２の平面図を主に参照しつつ図３～図５の断面図を参照して、電界効果トランジスタ１００の例示的な平面レイアウトについて説明する。なお、図示を分かり易くするために、図１および図２では、絶縁層２８の図示を省略している。
次に、図１および図２の平面図を主に参照しつつ図３～図５の断面図を参照して、電界効果トランジスタ１００の例示的な平面レイアウトについて説明する。なお、図示を分かり易くするために、図１および図２では、絶縁層２８の図示を省略している。
図１に示されるように、電界効果トランジスタ１００は、電子供給層１８上に、平面視でＹ方向（第１方向）およびＸ方向（第２方向）に並んで配置された複数のソース電極２２を含む。図１の例では、Ｘ方向に３列およびＹ方向に２列の計６つのソース電極２２が配置されている。各ソース電極２２は、Ｙ方向に延在する長尺状を有している。
また、電界効果トランジスタ１００は、電子供給層１８上に、平面視でＹ方向およびＸ方向に並んで配置された複数のドレイン電極２４を含む。図１の例では、Ｘ方向に２列およびＹ方向に２列の計４つのドレイン電極２４が配置されている。各ドレイン電極２４は、Ｙ方向に延在する長尺状を有している。ドレイン電極２４は、Ｘ方向にソース電極２２と１つずつ交互に配置されている。この場合、Ｘ方向の両端にはドレイン電極２４ではなくソース電極２２が位置し得る。この構造では、高電圧が印加されるドレイン電極２４の位置が、ソース電極２２の位置に比べて、電界効果トランジスタ１００の外周領域（後述する高抵抗領域）からＸ方向に離れている。このため、ドレイン電極２４から外周領域（高抵抗領域）を介した基板１２へのリーク電流を低減することができる。
また、電界効果トランジスタ１００は、電子供給層１８上に、平面視でＹ方向およびＸ方向に並んで配置された複数のゲート構造２６を含む。図１の例では、Ｘ方向に３列およびＹ方向に２列の、計６つのゲート構造２６が配置されている。各ゲート構造２６は、Ｙ方向に延在しつつ平面視でソース電極２２の１つを囲んでいる。すなわち、各ゲート構造２６は、環状に形成されている。
なお、本開示において使用される「環状」という用語は、端のない連続的な形状すなわちループを形成する任意の構造のみならず、例えばＣ字形状等のような切れ目（ギャップ）を有する概してループ形状の構造も指す。したがって、明示的に「閉じた環状」という場合は、端のない連続的な形状すなわちループを形成する任意の構造を指す一方、明示的に「開いた環状」という場合は、切れ目を有する概してループ形状の構造を指す。このような「環状」の形状には、楕円形だけでなく、直角の角部または丸みのある角部を有する複数の角部を含む任意の形状が含まれ得る。図１の例では、各ゲート構造２６は、閉じた環状に形成されている。
図３を参照して上述したように、各ゲート構造２６は、電子供給層１８の上に配置されたゲート層２６Ａと、ゲート層２６Ａの上に配置されたゲート電極２６Ｂとを含む。したがって、各ゲート層２６Ａおよび各ゲート電極２６Ｂも、閉じた環状に形成されている。このように、各ソース電極２２が複数のゲート構造２６のうちの対応する１つによって囲まれているため、互いに隣接するソース電極２２とドレイン電極２４との間のリーク電流が低減される。
なお、各ゲート構造２６がソース電極２２を囲む構造に代えてドレイン電極２４を囲む構造に変更することもできる。ただし、電界効果トランジスタ１００の耐圧を高くするためには、ゲート・ドレイン間距離をゲート・ソース間距離よりも大きくする必要がある。このため、各ゲート構造２６がドレイン電極２４を囲む構造の場合、ドレイン電極２４とそれを囲むゲート構造２６とのＹ方向の離間距離も相対的に大きくなるため、ソース電極２２を囲む構造に比べてチップ面積がＹ方向に大きくなる。
図１の例では、電界効果トランジスタ１００は、Ｘ方向に３列およびＹ方向に２列の計６つの単位トランジスタ１０を含む。各単位トランジスタ１０は、ソース電極２２と、そのソース電極２２を囲むゲート構造２６（ゲート層２６Ａおよびゲート電極２６Ｂ）と、そのゲート構造２６のＸ方向の一方側に隣接するドレイン電極２４とを含む。なお、図１の例では、Ｘ方向の中央に位置する単位トランジスタ１０と、Ｘ方向の最も右側に位置する単位トランジスタ１０とは、ドレイン電極２４を共有している。
なお、図１は６つの単位トランジスタ１０を一例として示しているが、単位トランジスタ１０の数は、より多い数またはより少ない数であってもよい。例えば、パワースイッチング用ＦＥＴとして所望のオン抵抗および電流値を得るために、単位トランジスタ１０の数をＸ方向および／またはＹ方向に増やしてもよい。
図１および図２に示されるように、電界効果トランジスタ１００は、Ｙ方向に隣り合うゲート構造２６を電気的に接続するゲート連結部３０を含む。図１の例では、Ｘ方向に３列で配置される３つのゲート構造２６に対応して３つのゲート連結部３０が配置されている。
図５に示されるように、ゲート構造２６と同様に、ゲート連結部３０も、ゲート層３０Ａとゲート電極３０Ｂとを含む。ゲート層３０Ａは、ゲート構造２６のゲート層２６Ａ（図３参照）と同様な構造を有しており、かつＹ方向に隣り合う各ゲート構造２６のゲート層２６Ａと連続して一体に形成されている。また、ゲート電極３０Ｂは、ゲート構造２６のゲート電極２６Ｂ（図３参照）と同様な構造を有しており、かつＹ方向に隣り合う各ゲート構造２６のゲート電極２６Ｂと連続して一体に形成されている。
ゲート連結部３０は、例えば平面視矩形状を有し得る。ゲート連結部３０のゲート電極３０Ｂは、Ｘ方向において、ゲート構造２６のゲート電極２６ＢのＸ方向の幅よりも大きな幅を有し得る。また、ゲート電極３０Ｂは、Ｙ方向においても、ゲート電極２６ＢのＸ方向の幅よりも大きな幅を有している。例えば、ゲート電極２６ＢのＸ方向の幅は、０．５μｍ以上１．５μｍ以下程度であってよく、これに対してゲート電極３０ＢのＸ方向およびＹ方向の各々の幅は、２μｍ以上５μｍ以下程度であってよい。
また、図５に示されるように、ゲート構造２６と同様、ゲート連結部３０においても、ゲート電極３０Ｂは、Ｘ方向においてゲート層３０Ａよりも小さな幅を有し得る。ゲート連結部３０がゲート構造２６よりも大きな幅を有することによって、ゲート連結部３０上への後述するゲート接続導体の配置が容易となる。
図１および図２に示されるように、電界効果トランジスタ１００は、複数のソース配線３２、複数のドレイン配線３４、およびゲート配線３６を含む。なお、図示を分かり易くするため、図１および図２では、ソース配線３２、ドレイン配線３４、およびゲート配線３６の各々の外縁を二点鎖線で示している。
ソース配線３２、ドレイン配線３４、およびゲート配線３６は、絶縁層２８（図３～図５参照）上に配置されている。したがって、ソース配線３２、ドレイン配線３４、およびゲート配線３６は同一層に位置している。絶縁層２８は、ソース電極２２、ドレイン電極２４、ゲート構造２６、およびゲート連結部３０を覆っている。したがって、ソース配線３２、ドレイン配線３４、およびゲート配線３６は、ソース電極２２、ドレイン電極２４、ゲート構造２６のゲート電極２６Ｂ、およびゲート連結部３０のゲート電極３０Ｂとは異なる層に配置されている。
ソース配線３２、ドレイン配線３４、およびゲート配線３６は、例えば、金（Ａｕ）、Ｃｕ、Ａｌ、またはＡｌとＣｕとの合金等で形成され得る。ソース配線３２、ドレイン配線３４、およびゲート配線３６は、例えば同じ材料で同時に形成され得る。
各ソース配線３２は、ソース電極２２がＸ方向に配置される領域に亘ってＸ方向に延在しており、絶縁層２８を貫通する複数のソース接続導体４２によって、各ソース電極２２に電気的に接続されている。同様に、各ドレイン配線３４は、ドレイン電極２４がＸ方向に配置される領域に亘ってＸ方向に延在しており、絶縁層２８を貫通する複数のドレイン接続導体４４によって、各ドレイン電極２４に電気的に接続されている。
ソース配線３２とドレイン配線３４とはＹ方向に１つずつ交互に配置されている。図１および図２の例では、ソース電極２２およびドレイン電極２４のＹ方向の延在領域に亘って、３つのソース配線３２と２つのドレイン配線３４とが１つずつ交互に配置されている。ただし、ソース配線３２の数およびドレイン配線３４の数は特に限定されず、より多い数またはより少ない数であってもよい。
なお、図１および図２の例では、各ソース電極２２の両端部分に２つのソース接続導体４２が配置される一方、各ソース電極２２の中央部分に３つのソース接続導体４２が配置されている。これは、各ソース電極２２の両端部分に接続されたソース配線３２に流れる電流の密度が少ないためである。ただし、各ソース配線３２と各ソース接続導体４２とを接続するソース接続導体４２の数は同数に揃えてもよい。
ゲート配線３６は、ゲート連結部３０がＸ方向に配置される領域に亘ってＸ方向に延在しており、絶縁層２８を貫通する１つ以上（図１および図２の例では１つ）のゲート接続導体４６によって、各ゲート連結部３０のゲート電極３０Ｂ（図５参照）に電気的に接続されている。上記したように、ゲート連結部３０のゲート電極３０Ｂはゲート構造２６のゲート電極２６Ｂと連続して一体に形成されているため、ゲート配線３６はゲート構造２６のゲート電極２６Ｂと電気的に接続されている。
ソース接続導体４２、ドレイン接続導体４４、およびゲート接続導体４６は、例えば、タングステン（Ｗ）等の金属材料を用いてプラグとして形成され得る。あるいは、ソース接続導体４２、ドレイン接続導体４４、およびゲート接続導体４６は、ソース配線３２、ドレイン配線３４、およびゲート配線３６と同じ配線材料を用いてビア導体として絶縁層２８に埋め込まれてもよい。ソース接続導体４２、ドレイン接続導体４４、およびゲート接続導体４６は各々、０．８μｍ以上２μｍ以下程度の直径を有し得る。
ゲート配線３６は、Ｙ方向において２つのソース配線３２の間に配置されている。言い換えれば、ゲート配線３６は、Ｙ方向においてソース配線３２に隣接している。この配置により、ゲート配線３６がドレイン配線３４に隣接する場合に比べてゲート・ドレイン間寄生容量が低減される。
また、図２に示されるように、ゲート配線３６の配線幅ＷＧは、ソース配線３２の配線幅ＷＳよりも小さく、かつドレイン配線３４の配線幅ＷＤよりも小さい。なお、配線幅ＷＧ，ＷＳ，ＷＤは各々、図Ｙ方向の寸法を指す。この構成により、ゲート配線３６の面積に依存するゲート・ドレイン間寄生容量およびゲート・ソース間寄生容量が低減される。
図１および図２に示されるように、電界効果トランジスタ１００は、Ｙ方向に隣り合うドレイン電極２４間の位置に設けられた第１高抵抗領域５２を含む。図４および図５に示されるように、第１高抵抗領域５２は、電子供給層１８の上面位置から電子走行層１６に形成される２ＤＥＧ２０のチャネル領域を越える位置に達する深さで形成され得る。したがって、第１高抵抗領域５２は、電子供給層１８と電子走行層１６の双方に亘って形成される。第１高抵抗領域５２は、ドレイン電極２４と等電位を有する２ＤＥＧ２０を電気的に分離する役割、すなわちＹ方向に隣り合うドレイン電極２４間の位置で２ＤＥＧ２０の導通を遮断する役割を果たす。
図１に示されるように、第１高抵抗領域５２は、例えばＸ方向に連続して形成され得る。したがって、ゲート配線３６は、平面視で第１高抵抗領域５２の上方に絶縁層２８（図４参照）を介して配置されている。また、図４に示されるように、第１高抵抗領域５２は、Ｙ方向に例えばゲート配線３６の配線幅ＷＧ以上の幅ＷＲ１で形成され得る。言い換えれば、ゲート配線３６がＹ方向に第１高抵抗領域５２をはみ出すことなく第１高抵抗領域５２の範囲内に形成されるように、ゲート配線３６の配線幅ＷＧは、第１高抵抗領域５２の幅ＷＲ１以下に設定され得る。
第１高抵抗領域５２は、２ＤＥＧ２０が実質的に消滅する領域であり、２ＤＥＧ２０が存在しているチャネル領域よりもシート抵抗が３桁以上高い領域である。第１高抵抗領域５２は、２ＤＥＧ２０のチャネル領域よりも高抵抗の領域を形成する不純物を含む。例えば、第１高抵抗領域５２は、イオン注入によって導入された不純物を含む。イオン注入を用いることにより、例えばエッチングによってチャネル領域を除去して第１高抵抗領域５２を形成する場合に比べて、電子供給層１８の上面の平坦性を維持しつつ再現性良く第１高抵抗領域５２を形成することが可能となる。
イオン注入の場合、イオン種（不純物）としては、例えば、ヘリウム（Ｈｅ）、ホウ素（Ｂ）、窒素（Ｎ）、酸素（Ｏ）、フッ素（Ｆ）、およびアルゴン（Ａｒ）のうちの少なくとも１つを用いることができる。例えば、第１高抵抗領域５２は、電子走行層１６を形成する第１窒化物半導体層、電子供給層１８を形成する第２窒化物半導体層、およびゲート層２６Ａを形成する第３窒化物半導体層を順にエピタキシャル成長によって積層した後、第３窒化物半導体層を介して第１および第２窒化物半導体層にイオン注入を行うことで形成され得る。この場合、上記のイオン種は比較的軽い元素であるために、第３窒化物半導体層を介してイオン注入を行っても、２ＤＥＧ２０が形成される電子走行層１６（第１窒化物半導体層）の領域にイオン種を到達させて第１高抵抗領域５２を形成することができる。
電界効果トランジスタ１００の動作時、ドレイン電極２４の直下の領域に存在する２ＤＥＧ２０はドレイン電極２４と等電位となる。このため、第１高抵抗領域５２が設けられていない場合には、Ｙ方向に隣り合うドレイン電極２４間の直下の領域に存在する２ＤＥＧ２０もドレイン電極２４と等電位となる。その結果、ゲート配線３６と、ドレイン電極２４と等電位の２ＤＥＧ２０との間で形成されるゲート・ドレイン間寄生容量が大きくなる。
これに対し、Ｙ方向に隣り合うドレイン電極２４間の位置に第１高抵抗領域５２が設けられることで、ドレイン電極２４と等電位の２ＤＥＧ２０が第１高抵抗領域５２の位置で電気的に分離される。これにより、ゲート配線３６と、ドレイン電極２４と等電位の２ＤＥＧ２０との間で形成されるゲート・ドレイン間寄生容量が低減される。この場合、特にゲート配線３６の配線幅ＷＧが第１高抵抗領域５２の幅ＷＲ１以下とされるため、ゲート配線３６はＹ方向に第１高抵抗領域５２をはみ出さない。このため、ゲート・ドレイン間寄生容量は大きく低減される。
図１および図２に示されるように、電界効果トランジスタ１００はさらに、平面視において複数のソース電極２２と複数のドレイン電極２４と複数のゲート構造２６とを囲む第２高抵抗領域５４を含む。例えば、第２高抵抗領域５４は、電界効果トランジスタ１００の外周領域に（例えば、外周縁に沿って）環状に形成され得る。詳細な断面の図示は省略しているが、上述した第１高抵抗領域５２（図４および図５）と同様、第２高抵抗領域５４も、例えば電子供給層１８と電子走行層１６の双方に亘って形成されている。例えば、第１高抵抗領域５２と第２高抵抗領域５４は同時に形成され得る。
第１高抵抗領域５２と同様、第２高抵抗領域５４も、２ＤＥＧ２０が実質的に消滅する領域であり、２ＤＥＧ２０が存在しているチャネル領域よりもシート抵抗が３桁以上高い領域である。第２高抵抗領域５４も、２ＤＥＧ２０のチャネル領域よりも高抵抗の領域を形成する不純物を含む。例えば、第２高抵抗領域５４は、イオン注入によって導入された不純物を含む。イオン注入を用いることにより、例えばエッチングによりチャネル領域を除去して第２高抵抗領域５４を形成する場合に比べて、電子供給層１８の上面の平坦性を維持しつつ再現性良く第２高抵抗領域５４を形成することが可能となる。
第２高抵抗領域５４が電界効果トランジスタ１００の外周領域に環状に形成されることで、複数（図１の例では６つ）の単位トランジスタ１０が形成される素子形成領域全体が第２高抵抗領域５４によって囲まれる。これにより、ドレイン・ソース間リーク電流およびドレイン・ゲート間リーク電流が２ＤＥＧ２０を介して電界効果トランジスタ１００の外周領域に流れることが抑制される。
また、図１の例では、第１高抵抗領域５２が第２高抵抗領域５４に接続されている。したがって、Ｘ方向に並ぶ複数（図１の例では３つ）の単位トランジスタ１０が第１高抵抗領域５２と第２高抵抗領域５４によって囲まれている。これにより、ドレイン電極２４と等電位の２ＤＥＧ２０の領域が素子形成領域内で分断されるため、２ＤＥＧ２０を介したドレイン・ソース間リーク電流およびドレイン・ゲート間リーク電流が抑制される。
さらに、図１の例では、各ドレイン電極２４は、Ｙ方向における一方側に隣接する第１高抵抗領域５２と、Ｙ方向における他方側に隣接する第２高抵抗領域５４と、Ｘ方向における両側に隣接するゲート構造２６とによって囲まれている。これにより、ドレイン電極２４と等電位の２ＤＥＧ２０の領域が素子形成領域内でさらに分断されるため、２ＤＥＧ２０を介したドレイン・ソース間リーク電流およびドレイン・ゲート間リーク電流がさらに抑制される。
なお、単位トランジスタ１０がＹ方向に３列以上で配置されている場合は、電界効果トランジスタ１００のＹ方向の両端以外に配置されている各ドレイン電極２４は、Ｙ方向における両側に隣接する第１高抵抗領域５２と、Ｘ方向における両側に隣接するゲート構造２６とによって囲まれる。
図２に示されるように、ドレイン電極２４は、Ｙ方向に第１高抵抗領域５２と距離ｄ１で離間している。また、ドレイン電極２４は、Ｘ方向にゲート構造２６と距離ｄ２で離間している。この場合、距離ｄ１は、距離ｄ２よりも大きくなるように設定され得る。この構成では、ドレイン電極２４と第１高抵抗領域５２との間で印加される電界が、ドレイン電極２４とゲート構造２６との間に印加される電界よりも小さくなる。これにより、ドレイン電極２４と第１高抵抗領域５２との間で発生する電界に起因してゲート・ドレイン間耐圧が低下することが抑制される。
［１－３．電界効果トランジスタの作用］
電界効果トランジスタ１００の動作時、ドレイン電極２４の直下の領域に存在する２ＤＥＧ２０はドレイン電極２４と等電位となる。電界効果トランジスタ１００は、Ｙ方向に隣り合うドレイン電極２４間の位置に第１高抵抗領域５２を含む。第１高抵抗領域５２は２ＤＥＧ２０が実質的に消滅する領域であり、ドレイン電極２４と等電位の２ＤＥＧ２０を電気的に分離する。すなわち、第１高抵抗領域５２は、Ｙ方向に隣り合うドレイン電極２４間の位置で２ＤＥＧ２０の導通を遮断する。これにより、第１高抵抗領域５２の上方に位置するゲート配線３６と、ドレイン電極２４と等電位の２ＤＥＧ２０との間で形成されるゲート・ドレイン間寄生容量が低減される。特にゲート配線３６がＹ方向において第１高抵抗領域５２をはみ出さないことから、ゲート・ドレイン間寄生容量は大きく低減される。
電界効果トランジスタ１００の動作時、ドレイン電極２４の直下の領域に存在する２ＤＥＧ２０はドレイン電極２４と等電位となる。電界効果トランジスタ１００は、Ｙ方向に隣り合うドレイン電極２４間の位置に第１高抵抗領域５２を含む。第１高抵抗領域５２は２ＤＥＧ２０が実質的に消滅する領域であり、ドレイン電極２４と等電位の２ＤＥＧ２０を電気的に分離する。すなわち、第１高抵抗領域５２は、Ｙ方向に隣り合うドレイン電極２４間の位置で２ＤＥＧ２０の導通を遮断する。これにより、第１高抵抗領域５２の上方に位置するゲート配線３６と、ドレイン電極２４と等電位の２ＤＥＧ２０との間で形成されるゲート・ドレイン間寄生容量が低減される。特にゲート配線３６がＹ方向において第１高抵抗領域５２をはみ出さないことから、ゲート・ドレイン間寄生容量は大きく低減される。
また、ソース配線３２、ドレイン配線３４、およびゲート配線３６は、ソース電極２２、ドレイン電極２４、ゲート電極２６Ｂ，３０Ｂとは異なる層に配置されている。したがって、ソース電極２２、ドレイン電極２４、ゲート電極２６Ｂ，３０Ｂの材料とは異なる材料を用いてソース配線３２、ドレイン配線３４、およびゲート配線３６を形成することができる。
例えば、ゲート電極２６Ｂ，３０Ｂは、ゲート層２６Ａ，３０Ａとショットキー接合を形成するために、ＴｉＮ、ＷＳｉ、およびＷＳｉＮのうちの少なくとも１つを用いて形成される。これらの高融点金属は、上記したように微細加工（ゲート電極２６Ｂ，３０Ｂの形成）を容易化する利点を有する一方、比抵抗が高いためにゲート配線３６の材料に用いた場合には配線抵抗が大きくなる。したがって、高融点金属は、高速スイッチングを実現する配線材料として不向きである。これは、ゲート配線３６のみならず、ソース配線３２およびドレイン配線３４についても同様に言える。
この点、ソース配線３２、ドレイン配線３４、およびゲート配線３６には、ソース電極２２、ドレイン電極２４、ゲート電極２６Ｂ，３０Ｂの材料とは異なる材料を選択することが可能である。したがって、より小さな配線抵抗を実現する金属、例えば、上述したＡｕ、Ｃｕ、Ａｌ、またはＡｌとＣｕとの合金等を配線材料として選択することが可能となる。
第１実施形態の電界効果トランジスタ１００は、以下の利点を有する。
（１－１）Ｙ方向に隣り合うドレイン電極２４間の位置に第１高抵抗領域５２が設けられている。第１高抵抗領域５２は、Ｙ方向に隣り合うドレイン電極２４間の位置で２ＤＥＧ２０の導通を遮断する。この構成によれば、第１高抵抗領域５２の上方に配置されたゲート配線３６と、ドレイン電極２４と等電位の２ＤＥＧ２０との間で形成されるゲート・ドレイン間寄生容量を低減することができる。これにより、高速スイッチングさせるとともにスイッチングロスを低減したＨＥＭＴを実現することができる。
（１－１）Ｙ方向に隣り合うドレイン電極２４間の位置に第１高抵抗領域５２が設けられている。第１高抵抗領域５２は、Ｙ方向に隣り合うドレイン電極２４間の位置で２ＤＥＧ２０の導通を遮断する。この構成によれば、第１高抵抗領域５２の上方に配置されたゲート配線３６と、ドレイン電極２４と等電位の２ＤＥＧ２０との間で形成されるゲート・ドレイン間寄生容量を低減することができる。これにより、高速スイッチングさせるとともにスイッチングロスを低減したＨＥＭＴを実現することができる。
（１－２）ゲート配線３６の配線幅ＷＧは、ゲート配線３６がＹ方向に第１高抵抗領域５２をはみ出さないように、第１高抵抗領域５２の幅ＷＲ１以下に設定されている。この構成によれば、ゲート・ドレイン間寄生容量をより低減することができる。
（１－３）ゲート配線３６は、絶縁層２８上に設けられている。絶縁層２８は、ゲート構造２６およびゲート連結部３０を覆っている。したがって、ゲート配線３６は、ゲート構造２６のゲート電極２６Ｂおよびゲート連結部３０のゲート電極３０Ｂとは異なる層に配置されている。この構成によれば、ゲート電極２６Ｂ，３０Ｂの材料とは異なる材料をゲート配線３６の材料として選択することができる。例えば、比抵抗の大きな高融点金属でゲート電極２６Ｂ，３０Ｂが形成される場合にも、より小さな配線抵抗を実現する金属でゲート配線３６を形成することができる。これにより、ゲート配線抵抗を低減して高速スイッチングを実現することができる。
（１－４）電界効果トランジスタ１００の外周領域に、平面視で複数のソース電極２２と複数のドレイン電極２４と複数のゲート構造２６とを囲む第２高抵抗領域５４が設けられている。この構成によれば、素子形成領域の全体が第２高抵抗領域５４によって囲まれるため、ドレイン・ソース間リーク電流およびドレイン・ゲート間リーク電流が２ＤＥＧ２０を介して電界効果トランジスタ１００の外周領域に流れることを抑制することができる。
（１－５）第２高抵抗領域５４は第１高抵抗領域５２に接続されている。この構成によれば、ドレイン電極２４と等電位の２ＤＥＧ２０の領域が素子形成領域内で分断されるため、ドレイン・ソース間リーク電流およびドレイン・ゲート間リーク電流を抑制することができる。
（１－６）各ドレイン電極２４は、Ｙ方向の一方側に隣接する第１高抵抗領域５２と、Ｙ方向の他方側に隣接する第２高抵抗領域５４と、Ｘ方向の両側に隣接するゲート構造２６とによって囲まれている。なお、単位トランジスタ１０がＹ方向に３列以上で配置されている場合は、電界効果トランジスタ１００のＹ方向の両端以外に配置されている各ドレイン電極２４は、Ｙ方向の両側に隣接する第１高抵抗領域５２と、Ｘ方向の両側に隣接するゲート構造２６とによって囲まれる。この構成によれば、ドレイン電極２４と等電位の２ＤＥＧ２０の領域が素子形成領域内でさらに分断されるため、ドレイン・ソース間リーク電流およびドレイン・ゲート間リーク電流をさらに抑制することができる。
（１－７）Ｙ方向におけるドレイン電極２４と第１高抵抗領域５２との間の距離ｄ１は、Ｘ方向におけるドレイン電極２４とゲート構造２６との間の距離ｄ２よりも大きい。この構成によれば、ドレイン電極２４と第１高抵抗領域５２との間で発生する電界に起因してゲート・ドレイン間耐圧が低下することを抑制することができる。
（１－８）ゲート配線３６に加えて、ソース配線３２およびドレイン配線３４も絶縁層２８上に設けられている。絶縁層２８は、ソース電極２２およびドレイン電極２４を覆っているため、ソース配線３２およびドレイン配線３４は、ソース電極２２およびドレイン電極２４とは異なる層に配置されている。このため、ソース電極２２およびドレイン電極２４の材料とは異なる材料（例えば、ゲート配線３６と同じ材料）をソース配線３２およびドレイン配線３４の材料として選択することができる。これにより、ソース配線３２およびドレイン配線３４の配線抵抗を低減することができる。
（１－９）ゲート配線３６は、Ｙ方向において、ソース配線３２に隣接している。この構成によれば、ゲート配線３６がドレイン配線３４に隣接する場合に比べて、ゲート・ドレイン間寄生容量を低減することが可能となる。
（１－１０）ゲート配線３６の配線幅ＷＧは、ソース配線３２の配線幅ＷＳよりも小さく、かつドレイン配線３４の配線幅ＷＤよりも小さい。この構成によれば、ゲート配線３６の面積に依存するゲート・ドレイン間寄生容量およびゲート・ソース間寄生容量を低減することが可能となる。
（１－１１）第１および第２高抵抗領域５２，５４は、２ＤＥＧ２０のチャネル領域よりも高抵抗の領域を形成する不純物を含み、２ＤＥＧ２０が実質的に消滅する領域として形成されている。例えば、第１および第２高抵抗領域５２，５４は、イオン注入によって導入された不純物を含む。イオン注入を用いることにより、例えばエッチングによってチャネル領域を除去して第１および第２高抵抗領域５２，５４を形成する場合に比べて、電子供給層１８の上面の平坦性を維持しつつ、再現性良く第１および第２高抵抗領域５２，５４を形成することが可能となる。
（１－１２）各ゲート構造２６のゲート層２６Ａは、アクセプタ型不純物を含む窒化物半導体によって形成されている。この構成によれば、各単位トランジスタ１０をノーマリーオフ型ＨＥＭＴとして実装することができる。
（１－１３）各ゲート構造２６のゲート電極２６Ｂは、ゲート層２６Ａとショットキー接合を形成する金属によって形成されている。この場合、例えば、ＴｉＮ、ＷＳｉ、およびＷＳｉＮのうちの少なくとも１つを用いてゲート電極２６Ｂを形成することができる。これらの金属は比抵抗の高い高融点金属であるが、上記（１－３）に記載したようにゲート配線３６は異なる金属で形成可能であるため、ゲート配線抵抗の増加を抑制することができる。
［第２実施形態］
次に、図６～図１０を参照して、第２実施形態に係る例示的な電界効果トランジスタ２００について説明する。図６は、電界効果トランジスタ２００の概略平面図であり、図７は、図６の電界効果トランジスタ２００の部分拡大平面図である。図８は、図７のＦ８－Ｆ８線に沿った概略断面図であり、図９は、図６のＦ９－Ｆ９線に沿った概略断面図であり、図１０は、図７のＦ１０－Ｆ１０線に沿った概略断面図である。
次に、図６～図１０を参照して、第２実施形態に係る例示的な電界効果トランジスタ２００について説明する。図６は、電界効果トランジスタ２００の概略平面図であり、図７は、図６の電界効果トランジスタ２００の部分拡大平面図である。図８は、図７のＦ８－Ｆ８線に沿った概略断面図であり、図９は、図６のＦ９－Ｆ９線に沿った概略断面図であり、図１０は、図７のＦ１０－Ｆ１０線に沿った概略断面図である。
第２実施形態は、第１実施形態のソース電極２２、ドレイン電極２４、および絶縁層２８の構成が変更されている点で第１実施形態と異なり、その他の構成については第１実施形態と同じである。なお、図６～図１０に示す第２実施形態の構成において、図１～図５に示す第１実施形態と同様の構成には同じ符号を付している。以下では、第１実施形態と同様な構成については説明を省略し、第１実施形態と異なる構成要素を中心に説明する。
［２－１．第２実施形態のＨＥＭＴの例示的な断面構造］
図６および図７に示されるように、電界効果トランジスタ２００は、各々窒化物半導体を用いたＨＥＭＴ構造を有する複数の単位トランジスタ１１０を含む。以下では、まず、図８の断面図を参照して、第２実施形態における単位トランジスタ１１０のＨＥＭＴ構造を第１実施形態との相違点を中心に説明する。
図６および図７に示されるように、電界効果トランジスタ２００は、各々窒化物半導体を用いたＨＥＭＴ構造を有する複数の単位トランジスタ１１０を含む。以下では、まず、図８の断面図を参照して、第２実施形態における単位トランジスタ１１０のＨＥＭＴ構造を第１実施形態との相違点を中心に説明する。
図８は、ＨＥＭＴ構造を有する単位トランジスタ１１０の例示的な概略断面図である。なお、各単位トランジスタ１１０のＨＥＭＴ構造は同じである。以下では、１つの単位トランジスタ１１０に着目してＨＥＭＴ構造を説明するが、この説明は、他の単位トランジスタ１１０にも同様に適用可能である。
図８～図１０に示されるように、第２実施形態の単位トランジスタ１１０（電界効果トランジスタ２００）は、第１実施形態のソース電極２２、ドレイン電極２４、および絶縁層２８（それぞれ図５参照）に代えて、それぞれソース電極１２２、ドレイン電極１２４、および絶縁層１２８を含む。
絶縁層１２８は、第１絶縁層１２８Ａと第２絶縁層１２８Ｂを含む。第１絶縁層１２８Ａは、ゲート構造２６を覆うように電子供給層１８上に形成されている。第１絶縁層１２８Ａは、ソース開口部１２８Ａ１とドレイン開口部１２８Ａ２を含む。なお、第１絶縁層１２８Ａは、ゲート連結部３０（図１０参照）も覆っている。第２絶縁層１２８Ｂは、ソース電極１２２およびドレイン電極１２４を覆うように第１絶縁層１２８Ａ上に形成されている。
第１および第２絶縁層１２８Ａ，１２８Ｂは各々誘電体膜であり、例えば、ＳｉＮ膜、ＳｉＯ２膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＡｌＮ膜、およびＡｌＯＮ膜のうちのいずれか１つの単膜か、またはそれらの２つ以上の組み合わせを含む複合膜によって構成されている。
ソース電極１２２は、第１絶縁層１２８Ａのソース開口部１２８Ａ１内に埋め込まれて電子供給層１８に接するソース電極コンタクト部１２２Ａと、ゲート構造２６を覆うように第１絶縁層１２８Ａ上に形成されたソース電極延在部１２２Ｂとを含む。
ソース電極延在部１２２Ｂは、ソース電極コンタクト部１２２Ａと一体に形成されており、ゲート構造２６を覆うとともにドレイン電極１２４に向けて延在している。ソース電極延在部１２２Ｂは、ドレイン電極１２４寄りのゲート構造２６（ゲート層２６Ａおよびゲート電極２６Ｂ）の端部に発生する電界集中を緩和するソースフィールドプレートの役割を果たす。
ソース電極コンタクト部１２２Ａは、平面視で各ゲート構造２６に囲まれている（図６および図７参照）。したがって、ソース電極コンタクト部１２２Ａは、第１実施形態のソース電極２２に対応する構成とみなすことができる。言い換えれば、第２実施形態のソース電極１２２は、第１実施形態のソース電極２２にソース電極延在部１２２Ｂを加えた構成とみなすことができる。なお、ソース電極コンタクト部１２２Ａは、必ずしもソース開口部１２８Ａ１に埋め込まれた部分のみと解釈されるべきでなく、ソース開口部１２８Ａ１から突出した部分を含んでもよい。
ドレイン電極１２４は、第１絶縁層１２８Ａのドレイン開口部１２８Ａ２に埋め込まれて電子供給層１８に接するドレイン電極コンタクト部１２４Ａを含む。ドレイン電極コンタクト部１２４Ａは、第１実施形態のドレイン電極２４に対応する構成とみなすことができる。なお、ドレイン電極コンタクト部１２４Ａは、必ずしもドレイン開口部１２８Ａ２に埋め込まれた部分のみと解釈されるべきでなく、ドレイン開口部１２８Ａ２から突出した部分を含んでもよい。
［２－２．第２実施形態の電界効果トランジスタの例示的な平面レイアウト］
次に、図６および図７の平面図を主に参照しつつ図８～図１０の断面図を参照して、電界効果トランジスタ２００の例示的な平面レイアウトを第１実施形態との相違点を中心に説明する。なお、図示を分かり易くするために、図６および図７では、絶縁層１２８（第１絶縁層１２８Ａおよび第２絶縁層１２８Ｂ）の図示を省略している。また、図６および図７では、ソース電極１２２およびドレイン電極１２４の各々の外縁を一点鎖線で示している。
次に、図６および図７の平面図を主に参照しつつ図８～図１０の断面図を参照して、電界効果トランジスタ２００の例示的な平面レイアウトを第１実施形態との相違点を中心に説明する。なお、図示を分かり易くするために、図６および図７では、絶縁層１２８（第１絶縁層１２８Ａおよび第２絶縁層１２８Ｂ）の図示を省略している。また、図６および図７では、ソース電極１２２およびドレイン電極１２４の各々の外縁を一点鎖線で示している。
図６の例では、電界効果トランジスタ２００は、Ｘ方向に３列およびＹ方向に２列の計６つの単位トランジスタ１１０を含む。ただし、単位トランジスタ１１０の数は、より多い数またはより少ない数であってもよい。各単位トランジスタ１１０は、ソース電極コンタクト部１２２Ａと、ソース電極コンタクト部１２２Ａを囲むゲート構造２６（ゲート層２６Ａおよびゲート電極２６Ｂ）と、ゲート構造２６のＸ方向の一方側に隣接するドレイン電極コンタクト部１２４Ａとを含む。なお、図６の例では、Ｘ方向の最も右側に位置する単位トランジスタ１１０と、Ｘ方向の中央に位置する単位トランジスタ１１０とは、ドレイン電極コンタクト部１２４Ａを共有している。
図６に示されるように、ソース電極１２２は、平面視において電界効果トランジスタ２００の素子形成領域（第２高抵抗領域５４によって囲まれた領域）のほぼ全域を覆うように形成され得る。例えば、ソース電極１２２は、複数のソース電極コンタクト部１２２Ａとソース電極延在部１２２Ｂとを一体に含む形状を有している。
図７に示されるように、ソース電極延在部１２２Ｂは、ドレイン電極１２４の位置に設けられた第１開口部１２２Ｃと、ゲート連結部３０の位置に設けられた第２開口部１２２Ｄとを含む。各ドレイン電極１２４は、第１開口部１２２Ｃ内に位置しており、平面視においてソース電極延在部１２２Ｂによって囲まれている。また、図１０に示されるように、各ゲート連結部３０のゲート電極３０Ｂとゲート配線３６とを接続するゲート接続導体４６は、第２開口部１２２Ｄ内に位置している。
図６および図７に示されるように、ソース電極延在部１２２Ｂは、Ｙ方向に隣り合うドレイン電極１２４間の位置で第１高抵抗領域５２の上方に位置するドレイン間延在領域１２２ＢＸを含む。このドレイン間延在領域１２２ＢＸは、Ｙ方向に隣り合う第１開口部１２２Ｃ間の領域に相当する。
図９に示されるように、ドレイン間延在領域１２２ＢＸは、第１高抵抗領域５２の上方において、第１絶縁層１２８Ａ上に位置している。ドレイン間延在領域１２２ＢＸは、Ｙ方向に第１高抵抗領域５２をはみ出すことなく第１高抵抗領域５２の範囲内に形成されるように、Ｙ方向に第１高抵抗領域５２の幅ＷＲ１以下の幅ＷＸで形成され得る。この構成では、ドレイン間延在領域１２２ＢＸがドレイン電極１２４と等電位の２ＤＥＧ２０上には存在しないため、ドレイン間延在領域１２２ＢＸ（すなわち、ソース電極１２２）と、ドレイン電極１２４と等電位の２ＤＥＧ２０との間で形成されるソース・ドレイン間寄生容量が低減される。
また、ドレイン間延在領域１２２ＢＸの幅ＷＸは、ゲート配線３６の配線幅ＷＧ以上に設定され得る。言い換えれば、ゲート配線３６がＹ方向にドレイン間延在領域１２２ＢＸをはみ出すことなくドレイン間延在領域１２２ＢＸの範囲内に形成されるように、ゲート配線３６の配線幅ＷＧは、ドレイン間延在領域１２２ＢＸの幅ＷＸ以下に設定され得る。ここで、上記したようにドレイン間延在領域１２２ＢＸの幅ＷＸが第１高抵抗領域５２の幅ＷＲ１以下であるとき、ゲート配線３６の配線幅ＷＧは第１高抵抗領域５２の幅ＷＲ１以下となる。この構成では、ゲート配線３６がドレイン電極１２４と等電位の２ＤＥＧ２０上には存在しないため、ゲート配線３６と、ドレイン電極１２４と等電位の２ＤＥＧ２０との間で形成されるゲート・ドレイン間寄生容量が低減される。
図７に示されるように、ドレイン開口部１２８Ａ２（すなわちその内部に埋め込まれたドレイン電極コンタクト部１２４Ａ）は、Ｙ方向に第１高抵抗領域５２と距離ｄ３で離間している。また、ドレイン開口部１２８Ａ２（ドレイン電極コンタクト部１２４Ａ）は、Ｘ方向にゲート構造２６と距離ｄ４で離間している。この場合、距離ｄ３は、距離ｄ４よりも大きくなるように設定され得る。この構成では、ドレイン電極１２４と第１高抵抗領域５２との間で印加される電界が、ドレイン電極１２４とゲート構造２６との間に印加される電界よりも小さくなる。これにより、ドレイン電極１２４と第１高抵抗領域５２との間で発生する電界に起因してゲート・ドレイン間耐圧が低下することが抑制される。
第２実施形態の電界効果トランジスタ２００は、第１実施形態の電界効果トランジスタ１００の利点に加えて、以下の利点を有する。
（２－１）絶縁層１２８は、電子供給層１８上に配置された第１絶縁層１２８Ａを含む。ソース電極１２２は、第１絶縁層１２８Ａのソース開口部１２８Ａ１内に埋め込まれて電子供給層１８に接するソース電極コンタクト部１２２Ａを含む。また、ドレイン電極１２４は、第１絶縁層１２８Ａのドレイン開口部１２８Ａ２内に埋め込まれて電子供給層１８に接するドレイン電極コンタクト部１２４Ａを含む。この構成によれば、ソース電極１２２およびドレイン電極１２４が例えばドライエッチングで形成される場合に第１絶縁層１２８Ａがエッチングストップ層として機能する。このため、ソース電極１２２およびドレイン電極１２４の形成に伴い電子供給層１８がダメージを受けることを抑制することができる。
（２－１）絶縁層１２８は、電子供給層１８上に配置された第１絶縁層１２８Ａを含む。ソース電極１２２は、第１絶縁層１２８Ａのソース開口部１２８Ａ１内に埋め込まれて電子供給層１８に接するソース電極コンタクト部１２２Ａを含む。また、ドレイン電極１２４は、第１絶縁層１２８Ａのドレイン開口部１２８Ａ２内に埋め込まれて電子供給層１８に接するドレイン電極コンタクト部１２４Ａを含む。この構成によれば、ソース電極１２２およびドレイン電極１２４が例えばドライエッチングで形成される場合に第１絶縁層１２８Ａがエッチングストップ層として機能する。このため、ソース電極１２２およびドレイン電極１２４の形成に伴い電子供給層１８がダメージを受けることを抑制することができる。
（２－２）ソース電極１２２は、複数のソース電極コンタクト部１２２Ａと一体に形成され、複数のゲート構造２６を覆うとともに複数のドレイン電極１２４に向けて延在するソース電極延在部１２２Ｂを含む。この構成によれば、ソース電極延在部１２２Ｂは、各ドレイン電極１２４寄りの各ゲート構造２６（ゲート層２６Ａおよびゲート電極２６Ｂ）の端部に発生する電界集中を緩和するソースフィールドプレートの役割を果たす。これにより、追加の工程を発生させることなく、耐圧を向上させた電界効果トランジスタ２００を実現することができる。
（２－３）各ドレイン電極１２４は、平面視でソース電極延在部１２２Ｂによって囲まれている。この構成によれば、ドレイン電極１２４で発生する高電位がソース電極延在部１２２Ｂ（すなわちソース電極１２２）で囲まれることにより、チップ周囲からの水分の浸入などに対する耐湿性を高めることができる。
（２－４）ソース電極延在部１２２Ｂは、Ｙ方向に隣り合うドレイン電極１２４間の位置で第１高抵抗領域５２の上方に位置するドレイン間延在領域１２２ＢＸを含む。ドレイン間延在領域１２２ＢＸは、Ｙ方向に第１高抵抗領域５２の幅ＷＲ１以下の幅ＷＸで形成されている。この構成によれば、ドレイン間延在領域１２２ＢＸ（すなわちソース電極１２２）と、ドレイン電極１２４と等電位の２ＤＥＧ２０との間で形成されるソース・ドレイン間寄生容量を低減することができる。
（２－５）ゲート配線３６は、ドレイン間延在領域１２２ＢＸ（すなわちソースでん極１２２）の上部に第２絶縁層１２８Ｂを介して存在している。この構成によれば、ゲート配線３６と、ドレイン電極１２４と等電位の２ＤＥＧ２０との間で形成されるゲート・ドレイン間寄生容量をさらに低減することができる。
（２－６）また、ゲート配線３６の配線幅ＷＧは、ドレイン間延在領域１２２ＢＸの幅ＷＸ以下に設定されている。この構成によれば、ゲート配線３６がドレイン電極１２４と等電位の２ＤＥＧ２０上には存在しないため、ゲート配線３６と、ドレイン電極１２４と等電位の２ＤＥＧ２０との間で形成されるゲート・ドレイン間寄生容量をさらに低減することができる。
（２－７）Ｙ方向におけるドレイン開口部１２８Ａ２（すなわちその内部に埋め込まれたドレイン電極コンタクト部１２４Ａ）と第１高抵抗領域５２との間の距離ｄ３は、ドレイン開口部１２８Ａ２（ドレイン電極コンタクト部１２４Ａ）とゲート構造２６との間の距離ｄ４よりも大きくなるように設定されている。この構成によれば、ドレイン電極１２４と第１高抵抗領域５２との間で発生する電界に起因してゲート・ドレイン間耐圧が低下することを抑制することができる。
［第１応用例］
以下、図１１を参照して、第１実施形態の電界効果トランジスタ１００の第１応用例について説明する。なお、ここでは、第１実施形態の電界効果トランジスタ１００を適用した場合について説明するが、第２実施形態の電界効果トランジスタ２００も適用することができる。
以下、図１１を参照して、第１実施形態の電界効果トランジスタ１００の第１応用例について説明する。なお、ここでは、第１実施形態の電界効果トランジスタ１００を適用した場合について説明するが、第２実施形態の電界効果トランジスタ２００も適用することができる。
図１１に示されるように、電界効果トランジスタ３００は、第１実施形態の単位トランジスタ１０の数を４倍にするとともに、電極パッドとして、ゲートパッド３１０、ソースパッド３２０、およびドレインパッド３３０を含むものである。このように、単位トランジスタ１０の数を多くすることで、より低抵抗の電界効果トランジスタを実現することができる。なお、単位トランジスタ１０の数は、所望のオン抵抗に応じてより多い数（またはより少ない数）とすることもできる。
ゲートパッド３１０、ソースパッド３２０、およびドレインパッド３３０は、複数の単位トランジスタ１０が形成される素子形成領域とは異なる位置で第２高抵抗領域５４の上方に配置されている。ゲートパッド３１０、ソースパッド３２０、およびドレインパッド３３０は、ソース配線３２、ドレイン配線３４、およびゲート配線３６と同じ工程で同一層に形成されている。したがって、追加の工程は発生しない。
第１高抵抗領域５２の上方に位置するゲート配線３６は、Ｙ方向に延在するゲート配線３１２（図中、左側）を介してゲートパッド３１０に接続されている。ソース配線３２は、ソースパッド３２０に接続されている。ソースパッド３２０の数は第１応用例では４つであり、ゲートパッド３１０の近傍に位置するソースパッド３２０は、ゲートパッド３１０と干渉しないように他のソースパッド３２０とは異なる形状を有している。各ゲート配線３６は、隣接するソースパッド３２０の間に配置されている。
ドレイン配線３４は、ドレインパッド３３０に接続されている。ドレインパッド３３０の数は第１応用例では４つであるが、単一のドレインパッドを用いることも可能である。単一のドレインパッドを用いることでパッド面積を増やすことができるため、ボンディングワイヤの数を増やすことができる。その結果、ワイヤ抵抗およびインダクタンスを小さくすることができる。一方、図１１の例のように複数（この例では４つ）のドレインパッド３３０を用いた場合には、総ドレインパッド面積を低減することができるため、ドレインパッド３３０と基板１２との間で発生する寄生容量を低減することができる。
［第２応用例］
次に、図１２および図１３を参照して、第１実施形態の電界効果トランジスタ１００の第２応用例について説明する。なお、ここでは、第１実施形態の電界効果トランジスタ１００を適用した場合について説明するが、第２実施形態の電界効果トランジスタ２００も適用することができる。
次に、図１２および図１３を参照して、第１実施形態の電界効果トランジスタ１００の第２応用例について説明する。なお、ここでは、第１実施形態の電界効果トランジスタ１００を適用した場合について説明するが、第２実施形態の電界効果トランジスタ２００も適用することができる。
図１２および図１３に示されるように、電界効果トランジスタ４００は、第１実施形態の単位トランジスタ１０の数を４倍にするとともに、電極パッドとして、ゲートパッド４１０、ソースパッド４２０、およびドレインパッド４３０を含むものである。なお、図示を分かり易くするために、図１２では電極パッドの図示を省略している。このように、単位トランジスタ１０の数を多くすることで、より低抵抗の電界効果トランジスタを実現することができる。なお、単位トランジスタ１０の数は、所望のオン抵抗に応じてより多い数（またはより少ない数）とすることもできる。
ゲートパッド４１０、ソースパッド４２０、およびドレインパッド４３０は、複数の単位トランジスタ１０が形成される素子形成領域の上方に配置されている。ゲートパッド４１０、ソースパッド４２０、およびドレインパッド４３０は、ソース配線３２、ドレイン配線３４、およびゲート配線３６を覆う絶縁層４４０（図１３参照）上に配置されている。この構成では、電極パッドによってチップ面積が増加しないため、チップコストを抑えることができる。
図１３に示されるように、第１高抵抗領域５２の上方に位置するゲート配線３６は、Ｙ方向に延在するゲート配線４１２（図中、左側）に接続されている。このゲート配線４１２は、絶縁層４４０を貫通するゲート接続導体４１４を介してゲートパッド４１０に接続されている。
ソース配線３２は、絶縁層４４０を貫通するソース接続導体４２２を介してソースパッド４２０に接続されている。ソースパッド４２０の数は第２応用例では２つであり、ゲートパッド４１０の近傍に位置する一方のソースパッド４２０は、ゲートパッド４１０と干渉しないように他方のソースパッド４２０とは異なる形状を有している。この形状を採用することでチップ面積の増加を抑えることができる。
ドレイン配線３４は、絶縁層４４０を貫通するドレイン接続導体４３２を介してドレインパッド４３０に接続されている。ドレインパッド４３０の数は第２応用例では２つである。なお、第２応用例では、ソースパッド４２０の数およびドレインパッド４３０の数をそれぞれ２つとしているが、それぞれ１つずつまたは３つずつ以上としてもよい。また、ソースパッド４２０の数およびドレインパッド４３０の数をそれぞれ２つとする場合には、ソース接続導体４２２およびドレイン接続導体４３２の位置を変更することで、２つのソースパッド４２０と２つのドレインパッド４３０を対角位置に配置することも可能である。
ゲート接続導体４１４、ソース接続導体４２２、およびドレイン接続導体４３２の材料としては、タングステン（Ｗ）等を用いたプラグであってもよいし、ゲートパッド４１０、ソースパッド４２０、およびドレインパッド４３０と同じ材料であってもよい。プラグを用いた場合には、ゲートパッド４１０、ソースパッド４２０、およびドレインパッド４３０の表面平坦性を高くすることができるため、ワイヤボンディングの接着性を向上させることができる。
ゲートパッド４１０、ソースパッド４２０、およびドレインパッド４３０の材料としては、Ａｌ、Ｃｕ、Ａｕ、またはＡｌとＣｕとの合金等を用いることができる。絶縁層４４０の材料としては、ＳｉＮおよび／またはＳｉＯ２、あるいはポリイミド等の有機性絶縁膜を用いることができる。
上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
・上記各実施形態における電界効果トランジスタ１００はＧａＮを用いることに限定されない。例えば、ＧａＮに代えてＡｌＮまたはＩｎＮ等の窒化物半導体を用いてもよい。
・本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。例えば、電子供給層１８が電子走行層１６上に形成される上記各実施形態は、２ＤＥＧ２０を安定して形成するために電子供給層１８と電子走行層１６との間に中間層が位置する構造も含む。
・本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。例えば、電子供給層１８が電子走行層１６上に形成される上記各実施形態は、２ＤＥＧ２０を安定して形成するために電子供給層１８と電子走行層１６との間に中間層が位置する構造も含む。
・本開示で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（例えば、図１に示される構造）は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
・本開示で使用される「垂直」、「水平」、「上方」、「下方」、「上」、「下」、「前方」、「後方」、「横」、「左」、「右」、「前」、「後」等の方向を示す用語は、説明および図示された装置の特定の向きに依存する。本開示においては、様々な代替的な向きを想定することができ、したがって、これらの方向を示す用語は、狭義に解釈されるべきではない。
［付記］
上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
（付記１）
基板（１２）と、
前記基板（１２）の上方に配置された第１窒化物半導体層（１６）と、
前記第１窒化物半導体層（１６）の上に配置され、前記第１窒化物半導体層（１６）よりも大きなバンドギャップを有する第２窒化物半導体層（１８）と、
前記第２窒化物半導体層（１８）の上に、平面視で第１方向に各々延在し且つ前記第１方向および該第１方向と直交する第２方向に並んで配置された複数のソース電極（２２；１２２Ａ）と、
前記第２窒化物半導体層（１８）の上に、前記第１方向に各々延在し且つ前記第１方向および前記第２方向に並んで配置されるとともに、前記第２方向に前記複数のソース電極（２２；１２２Ａ）と１つずつ交互に配置された複数のドレイン電極（２４；１２４）と、
前記第２窒化物半導体層（１８）の上に、前記第１方向に各々延在し且つ前記第１方向および前記第２方向に互いに並んで配置されるとともに、平面視で前記複数のソース電極（２２；１２２Ａ）の１つを各々囲む複数のゲート構造（２６）と、を備え、
前記複数のゲート構造（２６）は各々、前記第２窒化物半導体層（１８）の上に配置された第３窒化物半導体層（２６Ａ）と、前記第３窒化物半導体層（２６Ａ）の上に配置されたゲート電極（２６Ｂ）とを含み、
前記第１方向に隣り合う前記ドレイン電極（２４；１２４）間の位置にて前記第１窒化物半導体層（１６）および前記第２窒化物半導体層（１８）に設けられた第１高抵抗領域（５２）と、
複数のゲート連結部（３０）であって、前記第１方向に隣り合う前記ゲート構造（２６）を各々電気的に接続する前記複数のゲート連結部（３０）と、
前記第１高抵抗領域（５２）の上方に位置し、前記複数のゲート連結部（３０）と電気的に接続され、前記第２方向に延在するゲート配線（３６）と、
前記複数のソース電極（２２；１２２Ａ）、前記複数のドレイン電極（２４；１２４）、前記複数のゲート構造（２６）、および前記複数のゲート連結部（３０）を覆い、前記ゲート配線（３６）と前記第１高抵抗領域（５２）との間に設けられた絶縁層（２８；１２８）と、
を備える電界効果トランジスタ（１００；２００；３００；４００）。
基板（１２）と、
前記基板（１２）の上方に配置された第１窒化物半導体層（１６）と、
前記第１窒化物半導体層（１６）の上に配置され、前記第１窒化物半導体層（１６）よりも大きなバンドギャップを有する第２窒化物半導体層（１８）と、
前記第２窒化物半導体層（１８）の上に、平面視で第１方向に各々延在し且つ前記第１方向および該第１方向と直交する第２方向に並んで配置された複数のソース電極（２２；１２２Ａ）と、
前記第２窒化物半導体層（１８）の上に、前記第１方向に各々延在し且つ前記第１方向および前記第２方向に並んで配置されるとともに、前記第２方向に前記複数のソース電極（２２；１２２Ａ）と１つずつ交互に配置された複数のドレイン電極（２４；１２４）と、
前記第２窒化物半導体層（１８）の上に、前記第１方向に各々延在し且つ前記第１方向および前記第２方向に互いに並んで配置されるとともに、平面視で前記複数のソース電極（２２；１２２Ａ）の１つを各々囲む複数のゲート構造（２６）と、を備え、
前記複数のゲート構造（２６）は各々、前記第２窒化物半導体層（１８）の上に配置された第３窒化物半導体層（２６Ａ）と、前記第３窒化物半導体層（２６Ａ）の上に配置されたゲート電極（２６Ｂ）とを含み、
前記第１方向に隣り合う前記ドレイン電極（２４；１２４）間の位置にて前記第１窒化物半導体層（１６）および前記第２窒化物半導体層（１８）に設けられた第１高抵抗領域（５２）と、
複数のゲート連結部（３０）であって、前記第１方向に隣り合う前記ゲート構造（２６）を各々電気的に接続する前記複数のゲート連結部（３０）と、
前記第１高抵抗領域（５２）の上方に位置し、前記複数のゲート連結部（３０）と電気的に接続され、前記第２方向に延在するゲート配線（３６）と、
前記複数のソース電極（２２；１２２Ａ）、前記複数のドレイン電極（２４；１２４）、前記複数のゲート構造（２６）、および前記複数のゲート連結部（３０）を覆い、前記ゲート配線（３６）と前記第１高抵抗領域（５２）との間に設けられた絶縁層（２８；１２８）と、
を備える電界効果トランジスタ（１００；２００；３００；４００）。
（付記２）
前記第１方向における前記ゲート配線（３６）の配線幅（ＷＧ）は、前記第１方向における前記第１高抵抗領域（５２）の幅（ＷＲ１）以下である、付記１に記載の電界効果トランジスタ（１００；２００；３００；４００）。
前記第１方向における前記ゲート配線（３６）の配線幅（ＷＧ）は、前記第１方向における前記第１高抵抗領域（５２）の幅（ＷＲ１）以下である、付記１に記載の電界効果トランジスタ（１００；２００；３００；４００）。
（付記３）
平面視で前記複数のソース電極（２２；１２２Ａ）と前記複数のドレイン電極（２４；１２４）と前記複数のゲート構造（２６）とを囲み、前記第１窒化物半導体層（１６）および前記第２窒化物半導体層（１８）に設けられた第２高抵抗領域（５４）をさらに備え、
前記第２高抵抗領域（５４）は前記第１高抵抗領域（５２）に接続されている、付記１または２に記載の電界効果トランジスタ（１００；２００；３００；４００）。
平面視で前記複数のソース電極（２２；１２２Ａ）と前記複数のドレイン電極（２４；１２４）と前記複数のゲート構造（２６）とを囲み、前記第１窒化物半導体層（１６）および前記第２窒化物半導体層（１８）に設けられた第２高抵抗領域（５４）をさらに備え、
前記第２高抵抗領域（５４）は前記第１高抵抗領域（５２）に接続されている、付記１または２に記載の電界効果トランジスタ（１００；２００；３００；４００）。
（付記４）
各前記ドレイン電極（２４；１２４）は、
前記第１方向における一方側に隣接する前記第１高抵抗領域（５２）と、前記第１方向における他方側に隣接する前記第２高抵抗領域（５４）と、前記第２方向における両側に隣接する前記ゲート構造（２６）とによって囲まれているか、または、
前記第１方向における両側に隣接する前記第１高抵抗領域（５２）と、前記第２方向における両側に隣接する前記ゲート構造（２６）とによって囲まれている、付記３に記載の電界効果トランジスタ（１００；２００；３００；４００）。
各前記ドレイン電極（２４；１２４）は、
前記第１方向における一方側に隣接する前記第１高抵抗領域（５２）と、前記第１方向における他方側に隣接する前記第２高抵抗領域（５４）と、前記第２方向における両側に隣接する前記ゲート構造（２６）とによって囲まれているか、または、
前記第１方向における両側に隣接する前記第１高抵抗領域（５２）と、前記第２方向における両側に隣接する前記ゲート構造（２６）とによって囲まれている、付記３に記載の電界効果トランジスタ（１００；２００；３００；４００）。
（付記５）
前記第１方向における前記ドレイン電極（２４；１２４）と前記第１高抵抗領域（５２）との間の距離（ｄ１；ｄ３）は、前記第２方向における前記ドレイン電極（２４；１２４）と前記ゲート構造（２６）との間の距離（ｄ２；ｄ４）よりも大きい、付記１～４のうちのいずれか一つに記載の電界効果トランジスタ（１００；２００；３００；４００）。
前記第１方向における前記ドレイン電極（２４；１２４）と前記第１高抵抗領域（５２）との間の距離（ｄ１；ｄ３）は、前記第２方向における前記ドレイン電極（２４；１２４）と前記ゲート構造（２６）との間の距離（ｄ２；ｄ４）よりも大きい、付記１～４のうちのいずれか一つに記載の電界効果トランジスタ（１００；２００；３００；４００）。
（付記６）
前記絶縁層（１２８）は、
前記第２窒化物半導体層（１８）の上に配置された第１絶縁層（１２８Ａ）を含み、
各前記ソース電極（１２２Ａ）は、前記第１絶縁層（１２８Ａ）のソース開口部（１２８Ａ１）内に埋め込まれて前記第２窒化物半導体層（１８）に接するソース電極コンタクト部（１２２Ａ）を含み、
各前記ドレイン電極（１２４）は、前記第１絶縁層（１２８Ａ）のドレイン開口部（１２８Ａ２）内に埋め込まれて前記第２窒化物半導体層（１８）に接するドレイン電極コンタクト部（１２４Ａ）を含む、付記１～５のうちのいずれか一つに記載の電界効果トランジスタ（２００；３００；４００）。
前記絶縁層（１２８）は、
前記第２窒化物半導体層（１８）の上に配置された第１絶縁層（１２８Ａ）を含み、
各前記ソース電極（１２２Ａ）は、前記第１絶縁層（１２８Ａ）のソース開口部（１２８Ａ１）内に埋め込まれて前記第２窒化物半導体層（１８）に接するソース電極コンタクト部（１２２Ａ）を含み、
各前記ドレイン電極（１２４）は、前記第１絶縁層（１２８Ａ）のドレイン開口部（１２８Ａ２）内に埋め込まれて前記第２窒化物半導体層（１８）に接するドレイン電極コンタクト部（１２４Ａ）を含む、付記１～５のうちのいずれか一つに記載の電界効果トランジスタ（２００；３００；４００）。
（付記７）
前記複数のソース電極（１２２Ａ）と一体に形成され、前記複数のゲート構造（２６）を覆うとともに前記複数のドレイン電極（１２４）に向けて延在するソース電極延在部（１２２Ｂ）をさらに備える付記１～６のうちのいずれか一つに記載の電界効果トランジスタ（２００；３００；４００）。
前記複数のソース電極（１２２Ａ）と一体に形成され、前記複数のゲート構造（２６）を覆うとともに前記複数のドレイン電極（１２４）に向けて延在するソース電極延在部（１２２Ｂ）をさらに備える付記１～６のうちのいずれか一つに記載の電界効果トランジスタ（２００；３００；４００）。
（付記８）
各前記ドレイン電極（１２４）は、平面視で前記ソース電極延在部（１２２Ｂ）によって囲まれている、付記７に記載の電界効果トランジスタ（２００；３００；４００）。
各前記ドレイン電極（１２４）は、平面視で前記ソース電極延在部（１２２Ｂ）によって囲まれている、付記７に記載の電界効果トランジスタ（２００；３００；４００）。
（付記９）
前記ソース電極延在部（１２２Ｂ）は、前記第１方向に隣り合う前記ドレイン電極（１２４）間の位置で前記第１高抵抗領域（５２）の上方に位置するドレイン間延在領域（１２２ＢＸ）を含み、
前記第１方向における前記ドレイン間延在領域（１２２ＢＸ）の幅（ＷＸ）は、前記第１方向における前記第１高抵抗領域（５２）の幅（ＷＲ１）以下である、付記８に記載の電界効果トランジスタ（２００；３００；４００）。
前記ソース電極延在部（１２２Ｂ）は、前記第１方向に隣り合う前記ドレイン電極（１２４）間の位置で前記第１高抵抗領域（５２）の上方に位置するドレイン間延在領域（１２２ＢＸ）を含み、
前記第１方向における前記ドレイン間延在領域（１２２ＢＸ）の幅（ＷＸ）は、前記第１方向における前記第１高抵抗領域（５２）の幅（ＷＲ１）以下である、付記８に記載の電界効果トランジスタ（２００；３００；４００）。
（付記１０）
前記複数のソース電極（１２２Ａ）と一体に形成され、前記複数のゲート構造（２６）を覆うとともに前記複数のドレイン電極（１２４）に向けて延在するソース電極延在部（１２２Ｂ）をさらに備え、
前記ソース電極延在部（１２２Ｂ）は、前記第１方向に隣り合う前記ドレイン電極（１２４）間の位置で前記第１高抵抗領域（５２）の上方に位置するドレイン間延在領域（１２２ＢＸ）を含み、
前記絶縁層（１２８）は、
前記第１絶縁層（１２８Ａ）上に設けられ、前記ゲート配線（３６）と前記ドレイン間延在領域（１２２ＢＸ）との間に位置する第２絶縁層（１２８Ｂ）を含み、
前記第１方向における前記ドレイン間延在領域（１２２ＢＸ）の幅（ＷＸ）は、前記第１方向における前記第１高抵抗領域（５２）の幅（ＷＲ１）以下であり、
前記第１方向における前記ゲート配線（３６）の配線幅（ＷＧ）は、前記第１方向における前記ドレイン間延在領域（１２２ＢＸ）の幅（ＷＸ）以下である、付記６に記載の電界効果トランジスタ（２００；３００；４００）。
前記複数のソース電極（１２２Ａ）と一体に形成され、前記複数のゲート構造（２６）を覆うとともに前記複数のドレイン電極（１２４）に向けて延在するソース電極延在部（１２２Ｂ）をさらに備え、
前記ソース電極延在部（１２２Ｂ）は、前記第１方向に隣り合う前記ドレイン電極（１２４）間の位置で前記第１高抵抗領域（５２）の上方に位置するドレイン間延在領域（１２２ＢＸ）を含み、
前記絶縁層（１２８）は、
前記第１絶縁層（１２８Ａ）上に設けられ、前記ゲート配線（３６）と前記ドレイン間延在領域（１２２ＢＸ）との間に位置する第２絶縁層（１２８Ｂ）を含み、
前記第１方向における前記ドレイン間延在領域（１２２ＢＸ）の幅（ＷＸ）は、前記第１方向における前記第１高抵抗領域（５２）の幅（ＷＲ１）以下であり、
前記第１方向における前記ゲート配線（３６）の配線幅（ＷＧ）は、前記第１方向における前記ドレイン間延在領域（１２２ＢＸ）の幅（ＷＸ）以下である、付記６に記載の電界効果トランジスタ（２００；３００；４００）。
（付記１１）
前記第１方向における前記ドレイン開口部（１２８Ａ２）と前記第１高抵抗領域（５２）との間の距離（ｄ３）は、前記第２方向における前記ドレイン開口部（１２８Ａ２）と前記ゲート構造（２６）との間の距離（ｄ４）よりも大きい、付記６～１０のうちのいずれか一つに記載の電界効果トランジスタ（２００；３００；４００）。
前記第１方向における前記ドレイン開口部（１２８Ａ２）と前記第１高抵抗領域（５２）との間の距離（ｄ３）は、前記第２方向における前記ドレイン開口部（１２８Ａ２）と前記ゲート構造（２６）との間の距離（ｄ４）よりも大きい、付記６～１０のうちのいずれか一つに記載の電界効果トランジスタ（２００；３００；４００）。
（付記１２）
前記第２方向に延在して前記複数のソース電極（２２；１２２Ａ）に電気的に接続されたソース配線（３２）と、
前記第２方向に延在して前記複数のドレイン電極（２４；１２４）に電気的に接続されたドレイン配線（３４）と、をさらに備え、
前記ゲート配線（３６）、前記ソース配線（３２）、および前記ドレイン配線（３４）は前記絶縁層（２８；１２８）上に配置されている、付記１～１０のうちのいずれか一つに記載の電界効果トランジスタ（１００；２００；３００；４００）。
前記第２方向に延在して前記複数のソース電極（２２；１２２Ａ）に電気的に接続されたソース配線（３２）と、
前記第２方向に延在して前記複数のドレイン電極（２４；１２４）に電気的に接続されたドレイン配線（３４）と、をさらに備え、
前記ゲート配線（３６）、前記ソース配線（３２）、および前記ドレイン配線（３４）は前記絶縁層（２８；１２８）上に配置されている、付記１～１０のうちのいずれか一つに記載の電界効果トランジスタ（１００；２００；３００；４００）。
（付記１３）
前記ゲート配線（３６）は、前記第１方向において前記ソース配線（３２）に隣接している、付記１２に記載の電界効果トランジスタ（１００；２００；３００；４００）。
前記ゲート配線（３６）は、前記第１方向において前記ソース配線（３２）に隣接している、付記１２に記載の電界効果トランジスタ（１００；２００；３００；４００）。
（付記１４）
前記第１方向における前記ゲート配線（３６）の配線幅（ＷＧ）は、前記第１方向における前記ソース配線（３２）の配線幅（ＷＳ）よりも小さくかつ前記第１方向における前記ドレイン配線（３４）の配線幅（ＷＤ）よりも小さい、付記１２または１３に記載の電界効果トランジスタ（１００；２００；３００；４００）。
前記第１方向における前記ゲート配線（３６）の配線幅（ＷＧ）は、前記第１方向における前記ソース配線（３２）の配線幅（ＷＳ）よりも小さくかつ前記第１方向における前記ドレイン配線（３４）の配線幅（ＷＤ）よりも小さい、付記１２または１３に記載の電界効果トランジスタ（１００；２００；３００；４００）。
（付記１５）
前記第１高抵抗領域（５２）は、前記第１窒化物半導体層に形成される二次元電子ガス（２０）のチャネル領域よりも高抵抗の領域を形成する不純物を含む、付記１～１４のうちのいずれか一つに記載の電界効果トランジスタ（１００；２００；３００；４００）。
前記第１高抵抗領域（５２）は、前記第１窒化物半導体層に形成される二次元電子ガス（２０）のチャネル領域よりも高抵抗の領域を形成する不純物を含む、付記１～１４のうちのいずれか一つに記載の電界効果トランジスタ（１００；２００；３００；４００）。
（付記１６）
前記第１高抵抗領域（５２）はイオン注入で導入された前記不純物を含む、付記１５に記載の電界効果トランジスタ（１００；２００；３００；４００）。
前記第１高抵抗領域（５２）はイオン注入で導入された前記不純物を含む、付記１５に記載の電界効果トランジスタ（１００；２００；３００；４００）。
（付記１７）
前記不純物は、Ｈｅ、Ｂ、Ｎ、Ｏ、Ｆ、およびＡｒのうちの少なくとも１つである、付記１５または１６に記載の電界効果トランジスタ（１００；２００；３００；４００）。
前記不純物は、Ｈｅ、Ｂ、Ｎ、Ｏ、Ｆ、およびＡｒのうちの少なくとも１つである、付記１５または１６に記載の電界効果トランジスタ（１００；２００；３００；４００）。
（付記１８）
前記第２高抵抗領域（５４）は、前記第１窒化物半導体層に形成される二次元電子ガス（２０）のチャネル領域よりも高抵抗の領域を形成する不純物を含む、付記３または４に記載の電界効果トランジスタ（１００；２００；３００；４００）。
前記第２高抵抗領域（５４）は、前記第１窒化物半導体層に形成される二次元電子ガス（２０）のチャネル領域よりも高抵抗の領域を形成する不純物を含む、付記３または４に記載の電界効果トランジスタ（１００；２００；３００；４００）。
（付記１９）
前記第２高抵抗領域（５４）はイオン注入で導入された前記不純物を含む、付記１８に記載の電界効果トランジスタ（１００；２００；３００；４００）。
前記第２高抵抗領域（５４）はイオン注入で導入された前記不純物を含む、付記１８に記載の電界効果トランジスタ（１００；２００；３００；４００）。
（付記２０）
前記不純物は、Ｈｅ、Ｂ、Ｎ、Ｏ、Ｆ、およびＡｒのうちの少なくとも１つである、付記１８または１９に記載の電界効果トランジスタ（１００；２００；３００；４００）。
前記不純物は、Ｈｅ、Ｂ、Ｎ、Ｏ、Ｆ、およびＡｒのうちの少なくとも１つである、付記１８または１９に記載の電界効果トランジスタ（１００；２００；３００；４００）。
（付記２１）
前記第３窒化物半導体層（２６Ａ）はアクセプタ型不純物を含む、付記１～２０のうちのいずれか一つに記載の電界効果トランジスタ（１００；２００；３００；４００）。
前記第３窒化物半導体層（２６Ａ）はアクセプタ型不純物を含む、付記１～２０のうちのいずれか一つに記載の電界効果トランジスタ（１００；２００；３００；４００）。
（付記２２）
前記ゲート電極（２６Ｂ）は、前記第３窒化物半導体層（２６Ａ）とショットキー接合を形成する金属によって形成されている、付記１～２１のうちのいずれか一つに記載の電界効果トランジスタ（１００；２００；３００；４００）。
前記ゲート電極（２６Ｂ）は、前記第３窒化物半導体層（２６Ａ）とショットキー接合を形成する金属によって形成されている、付記１～２１のうちのいずれか一つに記載の電界効果トランジスタ（１００；２００；３００；４００）。
（付記２３）
前記金属は、ＴｉＮ、ＷＳｉ、およびＷＳｉＮのうちの少なくとも１つである、付記２２に記載の電界効果トランジスタ（１００；２００；３００；４００）。
前記金属は、ＴｉＮ、ＷＳｉ、およびＷＳｉＮのうちの少なくとも１つである、付記２２に記載の電界効果トランジスタ（１００；２００；３００；４００）。
以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
１００，２００，３００，４００…電界効果トランジスタ
１０，１１０…単位トランジスタ
１２…基板
１４…バッファ層
１６…電子走行層（第１窒化物半導体層）
１８…電子供給層（第２窒化物半導体層）
２０…二次元電子ガス（２ＤＥＧ）
２２…ソース電極
１２２Ａ…ソース電極コンタクト部（ソース電極）
１２２Ｂ…ソース電極延在部
１２２ＢＸ…ドレイン間延在領域
２４，１２４…ドレイン電極
１２４Ａ…ドレイン電極コンタクト部
２６…ゲート構造
２６Ａ…ゲート層（第３窒化物半導体層）
２６Ｂ…ゲート電極
２８，１２８…絶縁層
１２８Ａ…第１絶縁層
１２８Ａ１…ソース開口部
１２８Ａ２…ドレイン開口部
１２８Ｂ…第２絶縁層
３０…ゲート連結部
３０Ａ…ゲート層
３０Ｂ…ゲート電極
３２…ソース配線
３４…ドレイン配線
３６…ゲート配線
４２…ソース接続導体
４４…ドレイン接続導体
４６…ゲート接続導体
５２…第１高抵抗領域
５４…第２高抵抗領域
１０，１１０…単位トランジスタ
１２…基板
１４…バッファ層
１６…電子走行層（第１窒化物半導体層）
１８…電子供給層（第２窒化物半導体層）
２０…二次元電子ガス（２ＤＥＧ）
２２…ソース電極
１２２Ａ…ソース電極コンタクト部（ソース電極）
１２２Ｂ…ソース電極延在部
１２２ＢＸ…ドレイン間延在領域
２４，１２４…ドレイン電極
１２４Ａ…ドレイン電極コンタクト部
２６…ゲート構造
２６Ａ…ゲート層（第３窒化物半導体層）
２６Ｂ…ゲート電極
２８，１２８…絶縁層
１２８Ａ…第１絶縁層
１２８Ａ１…ソース開口部
１２８Ａ２…ドレイン開口部
１２８Ｂ…第２絶縁層
３０…ゲート連結部
３０Ａ…ゲート層
３０Ｂ…ゲート電極
３２…ソース配線
３４…ドレイン配線
３６…ゲート配線
４２…ソース接続導体
４４…ドレイン接続導体
４６…ゲート接続導体
５２…第１高抵抗領域
５４…第２高抵抗領域
Claims (20)
- 基板と、
前記基板の上方に配置された第１窒化物半導体層と、
前記第１窒化物半導体層の上に配置され、前記第１窒化物半導体層よりも大きなバンドギャップを有する第２窒化物半導体層と、
前記第２窒化物半導体層の上に、平面視で第１方向に各々延在し且つ前記第１方向および該第１方向と直交する第２方向に並んで配置された複数のソース電極と、
前記第２窒化物半導体層の上に、前記第１方向に各々延在し且つ前記第１方向および前記第２方向に並んで配置されるとともに、前記第２方向に前記複数のソース電極と１つずつ交互に配置された複数のドレイン電極と、
前記第２窒化物半導体層の上に、前記第１方向に各々延在し且つ前記第１方向および前記第２方向に互いに並んで配置されるとともに、平面視で前記複数のソース電極の１つを各々囲む複数のゲート構造と、を備え、
前記複数のゲート構造は各々、前記第２窒化物半導体層の上に配置された第３窒化物半導体層と、前記第３窒化物半導体層の上に配置されたゲート電極とを含み、
前記第１方向に隣り合う前記ドレイン電極間の位置にて前記第１窒化物半導体層および前記第２窒化物半導体層に設けられた第１高抵抗領域と、
複数のゲート連結部であって、前記第１方向に隣り合う前記ゲート構造を各々電気的に接続する前記複数のゲート連結部と、
前記第１高抵抗領域の上方に位置し、前記複数のゲート連結部と電気的に接続され、前記第２方向に延在するゲート配線と、
前記複数のソース電極、前記複数のドレイン電極、前記複数のゲート構造、および前記複数のゲート連結部を覆い、前記ゲート配線と前記第１高抵抗領域との間に設けられた絶縁層と、
を備える電界効果トランジスタ。 - 前記第１方向における前記ゲート配線の配線幅は、前記第１方向における前記第１高抵抗領域の幅以下である、請求項１に記載の電界効果トランジスタ。
- 平面視で前記複数のソース電極と前記複数のドレイン電極と前記複数のゲート構造とを囲み、前記第１窒化物半導体層および前記第２窒化物半導体層に設けられた第２高抵抗領域をさらに備え、
前記第２高抵抗領域は前記第１高抵抗領域に接続されている、請求項１に記載の電界効果トランジスタ。 - 各前記ドレイン電極は、
前記第１方向における一方側に隣接する前記第１高抵抗領域と、前記第１方向における他方側に隣接する前記第２高抵抗領域と、前記第２方向における両側に隣接する前記ゲート構造とによって囲まれているか、または、
前記第１方向における両側に隣接する前記第１高抵抗領域と、前記第２方向における両側に隣接する前記ゲート構造とによって囲まれている、請求項３に記載の電界効果トランジスタ。 - 前記第１方向における前記ドレイン電極と前記第１高抵抗領域との間の距離は、前記第２方向における前記ドレイン電極と前記ゲート構造との間の距離よりも大きい、請求項１に記載の電界効果トランジスタ。
- 前記絶縁層は、
前記第２窒化物半導体層の上に配置された第１絶縁層を含み、
各前記ソース電極は、前記第１絶縁層のソース開口部内に埋め込まれて前記第２窒化物半導体層に接するソース電極コンタクト部を含み、
各前記ドレイン電極は、前記第１絶縁層のドレイン開口部内に埋め込まれて前記第２窒化物半導体層に接するドレイン電極コンタクト部を含む、請求項１に記載の電界効果トランジスタ。 - 前記複数のソース電極と一体に形成され、前記複数のゲート構造を覆うとともに前記複数のドレイン電極に向けて延在するソース電極延在部をさらに備える請求項１に記載の電界効果トランジスタ。
- 各前記ドレイン電極は、平面視で前記ソース電極延在部によって囲まれている、請求項７に記載の電界効果トランジスタ。
- 前記ソース電極延在部は、前記第１方向に隣り合う前記ドレイン電極間の位置で前記第１高抵抗領域の上方に位置するドレイン間延在領域を含み、
前記第１方向における前記ドレイン間延在領域の幅は、前記第１方向における前記第１高抵抗領域の幅以下である、請求項８に記載の電界効果トランジスタ。 - 前記複数のソース電極と一体に形成され、前記複数のゲート構造を覆うとともに前記複数のドレイン電極に向けて延在するソース電極延在部をさらに備え、
前記ソース電極延在部は、前記第１方向に隣り合う前記ドレイン電極間の位置で前記第１高抵抗領域の上方に位置するドレイン間延在領域を含み、
前記絶縁層は、
前記第１絶縁層上に設けられ、前記ゲート配線と前記ドレイン間延在領域との間に位置する第２絶縁層を含み、
前記第１方向における前記ドレイン間延在領域の幅は、前記第１方向における前記第１高抵抗領域の幅以下であり、
前記第１方向における前記ゲート配線の配線幅は、前記第１方向における前記ドレイン間延在領域の幅以下である、請求項６に記載の電界効果トランジスタ。 - 前記第１方向における前記ドレイン開口部と前記第１高抵抗領域との間の距離は、前記第２方向における前記ドレイン開口部と前記ゲート構造との間の距離よりも大きい、請求項６に記載の電界効果トランジスタ。
- 前記第２方向に延在して前記複数のソース電極に電気的に接続されたソース配線と、
前記第２方向に延在して前記複数のドレイン電極に電気的に接続されたドレイン配線と、をさらに備え、
前記ゲート配線、前記ソース配線、および前記ドレイン配線は前記絶縁層上に配置されている、請求項１に記載の電界効果トランジスタ。 - 前記ゲート配線は、前記第１方向において前記ソース配線に隣接している、請求項１２に記載の電界効果トランジスタ。
- 前記第１方向における前記ゲート配線の配線幅は、前記第１方向における前記ソース配線の配線幅よりも小さくかつ前記第１方向における前記ドレイン配線の配線幅よりも小さい、請求項１２に記載の電界効果トランジスタ。
- 前記第１高抵抗領域は、前記第１窒化物半導体層に形成される二次元電子ガスのチャネル領域よりも高抵抗の領域を形成する不純物を含む、請求項１に記載の電界効果トランジスタ。
- 前記第１高抵抗領域はイオン注入で導入された前記不純物を含む、請求項１５に記載の電界効果トランジスタ。
- 前記不純物は、Ｈｅ、Ｂ、Ｎ、Ｏ、Ｆ、およびＡｒのうちの少なくとも１つである、請求項１５に記載の電界効果トランジスタ。
- 前記第３窒化物半導体層はアクセプタ型不純物を含む、請求項１に記載の電界効果トランジスタ。
- 前記ゲート電極は、前記第３窒化物半導体層とショットキー接合を形成する金属によって形成されている、請求項１に記載の電界効果トランジスタ。
- 前記金属は、ＴｉＮ、ＷＳｉ、およびＷＳｉＮのうちの少なくとも１つである、請求項１９に記載の電界効果トランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022196315A JP2024082455A (ja) | 2022-12-08 | 2022-12-08 | 電界効果トランジスタ |
| CN202311653095.2A CN118173594A (zh) | 2022-12-08 | 2023-12-05 | 场效应晶体管 |
| US18/530,334 US20240194759A1 (en) | 2022-12-08 | 2023-12-06 | Field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022196315A JP2024082455A (ja) | 2022-12-08 | 2022-12-08 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2024082455A true JP2024082455A (ja) | 2024-06-20 |
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ID=91346167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022196315A Pending JP2024082455A (ja) | 2022-12-08 | 2022-12-08 | 電界効果トランジスタ |
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-
2022
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-
2023
- 2023-12-05 CN CN202311653095.2A patent/CN118173594A/zh active Pending
- 2023-12-06 US US18/530,334 patent/US20240194759A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20240194759A1 (en) | 2024-06-13 |
| CN118173594A (zh) | 2024-06-11 |
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