JP2024080614A - 部品パッケージング基板構造及びその作製方法 - Google Patents

部品パッケージング基板構造及びその作製方法 Download PDF

Info

Publication number
JP2024080614A
JP2024080614A JP2023184391A JP2023184391A JP2024080614A JP 2024080614 A JP2024080614 A JP 2024080614A JP 2023184391 A JP2023184391 A JP 2023184391A JP 2023184391 A JP2023184391 A JP 2023184391A JP 2024080614 A JP2024080614 A JP 2024080614A
Authority
JP
Japan
Prior art keywords
layer
component
medium layer
circuit
via hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2023184391A
Other languages
English (en)
Inventor
チェン シャンミン
Xianming Chen
シュウ シャオウェイ
Xiaowei Xu
ホアン ジュチェン
Juchen Huang
ホアン ガオ
Gao Huang
ホアン ベンシア
Benxia Huang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuhai Access Semiconductor Co Ltd
Original Assignee
Zhuhai Access Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuhai Access Semiconductor Co Ltd filed Critical Zhuhai Access Semiconductor Co Ltd
Publication of JP2024080614A publication Critical patent/JP2024080614A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/315—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/2101—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

【課題】部品パッケージング基板構造及びその作製方法を提供する。【解決手段】方法は、第１仮載置板に部品を貼り合わせ、第１媒体層４００を付与して、部品３００を第１媒体層に埋め込み、第２仮載置板を付与して第１仮載置板を取り除き、第１媒体層に、部品の端子と接続するアニュラリング構造を有する接続パッド３１０を形成し、第１媒体層に第２媒体層２００をラミネートし、第２媒体層に回路基板１００をラミネートする。回路基板の第２媒体層を貼り合わせた表面には回路層が含まれる。方法はまた、第２仮載置板を取り除き、穴をあけて、第１媒体層を貫通する第１ビアホールと、接続パッドのアニュラリング構造の開口部と、第２媒体層を貫通する第２ビアホールとを含む段付き穴を形成させ、第１ビアホール、開口部及び第２ビアホールによって回路層を露出させ、段付き穴に電気メッキを施してビアピラーを形成させ、接続パッドと回路層を導通させる。【選択図】図１

Description

本願は、半導体パッケージングの技術分野に関し、特に、部品パッケージング基板構造及びその作製方法に関する。
電子技術が日増しに発展するのにつれて、電子製品の性能要件はますます高度化し、サイズは、ますます小型化、薄型化を求めるようになるため、チップなどの電子部品、パッケージング基板及びパッケージング構造の高密度集積化、小型化は必然的な趨勢となっている。
従来の技術的解決手段では、パッケージング基板において部品がパッケージング材料に埋め込まれ、一般には、部品をキャビティ（Ｃａｖｉｔｙ）の中に実装してから、パッケージング及びビルドアップを行う。しかしながらキャビティの作製方法とそのプロセスは比較的複雑であり、特に、サイズの小さいキャビティを作製する場合には、パターン転写による銅ピラーエッチングの方式が必要であるため、プロセスはさらに複雑になり、工程コストと加工の時間を大幅に増やしてしまう。また、部品を埋め込んでからビルドアップするという方式では、外側基板の回路が廃棄されるため部品の損失を引き起こし、製造コストを大幅に増やしている。
これに鑑みて、本願の目的は、部品パッケージング基板構造及びその作製方法を提案することである。
上記の目的から、本願は、
第１仮載置板を提供することと、
前記第１仮載置板に部品を貼り合わせることと、
前記第１仮載置板の部品を貼り合わせた面に第１媒体層を付与して、前記部品を前記第１媒体層に埋め込むことと、
前記第１媒体層に第２仮載置板を付与することと、
前記第１仮載置板を取り除いて、前記部品の端子面及び前記第１媒体層の第１表面を露出させることと、
前記第１表面に、前記部品の端子に接続される接続パッドを形成させることであって、前記接続パッドはアニュラリング構造を含むことと、
前記第１表面に第２媒体層をラミネートし、前記第２媒体層に回路基板をラミネートすることであって、前記回路基板の前記第２媒体層にラミネートされた表面に回路層が含まれることと、
前記第２仮載置板を取り除いて、前記第１媒体層の第２表面を露出させることと、
前記第２表面に穴をあけて段付き穴を形成させることであって、前記段付き穴は、前記第１媒体層を貫通する第１ビアホールと、前記接続パッドのアニュラリング構造の開口部と、前記第２媒体層を貫通する第２ビアホールとを含み、前記第１ビアホール、前記第２ビアホール及び前記開口部は、前記回路層が露出するように同軸に設けられることと、
前記段付き穴に電気メッキを施してビアピラーを形成させることであって、前記ビアピラーは前記接続パッドと前記回路層を導通させることとを含む、部品パッケージング基板構造の作製方法を提供する。
本願の実施例は、また、
表面が回路層を備える回路基板と、
第２媒体層であって、前記回路基板の前記回路層に設けられ、前記第２媒体層を貫通し前記回路層を露出させる第２ビアホールを備える第２媒体層と、
部品であって、前記部品の端子面は前記第２媒体層を向き、前記端子面には前記部品の端子に接続される接続パッドが設けられ、前記接続パッドは、開口部を備えるアニュラリング構造を含み、前記開口部は前記第２ビアホールを露出させる部品と、
前記第２媒体層に設けられ且つ前記部品を埋め込む第１媒体層であって、前記第１媒体層を貫通し前記開口部を露出させる第１ビアホールを備える第１媒体層と、
少なくとも、前記第２ビアホール及び前記接続パッドの開口部を充填することにより、前記接続パッドと前記回路層を導通させるビアピラーとを含む、部品パッケージング基板構造を提供する。
前記部品パッケージング基板構造は、本発明に記載の作製方法で製造されてもよい。
以上の記載から分かるように、本願によって提供される部品パッケージング基板構造及びその作製方法は、基板回路を完成させてから部品を埋め込んでもよいため、部品埋込工程を後に置くことができ、段付き穴を形成させることにより部品と基板回路との導通を後に置くことを実現し、基板回路の不良による部品の廃棄を避けて、部品パッケージングの良品率を向上させ、部品パッケージング工程のコストをある程度削減し、加工の時間を短縮させることができ、外側基板の回路品質検査を行ってから部品を埋め込んでもよいため、基板回路の不良による部品の廃棄の問題が解決される。
以下、本願又は関連技術における技術的解決手段をより明瞭に説明するために、実施例又は関連技術の説明で使用する図面を簡単に紹介する。言うまでもないが、以下に説明される図面は本願の実施例に過ぎず、当業者は、新規性のある作業をすることなく、これらの図面から他の図面を得ることができる。
図１は、本願の実施例の例示的な部品パッケージング基板構造の一構造の断面模式図である。 図２は、本願の実施例の例示的な部品パッケージング基板構造の別の構造の模式図である。 図３（ａ）は、本願の実施例の部品パッケージング基板構造の製造方法の各ステップの中間構造の断面模式図を示す。 図３（ｂ）は、本願の実施例の部品パッケージング基板構造の製造方法の各ステップの中間構造の断面模式図を示す。 図３（ｃ）は、本願の実施例の部品パッケージング基板構造の製造方法の各ステップの中間構造の断面模式図を示す。 図３（ｄ）は、本願の実施例の部品パッケージング基板構造の製造方法の各ステップの中間構造の断面模式図を示す。 図３（ｅ）は、本願の実施例の部品パッケージング基板構造の製造方法の各ステップの中間構造の断面模式図を示す。 図３（ｆ）は、本願の実施例の部品パッケージング基板構造の製造方法の各ステップの中間構造の断面模式図を示す。 図３（ｇ）は、本願の実施例の部品パッケージング基板構造の製造方法の各ステップの中間構造の断面模式図を示す。 図３（ｈ）は、本願の実施例の部品パッケージング基板構造の製造方法の各ステップの中間構造の断面模式図を示す。 図３（ｉ）は、本願の実施例の部品パッケージング基板構造の製造方法の各ステップの中間構造の断面模式図を示す。 図３（ｊ）は、本願の実施例の部品パッケージング基板構造の製造方法の各ステップの中間構造の断面模式図を示す。 図３（ｋ）は、本願の実施例の部品パッケージング基板構造の製造方法の各ステップの中間構造の断面模式図を示す。 図３（ｌ）は、本願の実施例の部品パッケージング基板構造の製造方法の各ステップの中間構造の断面模式図を示す。
以下、本願の目的、技術的解決手段及び利点が一層明瞭になるように、特定の実施例を用い、図面を参照して、本願をより詳細に説明する。
なお、特に定義がない限り、本願の実施例で使用される技術用語又は科学用語は、当業者が理解している一般的な意味を有する。本願の実施例で使用される「第１」、「第２」及び類似する用語は、順番、数量又は重要度を一切表さず、異なる構成部分を区別するために使用される。「含む」又はこれに類似する用語は、当該用語より先に現れる素子又は物体が、当該用語の後ろに列挙される素子又は物体及びその同等なものをカバーし、ただし他の素子又は物体は除外しないことを意味する。「接続」又はこれに類似する用語は、物理的又は機械的接続に限定されず、直接なのか間接なのかを問わず電気的接続を含んでもよい。「上」、「下」、「左」、「右」などは、相対的な位置関係だけを表すために使用され、説明対象の絶対的な位置が変わると、当該相対的な位置関係はこれに応じて変わる可能性がある。
半導体パッケージングの技術的解決手段として、最も一般的なのは、ブラインドキャビティ（Ｃａｖｉｔｙ）、又はスルーキャビティ（Ｃａｖｉｔｙ）を作製し、次に、部品をキャビティ（Ｃａｖｉｔｙ）内に実装し、パッケージング及びビルドアップを行うことである。当該方式では部品が一般に最内側に置かれ、外側の廃棄は直接内側の埋込部品の損失を引き起こし、特に、埋込チップの集積度がますます高くなると、基板回路の良品率の低下は埋込部品の廃棄によりコストを増やす。他方では、キャビティ（Ｃａｖｉｔｙ）の作製自体はプロセスが複雑であり、パッケージングプロセス全体の工程コストを増やし加工の時間を長くする。したがって、従来の技術的解決手段では、工程コストは高く加工の時間は長く、且つ外側基板の回路の廃棄が部品の廃棄を引き起こすなどの問題がある。
これに鑑みて、本願の実施例は、部品パッケージング基板構造及びその作製方法を提供し、外側基板の回路を完成させてから部品を埋め込むことにより、部品埋込工程を後に置き、段付き穴を形成させることにより部品と基板回路との導通を後に置くことを実現し、基板回路の不良による部品の廃棄を避けて、部品パッケージングの良品率を向上させ、部品パッケージング工程のコストをある程度削減し、加工の時間を短縮させることができ、外側基板の回路品質検査を行ってから部品を埋め込んでもよいため、基板回路の不良による部品の廃棄の問題が解決される。
図１は、本願の実施例の例示的な部品パッケージング基板構造の模式図を示す。
図面に示されるとおり、本願の実施例によって提供される部品パッケージング基板構造は、回路基板１００と、第２媒体層２００と、部品３００と、第１媒体層４００とを含んでもよい。
回路基板１００は、少なくとも１層の回路層を含む。回路層は、少なくとも前記回路基板１００の前記部品３００に近い側の表面に設けられることが理解できるだろう。回路層の数量は、実際の使用上のニーズに応じて具体的に設定することができる。例えば、回路層は、それぞれ、回路基板１００の部品３００から遠い側（即ち、回路基板１００の下面）、回路基板１００の部品３００に近い側（即ち、回路基板１００の上面）に設けられる第１回路層１１０及び第２回路層１２０を含んでもよい。一部の実施例では、図１に示されるとおり、回路層は、第１回路層１１０と第２回路層１２０との間に設けられる第３回路層１３０をさらに含んでもよい。回路基板１００は、複数の回路層を備える多層基板であってもよい。隣り合う２層の回路層の間には対応する層間ビアピラー１４０が設けられてもよいということを理解されたい。層間ビアピラー１４０の数量は、１つ又は複数と設定することができ、ニーズに応じて決定すればよい。
第２媒体層２００は、前記回路基板１００の回路層を備える側（例えば、回路基板１００の上面）に設けられてもよい。図３（ｌ）に示されるとおり、第２媒体層２００は、第２媒体層２００を貫通し回路基板１００上の第２回路層１２０を露出させる第２ビアホール２１０を備える。
第２ビアホール２１０の数量は、部品３００の接続パッド３１０のアニュラリング構造３１１の数量に対応してもよく、例えば、２つと設定する。第２ビアホール２１０の設置位置は、それぞれ、回路基板１００の回路層の間の対応する層間ビアピラー１４０の位置に対応してもよい。前記第２ビアホール２１０の孔径は、前記アニュラリング構造３１１の開口部３１２の直径と同じでもよい。
部品３００は、第２媒体層２００を向く端子面を備え、前記端子面には部品３００の端子に接続される接続パッド３１０が設けられ、図３（ｅ）及び図３（ｆ）に示されるとおり、接続パッド３１０は、開口部３１２を備えるアニュラリング構造３１１を含み、開口部３１２は、第２ビアホール２１０（図３（ｌ）を参照）及び回路基板１００の第２回路層１２０を露出させる。接続パッド３１０のアニュラリング構造３１１の数量は、第２ビアホール２１０の数量に対応してもよい。アニュラリング構造３１１の開口部３１２と第２ビアホール２１０は同軸に設けられてもよい。
第１媒体層４００は第２媒体層２００に設けられ、第１媒体層４００は部品３００を覆って部品３００を第１媒体層４００内に埋め込む。第１媒体層４００は、第１媒体層４００を貫通し接続パッド３１０のアニュラリング構造３１１の開口部３１２を露出させる第１ビアホール４１０を備える（図３（ｋ）を参照）。第１ビアホール４１０は、アニュラリング構造３１１の開口部３１２及び第２ビアホール２１０と同軸に設けられてもよい。第１ビアホール４１０の孔径は、アニュラリング構造３１１の開口部３１２の孔径より大きくてもよい。これにより、第１ビアホール４１０と開口部３１２と第２ビアホール２１０が縦方向において段付き穴５３０を形成させて（図３（ｉ）を参照）、部品３００と回路基板１００を連通する通路が形成される。第１媒体層４００は、部品３００のパッケージング層であってもよい。
段付き穴５３０を充填することによりビアピラー５００ｂを形成させ、ビアピラー５００ｂが少なくとも第２ビアホール２１０及び開口部３１２を貫通することにより、接続パッド３１０は、ビアピラー５００ｂによって回路基板１００の回路層と導通することができる。
本願の実施例によって提供される部品パッケージング基板構造は、アニュラリング構造３１１を備える接続パッド３１０を設けることにより、回路基板１００（即ち、基板）を完成させてから部品３００を埋め込む場合でも、接続パッド３１０と回路層を導通させるビアピラー５００ｂを形成させることができ、これにより部品３００の埋込工程を後に置くことができ、部品パッケージング工程のコストをある程度削減し、加工の時間を短縮させることができ、基板回路の不良による部品の廃棄の問題が解決される。
一部の実施例では、図１に示されるとおり、ビアピラーは、第１ビアホール４１０、開口部３１２及び第２ビアホール２１０を充填することができ、即ち、第１媒体層４００、アニュラリング構造３１１及び第２媒体層２００を通る。第１媒体層４００に、ビアピラー５００ｂに接続されるウィンドウ付きパッド５１０を形成させてもよい。
一部の実施例では、ビアピラー５００ｂは第２ビアホール及び接続パッド３１０のアニュラリング構造３１１の開口部３１２だけを充填し、第１媒体層４００にウィンドウ付きパッド５１０を形成させなくてもよく、ビアピラー５００ｂだけによって内側回路の導通を実現してもよい。図２に示されるとおり、ビアピラー５００ｂの上面は、第２媒体層の上面より高くてもよい。また一部の実施例では、ビアピラー５００ｂの上面は第２媒体層の上面に揃ってもよい。
一部の実施例では、第１媒体層４００の厚さは第２媒体層２００の厚さより大きくてもよく、これにより部品をよりよく包み込んで、「プラスチックパッケージ」のような機能を実現する。
第１媒体層４００及び／又は第２媒体層２００は、樹脂フィルム又は液体パッケージング材料などであってもよく、例えば、ＲＣＣ、ＲＣＦ又はＡＢＦなどである。
本実施形態において言及されるビアピラー５００ｂ／層間ビアピラー１４０は、貫通ビアホールを有する銅ピラーを少なくとも１つ、ＩＯチャネルとして含んでもよく、これによって層間の導通を実現し、貫通ビアホールを有する複数の銅ピラーのサイズ及び／又は形状は、同じでもよいし、異なってもよく、貫通ビアホールを有する銅ピラーは、中実の銅ピラーであってもよいし、表面に銅メッキが施された中空ピラーであってもよい。
なお、上記で本願の一部の実施例を説明している。他の実施例は特許請求の範囲に含まれる。
図３（ａ）～図３（ｌ）が参照されるとおり、図１の部品パッケージング基板構造の作製方法の各ステップの中間構造の断面模式図が示される。
前記製造方法は、以下のステップを含む。図３（ａ）に示されるとおり、第１仮載置板６００を提供する－ステップ（ａ）。第１仮載置板６００の素材は限定されず、ニーズに応じて具体的に選ぶことができる。例えば、金属アルのミニウム、銅、ステンレス鋼又はＦＲ４樹脂材料などを選ぶことができる。
続いて、図３（ｂ）に示されるとおり、第１仮載置板６００に部品３００を貼り合わせる－ステップ（ｂ）。一般に、第１仮載置板６００の表面に粘着フィルム６１０を形成させてから部品３００を貼り合わせてもよい。
一般に、第１仮載置板６００に部品３００を貼り合わせることは、具体的には、以下のサブステップを含んでもよい。
（ｂ１）第１仮載置板６００に粘着フィルム６１０を形成させる。一般に、コーティング又はフィルムプレスの方式で第１仮載置板６００の片側において作製して１層の粘着フィルム６１０を形成させてもよい。粘着フィルム６１０の素材は、両面テープ又は粘着樹脂フィルムなどであってもよい。
（ｂ２）粘着フィルム６１０における所定の位置に部品３００を貼り合わせ、部品３００の端子面を粘着フィルム６１０に貼り合わせて部品３００を固定して位置ずれを防ぐ。一般に、位置合わせにより部品３００を第１仮載置板６００の所定の位置に貼り合わせてもよく、これにより粘着フィルム６１０によって部品を第１仮載置板６００の表面に仮固定することができる。
次に、図３（ｃ）に示されるとおり、部品３００の表面に第１媒体層４００及び第２仮載置板７００をラミネートする－ステップ（ｃ）。一般に、当該ステップは以下のサブステップを含んでもよい。
（ｃ１）部品３００の表面に第１媒体層４００をラミネートする。一般に、第１仮載置板６００の部品３００を貼り合わせた表面に絶縁層を重ね、圧着した後に第１媒体層４００を形成させ、部品に対してパッケージングによる保護を行う。第１媒体層４００としては、樹脂フィルム又は液体パッケージング材料などを選ぶことができ、例えば、ＲＣＣ、ＲＣＦ又はＡＢＦなどである。一部の実施例では、第１媒体層４００の厚さが部品３００の厚さを超えており、部品３００を第１媒体層４００内に埋め込むことができる。
（ｃ２）第１媒体層４００の表面に第２仮載置板７００をラミネートし、第２仮載置板７００は、支持板７１０と、支持板７１０に順次積層される第２銅層７２０及び第１銅層７３０とを含む。一般に、第１銅層７３０は第１媒体層４００に貼り合わされる。第２仮載置板７００は、第１仮載置板６００を分離させた後にパッケージングされた部品３００を支持するために用いることができる。第２仮載置板７００の素材は、金属のアルミニウム、銅、ステンレス鋼又はＦＲ４樹脂などの材料を選ぶことができる。第１銅層７３０と第２銅層７２０を物理的な圧着で結合させることができ、これにより第１銅層７３０と第２銅層７２０を簡単に分離させて、第２仮載置板７００を取り除くことができる。
続いて、図３（ｄ）に示されるとおり、第１仮載置板６００を取り除いて、部品３００の端子面及び第１媒体層４００の第１表面を露出させる－ステップ（ｄ）。一般に、セパレーターによって第１仮載置板６００及び粘着フィルム６１０を除去することができる。
次に、図３（ｅ）に示されるとおり、前記第１表面に、部品３００の端子に接続される接続パッド３１０を形成させ、接続パッド３１０は、アニュラリング構造３１１を備える－ステップ（ｅ）。一般に、接続パッド３１０を形成させるプロセスは、シード層の作製－回路パターンの作製－回路パターンの電気メッキ－フィルム剥離－エッチングであってもよく、以下のサブステップを含む。
（ｅ１）前記第１表面に金属シード層を形成させる。一般に、スパッタリングプロセスにより金属シード層を形成させることができる。金属シード層の素材については、具体的に限定せず、実際のニーズに応じて決定することができ、一般には、チタン又は銅又はチタン銅であってもよい。
（ｅ２）金属シード層の表面に、接続パッド３１０を作製するためのウィンドウ付きパターンを形成させる。一般に、金属シード層の表面にフォトレジスト層を付与することによってウィンドウ付きパターンを作製することができる。
（ｅ３）Ａの部分に示されるとおり、ウィンドウ付きパターン内に電気メッキを施して接続パッド３１０を形成させる。接続パッド３１０はアニュラリング構造３１１を備え、アニュラリング構造３１１は開口部３１２を備え、その拡大後の断面図は図３（ｆ）に示すとおりである。開口部３１２は、アニュラリング構造３１１の中心部に設けられてもよく、即ち、接続パッド３１０の中心は開口部３１２を備え、これによりフリップチップのＩ／Ｏ接続端子の接続パッド３１０（即ち、ピンファンアウト回路）と後の回路基板１００の回路層（即ち、基板の回路層）の接続を満たすことができる。接続パッド３１０の開口部３１２は、レーザー孔径のサイズ要件に従って設計することができる。
（ｅ４）フォトレジスト層に対してフィルム剥離処理を行って、フォトレジスト層を取り除く。
（ｅ５）エッチング処理。
続いて、図３（ｇ）に示されるとおり、回路基板１００を作製する－ステップ（ｆ）。又は、前記ステップ（ａ）～ステップ（ｅ）のいずれかのステップの前に回路基板１００を形成させる。回路基板１００は、少なくとも、表面が少なくとも１層の回路層を含む。回路層は少なくとも回路基板１００の部品３００に近い側の表面に設けられ、これによって部品３００と導通して相互接続することが理解できるだろう。回路層の数量は、実際の使用上のニーズに応じて具体的に設定することができる。例えば、回路層は、それぞれ、回路基板１００の部品３００から遠い側（即ち、回路基板１００の下面）、回路基板１００の部品３００に近い側（即ち、回路基板１００の上面）に設けられる第１回路層１１０及び第２回路層１２０を含んでもよい。一部の実施例では、図３（ｇ）に示されるとおり、回路層は、第１回路層１１０と第２回路層１２０との間に設けられる第３回路層１３０をさらに含んでもよい。これに対応して、回路基板１００は、１．５層、２層又はより多くの層と設定することができる。隣り合う２層の回路層の間には対応する層間ビアピラー１４０が設けられてもよいということを理解されたい。層間ビアピラー１４０の数量は、１つ又は複数と設定することができ、ニーズに応じて決定すればよい。
次に、図３（ｈ）に示されるとおり、前記第１表面に第２媒体層２００及び回路基板１００をラミネートし、回路基板１００は、少なくとも１層の回路層を含み、第２仮載置板７００を取り除いて、第１媒体層４００の前記端子面から遠い第２表面を露出させる－ステップ（ｇ）。一般に、パッケージングされた部品３００を回路基板１００にフリップチップ実装してもよい。第２媒体層２００の素材としては、樹脂フィルム又は液体パッケージング材料などを選ぶことができ、例えば、ＲＣＣ、ＲＣＦ又はＡＢＦなどである。
一部の実施例では、第１銅層７３０と第２銅層７２０が物理的に結合しているという特性を利用して、簡単に引き裂くことで第１銅層７３０と第２銅層７２０を分離させることができ、次に、第１銅層７３０をエッチング除去すれば、第２仮載置板７００を完全に除去できる。
続いて、図３（ｉ）が参照されるとおり、段付き穴５３０を形成させ、段付き穴５３０は、第１媒体層４００を貫通する第１ビアホール４１０と、アニュラリング構造３１１の開口部３１２と、第２媒体層２００を貫通する第２ビアホール２１０とを含む－ステップ（ｈ）。第１ビアホール４１０、第２ビアホール２１０及び開口部３１２は、同軸に回路基板１００に垂直な方向に設けられてもよく、第１ビアホール４１０及び第２ビアホール２１０は階段状であることが理解できるだろう。一般に、当該ステップは、以下のサブステップを含んでもよい。
（ｈ１）図３（ｊ）に示されるとおり、第１媒体層４００をレーザーで処理し、図３（ｋ）に示されるとおり、第１媒体層４００を貫通する第１ビアホール４１０を形成させる。第１ビアホール４１０の直径は、アニュラリング構造３１１の孔径より大きくてもよい。第１ビアホール４１０の数量は、部品３００の接続パッド３１０の数量に対応してもよい。
（ｈ２）図３（ｌ）が参照されるとおり、第２媒体層２００をレーザーで処理して、第２媒体層２００を貫通する第２ビアホール２１０を形成させる。同じアニュラリング構造３１１に対応する第１ビアホール４１０と第２ビアホール２１０の位置は対応している。これにより、図３（ｉ）が参照されるとおり、第１ビアホール４１０、アニュラリング構造３１１の開口部３１２及び第２ビアホール２１０が縦方向において段付き穴５３０を形成させて、部品３００と回路基板１００とを連通する通路が形成される。
次に、図１又は図２に示されるとおり、段付き穴５３０を充填することにより部品３００の接続パッド３１０と回路基板１００の表面上の回路層とを導通させて接続させるためのビアピラー５００ｂを形成させ、ビアピラー５００ｂは、少なくとも開口部３１２及び第２ビアホール２１０を通って、接続パッド３１０と回路層とを導通させる－ステップ（ｉ）。ビアピラー５００ｂの数量はアニュラリング構造３１１の数量に対応してもよい。一般に、当該ステップは以下のサブステップを含んでもよい。
（ｉ１）第１ビアホール４１０及び第２ビアホール２１０に電気メッキ処理を行い、第１ビアホール４１０及び第２ビアホール２１０を貫通するビアピラーを形成させて、図１に示される構造を得る。第１媒体層４００において、ビアピラー５００ｂはウィンドウ付きパッド５１０を備える。
一部の実施例では、サブステップ（ｉ２）をさらに含んでもよく、ウィンドウ付きパッド５１０を除去して、第２ビアホール２１０及び開口部３１２だけを通るビアピラー５００ｂを形成させて、図２に示される構造を得る。一般に、機械によるディープホールドリリング法でブラインドドリリングを行って、段付き穴５３０の局所の金属を除去し、例えば、第１ビアホール４１０内のウィンドウ付きパッド５１０を除去するか又は第１ビアホール４１０内の一部のウィンドウ付きパッド５１０を除去することにより、内側回路だけを導通させてもよい。
本願の実施例によって提供される部品パッケージング基板構造及びその作製方法は、回路基板１００（即ち、基板）を完成させてから部品３００を埋め込むことにより、部品３００の埋込工程を後に置き、段付き穴５３０によって部品３００と基板回路との導通を実現し、基板回路の故障による部品の廃棄を避けて、部品３００のパッケージングの良品率を向上させる。段付き穴５３０は、部品３００と内側回路との導通及び部品３００の背面ファンアウトを実現でき、配線の自由度が高いため、複数の部品のパッケージングを実現して、パッケージングの集積度を向上させることができる。段付き穴内のビアピラーによって導通と相互接続を実現するのは、信号回路の長さを短縮させ、伝送中の信号損失を低減させることができる。
場合によっては、特許請求の範囲に記載の動作又はステップは上記の実施例と異なる順番で実行されてもよく且つ依然として所望の結果を実現できる。また、図面で説明されているプロセスは、必ずしも示されている特定の順番又は順番の連続でしか所望の結果が実現できないとは限らない。一部の実施形態では、マルチタスク処理及び並列処理であってもよく又は役立つ可能性がある。
当業者は、上記のいずれかの実施例に関する討論が例示的なものに過ぎず、本願の範囲（請求項を含む）がこれらの例に限られることを示唆するものではないということを理解できるだろう。本願の趣旨の下で、上記の実施例又は異なる実施例の技術的特徴を互いに組み合わせることができ、ステップを任意の順番で実施してもよく、上記の本願の実施例の異なる態様の多くの他の変化が存在してもよく、簡素化のためにそれらは詳細な説明において提供されていない。
また、説明と討論の簡素化のために、且つ本願の実施例が理解しづらくならないよう、提供されている図面では、集積回路（ＩＣ）チップ及び他の部品の周知の電源／グランドに接続されることが示されてもよいし又は示されなくてもよい。また、本願の実施例が理解しづらくならないよう、ブロック図の形式で装置を示してもよく、且つこれについては次の事実を考慮している。これらのブロック図の装置に関する実施形態の詳細は本願の実施例を実施するプラットフォームにかなり依存している（即ち、これらの詳細が完全に、当業者が理解している範囲のうちにある）。詳細（例えば、回路）を具体的に述べて本願の例示的な実施例を説明する場合は、これらの詳細がないか又はこれらの詳細に変化がある場合でも、本願の実施例を実施できるということは当業者に自明である。したがって、これらの記載は限定のためではなく説明のためのものである。
本願の特定の実施例を用いて本願を説明しているが、上記の説明によれば、これらの実施例の多くの差し替え、補正及び変形が当業者にとって自明なものである。例えば、他のメモリアーキテクチャ（例えば、ダイナミックＲＡＭ（ＤＲＡＭ））において、討論される実施例を用いることができる。
本願の実施例は、特許請求の範囲の広い範囲に入るそのような差し替え、補正及び変形の全てを含もうとする。したがって、本願の実施例の趣旨と原則において、いずれの省略、補正、同等な差し替え、改善などを行う場合は、そのいずれも本願の請求範囲に含まれるものとする。
１００ 回路基板、１１０ 第１回路層、１２０ 第２回路層、１３０ 第３回路層、１４０ 層間ビアピラー、２００ 第２媒体層、２１０ 第２ビアホール、３００ 部品、３１０ 接続パッド、３１１ アニュラリング構造、３１２ 開口部、４００ 第１媒体層、４１０ 第１ビアホール、５００ｂ ビアピラー、５１０ ウィンドウ付きパッド、５３０ 段付き穴、６００ 第１仮載置板、６１０ 粘着フィルム、７００ 第２仮載置板、７１０ 支持板、７２０ 第２銅層、７３０ 第１銅層

Claims (13)

  1. 部品パッケージング基板構造の作製方法であって、
    第１仮載置板を提供することと、
    前記第１仮載置板に部品を貼り合わせることと、
    前記第１仮載置板に第１媒体層を付与して、前記部品を前記第１媒体層に埋め込むことと、
    前記第１媒体層に第２仮載置板を付与することと、
    前記第１仮載置板を取り除いて、前記部品の端子面及び前記第１媒体層の第１表面を露出させることと、
    前記第１表面に、前記部品の端子に接続される接続パッドを形成させることであって、前記接続パッドはアニュラリング構造を含むことと、
    前記第１表面に第２媒体層をラミネートし、前記第２媒体層に回路基板をラミネートすることであって、前記回路基板の第２媒体層を貼り合わせた表面に回路層が含まれることと、
    前記第２仮載置板を取り除いて、前記第１媒体層の第２表面を露出させることと、
    前記第２表面に穴をあけて段付き穴を形成させることであって、前記段付き穴は、前記第１媒体層を貫通する第１ビアホールと、前記接続パッドのアニュラリング構造の開口部と、前記第２媒体層を貫通する第２ビアホールとを含み、前記第１ビアホール、前記開口部及び前記第２ビアホールによって前記回路層を露出させることと、
    前記段付き穴に電気メッキを施してビアピラーを形成させることであって、前記ビアピラーは前記接続パッドと前記回路層を導通させることとを含むことを特徴とする部品パッケージング基板構造の作製方法。
  2. 前記第１媒体層に、前記ビアピラーに接続されるパッドを形成させることをさらに含むことを特徴とする請求項１に記載の方法。
  3. 第１ビアホール内の一部のビアピラーを除去することをさらに含むことを特徴とする請求項２に記載の方法。
  4. 前記第１表面に、前記部品の端子に接続される接続パッドを形成させることは、
    前記第１表面に金属シード層を形成させることと、
    前記金属シード層に、接続パッドを作製するためのウィンドウ付きパターンを形成させることと、
    前記ウィンドウ付きパターン内に電気メッキを施して前記接続パッドを形成させることとを含むことを特徴とする請求項１に記載の方法。
  5. 前記回路基板は、少なくとも１層の回路層を備える多層基板であることを特徴とする請求項１に記載の方法。
  6. 前記第１仮載置板に部品を貼り合わせることは、
    前記第１仮載置板に粘着フィルムを形成させることと、
    前記粘着フィルムにおける所定の位置に前記部品を貼り合わせ、前記部品の端子面を前記粘着フィルムに貼り合わせることとを含むことを特徴とする請求項１に記載の方法。
  7. 前記第２仮載置板は、支持板と、前記支持板上の第２金属層と、前記第２金属層に物理的に圧着される第１金属層とを含み、前記第１金属層は前記第１媒体層に積層されることを特徴とする請求項１に記載の方法。
  8. 前記第１金属層及び前記第２金属層は、銅層を含むことを特徴とする請求項７に記載の方法。
  9. 前記支持板は、樹脂、アルミニウム、ステンレス鋼又は銅から選ばれることを特徴とする請求項７に記載の方法。
  10. 部品パッケージング基板構造であって、
    表面が回路層を備える回路基板と、
    第２媒体層であって、前記回路基板の前記回路層に設けられ、前記第２媒体層を貫通し前記回路層を露出させる第２ビアホールを備える第２媒体層と、
    部品であって、前記部品の端子面は前記第２媒体層を向き、前記端子面には前記部品の端子に接続される接続パッドが設けられ、前記接続パッドは、開口部を備えるアニュラリング構造を含み、前記開口部は前記第２ビアホールを露出させる部品と、
    前記第２媒体層に設けられ且つ前記部品を埋め込む第１媒体層であって、前記第１媒体層を貫通し前記開口部を露出させる第１ビアホールを備える第１媒体層と、
    少なくとも、前記第２ビアホール及び前記接続パッドの開口部を充填することにより、前記接続パッドと前記回路層を導通させるビアピラーとを含むことを特徴とする部品パッケージング基板構造。
  11. 前記第１媒体層に、前記ビアピラーに接続されるパッドが形成されることを特徴とする請求項１０に記載の部品パッケージング基板構造。
  12. 前記回路基板は、少なくとも１層の回路層を備える多層基板を含むことを特徴とする請求項１０に記載の部品パッケージング基板構造。
  13. 前記第１ビアホール、前記接続パッドの開口部及び前記第２ビアホールは、同軸に設けられることを特徴とする請求項１０に記載の部品パッケージング基板構造。
JP2023184391A 2022-12-02 2023-10-27 部品パッケージング基板構造及びその作製方法 Pending JP2024080614A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202211542879.3 2022-12-02
CN202211542879.3A CN115799182A (zh) 2022-12-02 2022-12-02 一种元器件封装基板结构及其制作方法

Publications (1)

Publication Number Publication Date
JP2024080614A true JP2024080614A (ja) 2024-06-13

Family

ID=85445325

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023184391A Pending JP2024080614A (ja) 2022-12-02 2023-10-27 部品パッケージング基板構造及びその作製方法

Country Status (5)

Country Link
US (1) US20240186230A1 (ja)
JP (1) JP2024080614A (ja)
KR (1) KR20240083012A (ja)
CN (1) CN115799182A (ja)
TW (1) TW202425151A (ja)

Also Published As

Publication number Publication date
US20240186230A1 (en) 2024-06-06
TW202425151A (zh) 2024-06-16
CN115799182A (zh) 2023-03-14
KR20240083012A (ko) 2024-06-11

Similar Documents

Publication Publication Date Title
US8943683B2 (en) Fabricating method of embedded package structure
KR100834657B1 (ko) 전자 장치용 기판 및 그 제조 방법, 및 전자 장치 및 그제조 방법
JP4899603B2 (ja) 三次元半導体パッケージ製造方法
CN112164677A (zh) 一种线路预排布散热嵌埋封装结构及其制造方法
US10002825B2 (en) Method of fabricating package structure with an embedded electronic component
US20150041993A1 (en) Method for manufacturing a chip arrangement, and a chip arrangement
JP2010219121A (ja) 半導体装置及び電子装置
TW201427522A (zh) 承載電路板、承載電路板的製作方法及封裝結構
JP4950743B2 (ja) 積層配線基板及びその製造方法
JP7497407B2 (ja) 両面相互接続組み込みチップパッケージ構造及びその製造方法
JP7333454B2 (ja) モールド成形プロセスに基づくパッケージ基板及びその製造方法
JP2008263188A (ja) 回路基板の製造方法
JP7176045B2 (ja) 特徴層構造なしの中継基板およびその製造方法
JP2023086100A (ja) 複数の部品を層分けに埋め込みパッケージングした構造及びその製造方法
JP2024080614A (ja) 部品パッケージング基板構造及びその作製方法
KR20220131493A (ko) 임베디드 패키지 구조 및 그 제조 방법
JP4321758B2 (ja) 半導体装置
KR101015762B1 (ko) 반도체 패키지의 제조 방법
TWI853713B (zh) 半導體封裝及其製造方法
CN106486453A (zh) 一种柱顶互连型态半导体封装构造及其制造方法
KR20240031017A (ko) 임베디드 플립칩 패키지 기판 및 이의 제조 방법
TW202420445A (zh) 基板製作方法、嵌埋基板以及半導體
TW202304271A (zh) 電路板結構及其製作方法
CN115472510A (zh) 嵌埋器件封装基板及其制作方法
CN115361780A (zh) 一种内埋元器件的硬质封装结构及其制备方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20231027