JP2024073002A - 耐圧制御回路 - Google Patents

Abstract

【課題】低耐圧デバイスを用いた入出力回路において、高電圧入出力を実現することが可能な耐圧制御回路を提供すること。【解決手段】耐圧制御回路１１１は、高電圧モニタ回路１１１１と、高電圧モニタ回路１１１１に接続された第１電圧切替回路１１１２と、を備え、高電圧モニタ回路１１１１は、高電圧モニタ回路１１１１に入力する入力信号に基づいて第１参照信号を生成し、第１電圧切替回路１１１２は、第１電圧切替回路１１１２に印加された第１印加電圧と第１参照信号とを比較し、第１参照信号の電圧が第１印加電圧を超える場合、第１参照信号を第１制御信号として出力し、第１参照信号の電圧が第１印加電圧未満の場合、第１印加電圧を第１制御信号として出力する。【選択図】図４

Description

本開示は耐圧制御回路に関し、特に、低耐圧デバイスを用いた入出力回路において、高電圧入出力を実現することが可能な耐圧制御回路に関する。

近年、電子デバイスの製造プロセスの微細化にともなって、ＨＣＩ（Hot Carrier Injection）／ＮＢＴＩ（Negative Bias Temperature Instability）等の信頼性保障が難しくなり、高耐圧トランジスタの製造が困難になってきている。過去の傾向をみると、２８ｎｍ（ナノメートル）以前は３．３Ｖ（ボルト）または２．５Ｖ（ＯｖｅｒＤｒｉｖｅ＿３．３Ｖ） ＭＯＳとなり、７ｎｍまでは１．８Ｖ ＭＯＳとなり、５ｎｍ以後は１．２Ｖ（ＯｖｅｒＤｒｉｖｅ １．５Ｖ） ＭＯＳとなり、ＩＯトランジスタの低耐圧化が進んでいる。一方で、先端プロセスの製品においても、３．３Ｖ－Ｉ／Ｆ（Interface）というような高電圧Ｉ／Ｏの要求があり、これに対しては、ＩＯトランジスタの多段積み回路で実現している。ＩＯトランジスタの多段積み回路においては、７ｎｍまでは３．３Ｖ電源の半分以上の耐圧（１．８Ｖ）を持つＩＯトランジスタが使用できたため、２段積み回路により３．３Ｖ－Ｉ／Ｆを実現することができた。しかしながら、５ｎｍ以降は３．３Ｖ電源の半分以下の耐圧（１．２Ｖ ｏｒ １．５Ｖ）となるため、低耐圧化したＩＯトランジスタの３段積み回路が必要になり、当該３段積み回路において、高電圧入出力を実現しなければならないという課題が生まれた。

特許文献１には、Ｎチャネル型トランジスタおよびのゲート端子に印加される第１の中間電圧を、電源電圧の半分よりも、しきい値電圧だけ高い電圧とし、Ｐチャネル型トランジスタおよびのゲート端子に印加される第２の中間電圧を、電源電圧の半分よりもしきい値電圧だけ低い電圧とすることにより、複数の接続点に出力される信号の振幅を電源電圧の半分以下に抑えることができる回路が開示されている。特許文献１に開示されている回路は２段積み回路であり、低耐圧（１．２Ｖ ｏｒ １．５Ｖ）化したＩＯトランジスタの３段積み回路における高電圧入出力（３．３Ｖ－Ｉ／Ｆ）を開示していない。

特開２００５－３９５６０号公報

上述のように、低耐圧化したＩＯトランジスタの３段積み回路において、高電圧入出力を実現しなければならないという課題があった。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、耐圧制御回路（入力側）は、
高電圧モニタ回路と、前記高電圧モニタ回路に接続された第１電圧切替回路と、を備える。前記高電圧モニタ回路は、前記高電圧モニタ回路に入力する入力信号に基づいて第１参照信号を生成し、前記第１電圧切替回路は、前記第１電圧切替回路に印加された第１印加電圧と前記第１参照信号のうち、いずれか高い方の電圧を第１制御信号として出力する。

別の一実施の形態によれば、耐圧制御回路（出力側）は、
高電圧モニタ回路と、前記高電圧モニタ回路に接続された第１電圧切替回路と、前記高電圧モニタ回路に接続された第２電圧切替回路と、を備える。前記高電圧モニタ回路は、耐圧制御回路の後段に接続された高電圧出力回路の出力信号であって前記高電圧出力回路からフィードバックされ入力した前記出力信号に基づいて第１参照信号と第２参照信号とを生成し、前記第１電圧切替回路は、前記第１電圧切替回路に印加された第１印加電圧と前記第１参照信号とのうち、いずれか高い方の電圧を第１制御信号として出力する。前記第２電圧切替回路は、前記第２電圧切替回路に印加された第２印加電圧と前記第２参照信号とのうち、いずれか高い方の電圧を第２制御信号として出力する。

前記一実施の形態によれば、低耐圧デバイスを用いた入出力回路において、高電圧入出力を実現することが可能な耐圧制御回路を提供することができる。

入力回路、出力回路、および低耐圧回路を例示するブロック図である。 従来の技術の入力回路を例示する回路図である。 従来の技術の出力回路を例示する回路図である。 実施の形態１に係る入力回路を例示する回路図である。 実施の形態１に係る入力回路の耐圧制御回路を例示する回路図である。 実施の形態１に係る入力回路の耐圧制御回路を例示する回路図である。 実施の形態１に係る入力回路の耐圧制御回路の変形例を例示する回路図である。 実施の形態２に係る出力回路を例示する回路図である。 実施の形態２に係る出力回路を例示する回路図である。 実施の形態２に係る出力回路の耐圧制御回路を例示する回路図である。 実施の形態３に係る高電圧モニタ回路を例示する回路図である。 実施の形態３に係る高電圧モニタ回路を例示する回路図である。 実施の形態３に係る高電圧モニタ回路を例示する回路図である。

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ－ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＣＤ－Ｒ、ＣＤ－Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、フラッシュＲＯＭ、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。

［従来の技術］
＜課題とその解決策＞
先ず、入力回路および出力回路の課題とその解決策について説明する。
図１は、入力回路、出力回路、および低耐圧回路を例示するブロック図である。

図１に示すように、信号を処理するための処理回路は、電子デバイスの製造プロセスの微細化にともなって、低耐圧トランジスタを使用するようになってきた。その意味で、処理回路を低耐圧回路１３と称することにする。低耐圧回路１３の入力側には入力回路１１が設けられ、出力側には出力回路１２が設けられる。信号は、入力回路１１の入力端子から入力回路１１に入力し、入力回路１１の出力端子から出力する。入力回路１１の出力端子から出力された信号は、低耐圧回路１３の入力端子から低耐圧回路１３に入力し、低耐圧回路１３の出力端子から出力する。低耐圧回路１３の出力端子から出力された信号は、出力回路１２の入力端子から出力回路１２に入力し、出力回路１２の出力端子から出力する。ここで、外部との入出力インタフェースは規格で決まっており、例えば、高耐圧の３．３Ｖ－Ｉ／Ｆに対応する必要がある。入力回路１１および出力回路１２のそれぞれは、低耐圧トランジスタを使用しつつ、高耐圧の３．３Ｖ－Ｉ／Ｆに対応するため、例えば、トランジスタを縦に３段積みにする３段積み回路を使用する。

図２Ａは、従来の技術の入力回路を例示する回路図である。
図２Ｂは、従来の技術の出力回路を例示する回路図である。
図２Ａ、図２Ｂ、および以降の図面においては、１．８Ｖ－ＭＯＳよりも低耐圧の１．２Ｖ（ＯｖｅｒＤｒｉｖｅ １．５Ｖ）－ＭＯＳを使用するＩＯ－ＭＯＳ（Metal-Oxide-Semiconductor）を、ＩＯトランジスタとして使用することを例に挙げて説明する。

図２Ａに示すように、従来の技術の入力回路では、ＰＡＤ＝Ｈｉｇｈ（３．３Ｖ）入力時において、トランジスタＴｒ２１０１のゲートドレイン間電圧Ｖｇｄは、Ｖｇｄ＝１．８Ｖ（ボルト）となり、ＭＯＳ耐圧違反が発生する。また、ＰＡＤ＝Ｈｉｇｈ入力時において、トランジスタＴｒ２１０１のドレインソース間電圧Ｖｄｓは、Ｖｄｓ＝２．１Ｖとなり、ＭＯＳ耐圧違反が発生する。また、ＰＡＤ＝Ｌｏｗ（０．０Ｖ）入力時において、ＭＯＳ耐圧違反は発生しない。

図２Ｂに示すように、従来の技術の出力回路では、ＰＡＤ＝Ｈｉｇｈ（３．３Ｖ）出力時において、トランジスタＴｒ２２０３のゲートソース間電圧Ｖｇｓは、Ｖｇｓ＝１．８Ｖとなり、ＭＯＳ耐圧違反が発生する。また、ＰＡＤ＝Ｈｉｇｈ出力時において、トランジスタＴｒ２２０３のドレインソース間電圧Ｖｄｓは、Ｖｄｓ＝２．１Ｖとなり、ＭＯＳ耐圧違反が発生する。また、ＰＡＤ＝Ｌｏｗ（０．０Ｖ）出力時において、トランジスタＴｒ２２０２のドレインソース間電圧Ｖｄｓは、Ｖｄｓ＝２．０Ｖとなり、ＭＯＳ耐圧違反が発生する。

このように、従来の技術の入力回路および出力回路で使用されるＩＯトランジスタの２段積み回路では、ＭＯＳ耐圧違反が発生する。そこで、実施の形態１では、トランジスタの耐圧違反防止のため、トランジスタの段数を３段に増加させた３段積み回路を使用する。

［実施の形態１］
実施の形態１においては、ＩＯトランジスタの段数を３段積みにした３段積み回路を使用する。
＜入力回路＞
図３は、実施の形態１に係る入力回路を例示する回路図である。
図３の上段は、ＰＡＤ＝Ｈｉｇｈ（３．５Ｖ）入力時を示す。
図３の下段は、ＰＡＤ＝Ｌｏｗ（０．０Ｖ）入力時を示す。

図３に示すように、ＰＡＤ＝Ｈｉｇｈ（３．５Ｖ）入力時において、第９半導体素子Ｔｒ１１０９のゲートに掛かる第１制御信号≧２．１５Ｖとした場合、第９半導体素子Ｔｒ１１０９のゲートドレイン間電圧Ｖｇｄは、Ｖｇｄ＝１．３５Ｖとなり、ドレインソース間電圧Ｖｄｓは、Ｖｄｓ＝１．６５Ｖとなり、ゲートソース間電圧Ｖｇｓは、Ｖｇｓ＝０．３Ｖとなり、ＭＯＳ耐圧違反は発生しない。なお、第１制御信号を基準ＶＲＥＦｎ２と称することもある。

図３に示すように、ＰＡＤ＝Ｌｏｗ（０．０Ｖ）入力時において、第９半導体素子Ｔｒ１１０９のゲートに掛かる第１制御信号≧１．６５Ｖとした場合、第９半導体素子Ｔｒ１１０９のゲートドレイン間電圧Ｖｇｄは、Ｖｇｄ＝１．６５Ｖとなり、ドレインソース間電圧Ｖｄｓは、Ｖｄｓ＝０．０Ｖとなり、ゲートソース間電圧Ｖｇｓは、Ｖｇｓ＝１．６５Ｖとなり、ＭＯＳ耐圧違反は発生しない。

よって、耐圧制御回路１１１が、ＰＡＤ＝Ｈｉｇｈ（３．５Ｖ）入力時に第１制御信号≧２．１５Ｖとして出力し、ＰＡＤ＝Ｌｏｗ（０．０Ｖ）入力時に第１制御信号＝１．６５Ｖとして出力するようにすることで、ＭＯＳ耐圧違反を発生させないようにすることができる。

＜耐圧制御回路＞
図４は、実施の形態１に係る入力回路の耐圧制御回路を例示する回路図である。
図４は、図３に示す第１制御信号を生成するための耐圧制御回路の回路図である。
図４は、入力回路の耐圧制御回路の概要を示す。

図４に示すように、実施の形態１に係る入力回路の耐圧制御回路１１１は、高電圧モニタ回路１１１１と、高電圧モニタ回路１１１１に接続された第１電圧切替回路１１１２と、を備える。

高電圧モニタ回路１１１１は、高電圧モニタ回路１１１１に入力する入力信号に基づいて第１参照信号を生成する。入力信号のＨｉｇｈ入力時の電圧は、耐圧制御回路１１１の回路内で使用される半導体素子の電源電圧よりも高い電圧を有し、トグル動作を行う信号である。よって、入力信号を高電圧信号と称することもある。

第１電圧切替回路１１１２は、第１電圧切替回路１１１２に印加された第１印加電圧と、高電圧モニタ回路１１１１から出力された第１参照信号と、を比較する。第１電圧切替回路１１１２は、第１参照信号の電圧が第１印加電圧を超える場合、第１参照信号を第１制御信号として出力する。第１電圧切替回路１１１２は、第１参照信号の電圧が第１印加電圧未満の場合、第１印加電圧を第１制御信号として出力する。耐圧制御回路１１１（第１電圧切替回路１１１２）の出力である第１制御信号は、従来の技術の入力回路へ接続される。

＜効果＞
実施の形態１では、入力回路は、低耐圧トランジスタを使用しつつ、高耐圧のインターフェース（例えば、３．３Ｖ－Ｉ／Ｆ）に対応するため、トランジスタを縦に３段積みにした耐圧制御回路を使用する。その結果、低耐圧デバイスを用いた入力回路において、高電圧入力を実現することが可能な耐圧制御回路を実現することができる。

耐圧制御回路１１１の詳細な回路について説明する。なお、トランジスタを半導体素子と称する。

図５は、実施の形態１に係る入力回路の耐圧制御回路を例示する回路図である。
図５は、入力回路の耐圧制御回路の詳細を示す。

図５に示すように、耐圧制御回路１１１は、高電圧モニタ回路１１１１と、高電圧モニタ回路１１１１に接続された第１電圧切替回路１１１２と、を備える。高電圧モニタ回路１１１１は、第１半導体素子Ｔｒ１１０１から第６半導体素子Ｔｒ１１０６を有する。

第１半導体素子Ｔｒ１１０１の第１端子は入力信号に接続される。第１半導体素子Ｔｒ１１０１の第２端子は第１半導体素子Ｔｒ１１０１の第３端子と第２半導体素子Ｔｒ１１０２の第１端子に接続される。第２半導体素子Ｔｒ１１０２の第２端子は第２半導体素子Ｔｒ１１０２の第３端子と第３半導体素子Ｔｒ１１０３の第１端子に接続される。

第３半導体素子Ｔｒ１１０３の第２端子は第３半導体素子Ｔｒ１１０３の第３端子と第４半導体素子Ｔｒ１１０４の第１端子と第１参照信号に接続される。第４半導体素子Ｔｒ１１０４の第２端子は第４半導体素子Ｔｒ１１０４の第３端子と第５半導体素子Ｔｒ１１０５の第１端子に接続される。

第５半導体素子Ｔｒ１１０５の第２端子は第５半導体素子Ｔｒ１１０５の第３端子と第６半導体素子Ｔｒ１１０６の第３端子と第６半導体素子Ｔｒ１１０６の第２端子に接続される。第６半導体素子Ｔｒ１１０６の第１端子はグランドＶＳＳに接続される。

第１電圧切替回路１１１２は、第７半導体素子Ｔｒ１１０７と第８半導体素子Ｔｒ１１０８を有する。

第７半導体素子Ｔｒ１１０７の第１端子は第８半導体素子Ｔｒ１１０８の第１端子と第１制御信号とに接続される。第７半導体素子Ｔｒ１１０７の第２端子は第８半導体素子Ｔｒ１１０８の第３端子と第１印加電圧とに接続される。第７半導体素子Ｔｒ１１０７の第３端子は第８半導体素子Ｔｒ１１０８の第２端子と第１参照信号とに接続される。

第１半導体素子Ｔｒ１１０１から第８半導体素子１１０８の耐圧は、入力信号のＨｉｇｈレベル時の電圧よりも低い。

また、第１半導体素子Ｔｒ１１０１から第８半導体素子Ｔｒ１１０８のそれぞれは、電界効果トランジスタである。第１端子はソースであり、第２端子はゲートであり、第３端子はドレインである。電界効果トランジスタは、Ｐ形ＭОＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、または、Ｎ形ＭОＳＦＥＴである。

また、第１半導体素子Ｔｒ１１０１から第５半導体素子Ｔｒ１１０５のそれぞれの第２端子と、入力信号と、の間には、ダイオードが接続される。

＜特徴＞
入力回路の耐圧制御回路の特徴を以下に示す。
耐圧制御回路は、例えば、３．３Ｖ－Ｉ／Ｆ等の高電圧信号から生成した第１参照信号と、第１印加電圧と、を切替えて出力する。
耐圧制御回路を構成するトランジスタの耐圧は、高電圧信号の電圧レベルよりも低い耐圧である。
高電圧信号は、ＨｉｇｈとＬｏｗを交互に繰り返すトグル動作を行う信号である。
第１電圧切替回路は、第１参照信号と第１印加電圧を比較し、高い方の電圧を第１制御信号として出力する。
第１参照信号＞第１印加電圧の場合、第７半導体素子Ｔｒ１１０７がオン、第８半導体素子Ｔｒ１１０８がオフとなり、第１参照信号が出力する。
第１参照信号＜第１印加電圧の場合、第７半導体素子Ｔｒ１１０７がオフ、第８半導体素子Ｔｒ１１０８がオンとなり、第１印加電圧が出力する。
第１参照信号＝第１印加電圧の場合、第７半導体素子Ｔｒ１１０７がオフ、第８半導体素子Ｔｒ１１０８がオフとなるが、トグル動作を前提としているため、この状態が恒常的に続くわけではないため問題にならない。

＜耐圧制御回路の変形例＞
図６は、実施の形態１に係る入力回路の耐圧制御回路の変形例を例示する回路図である。

図６に示すように、第１制御信号は、外部の第９半導体素子Ｔｒ１１０９の第２端子に接続される。入力信号は、第９半導体素子Ｔｒ１１０９の第３端子に接続される。第９半導体素子Ｔｒ１１０９は、第９半導体素子Ｔｒ１１０９の第１端子から第１低電圧制御信号を出力する。第１低電圧制御信号は、従来の技術の入力回路（図３参照）へ接続される。

第９半導体素子Ｔｒ１１０９は、電界効果トランジスタである。第１端子はソースであり、第２端子はゲートであり、第３端子はドレインである。電界効果トランジスタは、Ｐ形ＭОＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、または、Ｎ形ＭОＳＦＥＴである。

＜特徴＞
耐圧制御回路の変形例の特徴を以下に示す。
耐圧制御回路（変形例）は、（電界効果）トランジスタに印加可能な電圧の２倍以上の振幅信号を入力可能な入力回路である。
耐圧制御回路の入力側は、入力端子へ接続される。
第９半導体素子Ｔｒ１１０９のドレインは、入力端子に接続する。第９半導体素子Ｔｒ１１０９のゲートは、耐圧制御回路の出力側の第１制御信号に接続される。第９半導体素子Ｔｒ１１０９のソースは、従来の技術の入力回路へ接続される。

［実施の形態２］
実施の形態１においては、耐圧制御回路を入力回路に適用した。耐圧制御回路は、入力回路だけではなく、出力回路にも適用できる。実施の形態２では、耐圧制御回路を出力回路に適用した場合を例に挙げて説明する。

図２Ｂに戻り、ＰＡＤ＝Ｈｉｇｈ（３．３Ｖ）出力時において、トランジスタＴｒ２２０３のゲートソース間電圧Ｖｇｓは、Ｖｇｓ＝１．８Ｖとなり、ＭＯＳ耐圧違反が発生する。また、ＰＡＤ＝Ｈｉｇｈ出力時において、トランジスタＴｒ２２０３のドレインソース間電圧Ｖｄｓは、Ｖｄｓ＝２．１Ｖとなり、ＭＯＳ耐圧違反が発生する。また、ＰＡＤ＝Ｌｏｗ（０．０Ｖ）時において、トランジスタＴｒ２２０２のドレインソース間電圧Ｖｄｓ＝２．０Ｖとなり、ＭＯＳ耐圧違反が発生する。

このように、従来の技術の出力回路で使用されるＩＯトランジスタの２段積み回路では、ＭＯＳ耐圧違反が発生する。そこで、実施の形態２では、トランジスタの耐圧違反防止のため、トランジスタの段数を３段に増加させた３段積み回路を使用する。

＜出力回路＞
図７は、実施の形態２に係る出力回路を例示する回路図である。
図７は、ＭＯＳ（トランジスタ）の耐圧保護の観点に基づいた３段積み回路に必要なバイアス電圧を示す。なお、３．３Ｖ電源は、Ｖｍａｘ＝３．５Ｖを前提とする。
図７の上段は、ＰＡＤ＝Ｌｏｗ（０．０Ｖ）出力時を示す。
図７の下段は、ＰＡＤ＝Ｈｉｇｈ（３．５Ｖ）出力時を示す。

図７の上段に示すように、トランジスタＴｒ１２２３のゲートに掛かる第１制御信号≦１．３５Ｖとし、トランジスタＴｒ１２２４のゲートに掛かる第２制御信号≦１．６５Ｖとし、さらに、トランジスタＴｒ１２２３およびトランジスタＴｒ１２２４以外のトランジスタのゲートに掛かる電圧を図７の上段に示すように設定する。第１制御信号を基準ＶＲＥＦｐ２と称し、第２制御信号を基準ＶＲＥＦｎ２と称することもある。

このように設定した場合、ＰＡＤ＝Ｌｏｗ（０．０Ｖ）出力を得るとともに、トランジスタＴｒ１２２１～トランジスタ１２２６のそれぞれのゲートドレイン間電圧Ｖｇｄ、ドレインソース間電圧Ｖｄｓ、およびゲートソース間電圧Ｖｇｓは耐圧以下となり、ＭＯＳ耐圧違反は発生しない。例えば、トランジスタＴｒ１２２１のゲートドレイン間電圧Ｖｇｄは、Ｖｇｄ＝１．６５Ｖとなり、ドレインソース間電圧Ｖｄｓは、Ｖｄｓ＝１．３５Ｖとなり、ゲートソース間電圧Ｖｇｓは、Ｖｇｓ＝０．０Ｖとなり、ＭＯＳ耐圧違反は発生しない。

図７の下段に示すように、トランジスタＴｒ１２２３のゲートに掛かる第１制御信号≧１．８５Ｖとし、トランジスタＴｒ１２２４のゲートに掛かる第２制御信号≧２．１５Ｖとし、さらに、トランジスタＴｒ１２２３およびトランジスタＴｒ１２２４以外のトランジスタのゲート電圧を図７の下段に示すように設定する。

このように設定した場合、ＰＡＤ＝Ｈｉｇｈ（３．５Ｖ）出力を得るとともに、トランジスタＴｒ１２２１～トランジスタ１２２６のそれぞれのゲートドレイン間電圧Ｖｇｄ、ドレインソース間電圧Ｖｄｓ、およびゲートソース間電圧Ｖｇｓは耐圧以下となり、ＭＯＳ耐圧違反は発生しない。例えば、トランジスタＴｒ１２２１のゲートドレイン間電圧Ｖｇｄは、Ｖｇｄ＝１．６５Ｖとなり、ドレインソース間電圧Ｖｄｓは、Ｖｄｓ＝０．０Ｖ、となり、ゲートソース間電圧Ｖｇｓは、Ｖｇｓ＝１．６５Ｖとなり、ＭＯＳ耐圧違反は発生しない。

ここで、トランジスタＴｒ１２２１、トランジスタＴｒ１２２２、トランジスタＴｒ１２２５、およびトランジスタＴｒ１２２６に着目する。ＭＯＳ耐圧違反が発生しない要件は、ＰＡＤ＝Ｌｏｗ（０．０Ｖ）出力時、およびＰＡＤ＝Ｈｉｇｈ（３．５Ｖ）出力時の両方において、トランジスタＴｒ１２２１のゲート電圧は３．５Ｖに設定し、トランジスタＴｒ１２２２のゲート電圧は１．８５Ｖに設定し、トランジスタＴｒ１２２５のゲート電圧は１．６５Ｖに設定し、トランジスタＴｒ１２２６のゲート電圧は０．０Ｖに設定する必要があることが理解できる。

また、ここで、トランジスタＴｒ１２２３およびトランジスタＴｒ１２２４に着目する。ＭＯＳ耐圧違反が発生しない要件は、トランジスタＴｒ１２２３のゲート電圧は、ＰＡＤ＝Ｌｏｗ（０．０Ｖ）出力時では、１．３５Ｖ以下に設定し、ＰＡＤ＝Ｈｉｇｈ（３．５Ｖ）出力時では、１．８５Ｖ以上に設定する必要があることが理解できる。トランジスタＴｒ１２２４のゲート電圧は、ＰＡＤ＝Ｌｏｗ（０．０Ｖ）出力時では、１．６５Ｖ以下に設定し、ＰＡＤ＝Ｈｉｇｈ（３．５Ｖ）出力時では、２．１５Ｖ以上に設定する必要があることが理解できる。

このように、トランジスタＴｒ１２２３のゲート電圧、およびトランジスタＴｒ１２２４のゲート電圧については、ＰＡＤ＝Ｈｉｇｈ（３．５Ｖ）出力時およびＰＡＤ＝Ｌｏｗ（０．０Ｖ）出力時において、耐圧制御回路による制御が必要となる。

図８は、実施の形態２に係る出力回路を例示する回路図である。
図８は、出力回路の詳細を示す。

図８に示すように、出力回路１２は、耐圧制御回路１２１と、高電圧出力回路１２２と、を備える。耐圧制御回路１２１は、高電圧モニタ回路１２１１と、電圧切替回路（第１電圧切替回路１２１２と第２電圧切替回路１２１３）と、を有する。高電圧出力回路を、３．３Ｖ出力回路（または３．５Ｖ出力回路）と称することもある。高電圧モニタ回路を出力電圧モニタ回路と称することもある。電圧切替回路をＶＲＥＦ切替回路と称することもある。

高電圧出力回路１２２を構成するＭＯＳの耐圧違反が起こらないようにするためには、出力信号の電圧レベルに連動して基準電圧ＶＥＲＦの電圧値を切替る必要がある。基準電圧ＶＥＲＦの要件は以下のとおりである。

・基準ＶＲＥＦｐ２≧１．８５Ｖ （Ｈｉｇｈ出力時。）
・基準ＶＲＥＦｐ２≦１．３５Ｖ （Ｌｏｗ出力時）。
・基準ＶＲＥＦｎ２≧２．１５Ｖ （Ｈｉｇｈ出力時）。
・基準ＶＲＥＦｎ２≦１．６５Ｖ （Ｌｏｗ出力時）。

高電圧モニタ回路１２１１は、高電圧出力回路１２２からの出力信号（３．３Ｖ出力）Ｈｉｇｈを分圧して任意の基準電圧を生成する。Ｈｉｇｈ出力時に生成するのは、切替えが必要な基準ＶＲＥＦ（ＶＲＥＦｐ２，ＶＲＥＦｎ２）の電圧の高い方の電圧とする。

高電圧モニタ回路１２１１の各分圧ノード（ｎ＿ｖｄ１～ｎ＿ｖｄ５）と３．３Ｖ出力ノード（出力端子）との間には、出力信号が０．０Ｖ時に電荷を逃がすためのダイオード（Ｄｉｏｄｅ）を接続する。ダイオードが有るため、０．０Ｖ出力時に各分圧ノードに電荷が無くなりＬｏｗレベルを短時間で検出することができる。

第１電圧切替回路１２１２と第２電圧切替回路１２１３は、高電圧モニタ回路１２１１から供給される基準ＶＲＥＦ１（第１参照信号）と基準ＶＲＥＦ２（第２参照信号）と、別途用意した基準ＶＲＥＦ１－１（第１印加電圧）と基準ＶＲＥＦ２－１（第２印加電圧）を、３．３Ｖ出力信号レベルに連動して切替えて高電圧出力回路１２２へ供給する。

基準ＶＲＥＦ１－１と基準ＶＲＥＦ２－１は、外部から供給された電源、または、３．３Ｖ電源から生成したものでもよい。また、１つの高電圧モニタ回路に、複数の基準ＶＲＥＦ切替回路を接続してもよい。

＜特徴＞
出力回路の耐圧制御回路の特徴を以下に示す。
出力回路は、トランジスタに印加可能な電圧の２倍以上の振幅信号を出力する回路である。
高電圧出力回路は、高電圧電源と出力端子の間にＰＭＯＳトランジスタを直列に３段接続し、ＶＳＳ（ＧＮＤ）と出力端子の間にＮＭＯＳトランジスタを直列に３段接続した構成である。
第１のＰＭＯＳ（Ｔｒ１２２３）のゲートは、第１電圧切替回路１２１２の出力側に接続される。
第２のＰＭＯＳ（Ｔｒ１２２２）のゲートは、所定の電圧に接続される。
第３のＰＭＯＳ（Ｔｒ１２２１）のゲートは、レベルシフト回路の出力側に接続され、レベルシフト回路の入力側は、出力回路の入力端子に接続される。
第１のＮＭＯＳ（Ｔｒ１２２４）のゲートは、第２電圧切替回路１２１３の出力側に接続される。
第２のＮＭＯＳ（Ｔｒ１２２５）のゲートは、別の所定の電圧に接続される。
第３のＮＭＯＳ（Ｔｒ１２２６）のゲートは、出力回路の入力端子に接続される。
第１電圧切替回路１２１２の入力側は、高電圧モニタ回路１２１１に接続される。同様に、第２電圧切替回路１２１３の入力側は、高電圧モニタ回路１２１１に接続される。
第１電圧切替回路１２１２は、第１印加電圧に接続される。同様に、第２電圧切替回路１２１３は、第２印加電圧に接続される。
高電圧モニタ回路１２１１の入力側は、出力回路１２の高電圧出力回路１２２の出力端子に接続される。

＜耐圧制御回路＞
図９は、実施の形態２に係る出力回路の耐圧制御回路を例示する回路図である。
図９は、耐圧制御回路の詳細を示す。

図９に示すように、実施の形態２に係る出力回路の耐圧制御回路１２１は、高電圧モニタ回路１２１１と、高電圧モニタ回路１２１１に接続された第１電圧切替回路１２１２と、高電圧モニタ回路１２１１に接続された第２電圧切替回路１２１３と、を備える。

高電圧モニタ回路１２１１は、耐圧制御回路１２１の後段に接続された高電圧出力回路１２２の出力信号であって高電圧出力回路１２２からフィードバックされ入力した当該出力信号に基づいて第１参照信号と第２参照信号とを生成する。

第１電圧切替回路１２１２は、第１電圧切替回路１２１２に印加された第１印加電圧と第１参照信号とを比較する。第１電圧切替回路１２１２は、第１参照信号の電圧が第１印加電圧を超える場合、第１参照信号を第１制御信号として出力する。第１電圧切替回路１２１２は、第１参照信号の電圧が第１印加電圧未満の場合、第１印加電圧を第１制御信号として出力する。

第２電圧切替回路１２１３は、第２電圧切替回路１２１３に印加された第２印加電圧と第２参照信号とを比較する。第２電圧切替回路１２１３は、第２参照信号の電圧が第２印加電圧を超える場合、第２参照信号を第２制御信号として出力する。第２電圧切替回路１２１３は、第２参照信号の電圧が第２印加電圧未満の場合、第２印加電圧を第２制御信号として出力する。

第２参照信号のハイレベル電圧は、第１参照信号の前記ハイレベル電圧よりも高い。第１印加電圧は、第２印加電圧よりも低い。

ここで、さらに具体的に耐圧制御回路（高電圧モニタ回路と電圧切替回路）を説明する。
図９に示すように、高電圧モニタ回路１２１１は、第１半導体素子Ｔｒ１２０１から第６半導体素子Ｔｒ１２０６を有する。

第１半導体素子Ｔｒ１２０１の第１端子は、高電圧出力回路１２２の出力信号に接続される。ここで、耐圧制御回路１２１の高電圧モニタ回路１２１１の入力信号は、高電圧出力回路１２２の出力信号である。第１半導体素子Ｔｒ１２０１の第２端子は第１半導体素子Ｔｒ１２０１の第３端子と第２半導体素子Ｔｒ１２０２の第１端子に接続される。第２半導体素子Ｔｒ１２０２の第２端子は第２半導体素子の第３端子と第３半導体素子Ｔｒ１２０３の第１端子と第２参照信号に接続される。第３半導体素子Ｔｒ１２０３の第２端子は第３半導体素子Ｔｒ１２０３の第３端子と第４半導体素子Ｔｒ１２０４の第１端子と第１参照信号に接続される。

第４半導体素子Ｔｒ１２０４の第２端子は第４半導体素子Ｔｒ１２０４の第３端子と第５半導体素子Ｔｒ１２０５の第１端子に接続される。第５半導体素子Ｔｒ１２０５の第２端子は第５半導体素子Ｔｒ１２０５の第３端子と第６半導体素子Ｔｒ１２０６の第３端子と第６半導体素子Ｔｒ１２０６の第２端子に接続される。第６半導体素子の第１端子はグランドＶＳＳに接続される。

第１電圧切替回路１２１２は、第７半導体素子Ｔｒ１２０７と第８半導体素子Ｔｒ１２０８を有する。第７半導体素子Ｔｒ１２０７の第１端子は第８半導体素子Ｔｒ１２０８の第１端子と第１制御信号とに接続される。第７半導体素子Ｔｒ１２０７の第２端子は第８半導体素子Ｔｒ１２０８の第３端子と第１印加電圧とに接続される。第７半導体素子Ｔｒ１２０７の第３端子は第８半導体素子Ｔｒ１２０８の第２端子と第１参照信号とに接続される。

第２電圧切替回路１２１３は、第９半導体素子Ｔｒ１２０９と第１０半導体素子Ｔｒ１２１０を有する。第９半導体素子Ｔｒ１２０９の第１端子は第１０半導体素子Ｔｒ１２１０の第１端子と第２制御信号とに接続される。第９半導体素子Ｔｒ１２０９の第２端子は第１０半導体素子Ｔｒ１２１０の第３端子と第２印加電圧とに接続される。第９半導体素子Ｔｒ１２０９の第３端子は第１０半導体素子Ｔｒ１２１０の第２端子と第２参照信号とに接続される。

第１半導体素子Ｔｒ１２０１から第１０半導体素子Ｔｒ１２１０の耐圧は、高電圧出力回路１２２の出力信号のＨｉｇｈレベル時の電圧よりも低い。

また、第１半導体素子Ｔｒ１２０１から第１０半導体素子Ｔｒ１２１０のそれぞれは、電界効果トランジスタである。また、第１端子はソースであり、第２端子はゲートであり、第３端子はドレインである。

また、電界効果トランジスタは、Ｐ形ＭОＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、または、Ｎ形ＭОＳＦＥＴである。

また、第１半導体素子Ｔｒ１２０１から第５半導体素子Ｔｒ１２０５のそれぞれの第２端子と、出力信号と、の間には、ダイオードが接続される。

＜効果＞
実施の形態２によれば、３．３Ｖ信号のＨｉｇｈ／Ｌｏｗレベルを検出し、多段ＭＯＳ回路のバイアス電圧を動的に切替えることで、ＭＯＳ耐圧の２倍以上の電源電圧で動作可能な入出力回路を実現できる。

＜特徴＞
耐圧制御回路（出力回路）の特徴を以下に示す。
耐圧制御回路（出力回路）は、３．３Ｖ信号Ｈｉｇｈ／Ｌｏｗレベルをモニタして、バイアス電圧の電圧切替えを行う機能を有するバイアス電圧切替回路を有する。
上記のバイアス電圧切替回路は、１．５Ｖ－ＭＯＳを使用するため、自回路が耐圧違反を起こさない機能を備える。
バイアス電圧切替回路、および多段ＭＯＳ回路（例えば、１．５Ｖ－ＭＯＳ ３段積み）を組み合わせることで、ＭＯＳ耐圧の２倍以上の電源電圧で動作可能な出力回路を実現することができる。バイアス電圧切替回路を電圧切替回路と称することもある。

［実施の形態３］
図１０Ａは、実施の形態３に係る高電圧モニタ回路を例示する回路図である。
図１０Ａは、ＰＭＯＳによる分圧回路を使用した場合の高電圧モニタ回路を示す。
図１０Ｂは、実施の形態３に係る高電圧モニタ回路を例示する回路図である。
図１０Ｂは、ＮＭＯＳによる分圧回路を使用した場合の高電圧モニタ回路を示す。
図１０Ｃは、実施の形態３に係る高電圧モニタ回路を例示する回路図である。
図１０Ｃは、抵抗素子による分圧回路を使用した場合の高電圧モニタ回路を示す。

図１０Ａ～図１０Ｃに示すように、実施の形態３に係る高電圧モニタ回路３２１１は、実施の形態１に係る高電圧モニタ回路１２１１と比べて、素子の段数を任意の数にしている点が異なる。

また、高電圧モニタ回路３２１１は、素子の段数を任意の数にすることに加えて、ＭＯＳの種類を任意にしてもよい。高電圧モニタ回路３２１１は、複数の素子が段積みされた回路のうちから任意の素子を選択し、選択された素子の出力を参照信号として出力する。参照信号は後段の電圧切替回路に入力する。電圧切替回路は、入力した参照信号と、所定の印加電圧と、に基づいて制御信号を出力する。高電圧出力回路は、制御信号に基づいて高電圧信号を出力する。

また、ＭＯＳではなく抵抗素子を使用してもよい。なお、抵抗素子を使用する場合、高電圧モニタ回路３２１１の分圧ノード（ｎ＿ｖｄ１～ｎ＿ｖｄ５）（図８等参照）の電荷は逃げるため、ダイオードを使用した積極的な電荷の放電は任意としてもよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１１…入力回路
１１１…耐圧制御回路
１１１１…高電圧モニタ回路
１１１２…第１電圧切替回路
１２…出力回路
１２１…耐圧制御回路
１２１１…高電圧モニタ回路
１２１２…第１電圧切替回路
１２１３…第２電圧切替回路
１２２…高電圧出力回路
１３…低耐圧回路
３２１１…高電圧モニタ回路

Claims (11)

1. 高電圧モニタ回路と、前記高電圧モニタ回路に接続された第１電圧切替回路と、を備え、
   前記高電圧モニタ回路は、
   前記高電圧モニタ回路に入力する入力信号に基づいて第１参照信号を生成し、
   前記第１電圧切替回路は、
   前記第１電圧切替回路に印加された第１印加電圧と前記第１参照信号とを比較し、前記第１参照信号の電圧が前記第１印加電圧を超える場合、前記第１参照信号を第１制御信号として出力し、前記第１参照信号の電圧が前記第１印加電圧未満の場合、前記第１印加電圧を前記第１制御信号として出力する、
   耐圧制御回路。
2. 前記高電圧モニタ回路は、
   第１から第６半導体素子を有し、
   前記第１半導体素子の第１端子は前記入力信号に接続され、
   前記第１半導体素子の第２端子は前記第１半導体素子の第３端子と前記第２半導体素子の前記第１端子に接続され、
   前記第２半導体素子の第２端子は前記第２半導体素子の第３端子と前記第３半導体素子の前記第１端子に接続され、
   前記第３半導体素子の第２端子は前記第３半導体素子の第３端子と前記第４半導体素子の前記第１端子と前記第１参照信号に接続され、
   前記第４半導体素子の第２端子は前記第４半導体素子の第３端子と前記第５半導体素子の前記第１端子に接続され、
   前記第５半導体素子の第２端子は前記第５半導体素子の第３端子と前記第６半導体素子の前記第３端子と前記第６半導体素子の前記第２端子に接続され、
   前記第６半導体素子の前記第１端子はグランドに接続され、
   前記第１電圧切替回路は、
   第７半導体素子と第８半導体素子を有し、
   前記第７半導体素子の前記第１端子は前記第８半導体素子の前記第１端子と前記第１制御信号とに接続され、
   前記第７半導体素子の前記第２端子は前記第８半導体素子の前記第３端子と前記第１印加電圧とに接続され、
   前記第７半導体素子の前記第３端子は前記第８半導体素子の前記第２端子と前記第１参照信号とに接続される、
   前記第１から前記第８半導体素子の耐圧は、前記入力信号のＨｉｇｈレベル時の電圧よりも低い、
   請求項１に記載の耐圧制御回路。
3. 前記第１制御信号は、外部の第９半導体素子の前記第２端子に接続され、
   前記入力信号は、前記第９半導体素子の前記第３端子に接続され、
   前記第９半導体素子は、前記第９半導体素子の前記第１端子から第１低電圧制御信号を出力する、
   請求項２に記載の耐圧制御回路。
4. 前記第１から前記第９半導体素子のそれぞれは、電界効果トランジスタであり、
   前記第１端子はソースであり、前記第２端子はゲートであり、前記第３端子はドレインである、
   請求項３に記載の耐圧制御回路。
5. 前記電界効果トランジスタは、Ｐ形ＭОＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、または、Ｎ形ＭОＳＦＥＴである、
   請求項４に記載の耐圧制御回路。
6. 前記第１から前記第５半導体素子のそれぞれの前記第２端子と、前記入力信号と、の間には、ダイオードが接続される、
   請求項２に記載の耐圧制御回路。
7. 高電圧モニタ回路と、前記高電圧モニタ回路に接続された第１電圧切替回路と、前記高電圧モニタ回路に接続された第２電圧切替回路と、を備え、
   前記高電圧モニタ回路は、
   耐圧制御回路の後段に接続された高電圧出力回路の出力信号であって前記高電圧出力回路からフィードバックされ入力した前記出力信号に基づいて第１参照信号と第２参照信号とを生成し、
   前記第１電圧切替回路は、
   前記第１電圧切替回路に印加された第１印加電圧と前記第１参照信号とを比較し、前記第１参照信号の電圧が前記第１印加電圧を超える場合、前記第１参照信号を第１制御信号として出力し、前記第１参照信号の電圧が前記第１印加電圧未満の場合、前記第１印加電圧を前記第１制御信号として出力し、
   前記第２電圧切替回路は、
   前記第２電圧切替回路に印加された第２印加電圧と前記第２参照信号とを比較し、前記第２参照信号の電圧が前記第２印加電圧を超える場合、前記第２参照信号を第２制御信号として出力し、前記第２参照信号の電圧が前記第２印加電圧未満の場合、前記第２印加電圧を前記第２制御信号として出力し、
   前記第２参照信号のハイレベル電圧は、前記第１参照信号の前記ハイレベル電圧よりも高く、
   前記第１印加電圧は、前記第２印加電圧よりも低い、
   耐圧制御回路。
8. 前記高電圧モニタ回路は、
   第１から第６半導体素子を有し、
   前記第１半導体素子の第１端子は前記出力信号に接続され、
   前記第１半導体素子の第２端子は前記第１半導体素子の第３端子と前記第２半導体素子の前記第１端子に接続され、
   前記第２半導体素子の第２端子は前記第２半導体素子の第３端子と前記第３半導体素子の前記第１端子と前記第２参照信号に接続され、
   前記第３半導体素子の第２端子は前記第３半導体素子の第３端子と前記第４半導体素子の前記第１端子と前記第１参照信号に接続され、
   前記第４半導体素子の第２端子は前記第４半導体素子の第３端子と前記第５半導体素子の前記第１端子に接続され、
   前記第５半導体素子の第２端子は前記第５半導体素子の第３端子と前記第６半導体素子の前記第３端子と前記第６半導体素子の前記第２端子に接続され、
   前記第６半導体素子の前記第１端子はグランドに接続され、
   前記第１電圧切替回路は、
   第７半導体素子と第８半導体素子を有し、
   前記第７半導体素子の前記第１端子は前記第８半導体素子の前記第１端子と前記第１制御信号とに接続され、
   前記第７半導体素子の前記第２端子は前記第８半導体素子の前記第３端子と前記第１印加電圧とに接続され、
   前記第７半導体素子の前記第３端子は前記第８半導体素子の前記第２端子と前記第１参照信号とに接続され、
   前記第２電圧切替回路は、
   第９半導体素子と第１０半導体素子を有し、
   前記第９半導体素子の前記第１端子は前記第１０半導体素子の前記第１端子と前記第２制御信号とに接続され、
   前記第９半導体素子の前記第２端子は前記第１０半導体素子の前記第３端子と前記第２印加電圧とに接続され、
   前記第９半導体素子の前記第３端子は前記第１０半導体素子の前記第２端子と前記第２参照信号とに接続される、
   前記第１から前記第１０半導体素子の耐圧は、前記出力信号のＨｉｇｈレベル時の電圧よりも低い、
   請求項７に記載の耐圧制御回路。
9. 前記第１から前記第１０半導体素子のそれぞれは、電界効果トランジスタであり、
   前記第１端子はソースであり、前記第２端子はゲートであり、前記第３端子はドレインである、
   請求項８に記載の耐圧制御回路。
10. 前記電界効果トランジスタは、Ｐ形ＭОＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、または、Ｎ形ＭОＳＦＥＴである、
    請求項９に記載の耐圧制御回路。
11. 前記第１から前記第５半導体素子のそれぞれの前記第２端子と、前記出力信号と、の間には、ダイオードが接続される、
    請求項８に記載の耐圧制御回路。

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