JP2024056112A - 半導体装置の製造方法および製造装置 - Google Patents

Abstract

【課題】半導体素子の破壊を抑制することができる半導体装置の製造方法および製造装置を提供する。【解決手段】検査対象の半導体素子を第１半導体素子とし、教師データを取得するための半導体素子を第２半導体素子として、第２半導体素子の特性に関する複数のデータを含む教師データを取得することと、教師データを用いて学習済みモデルを作成することと、第１半導体素子の特性に関する複数のデータを学習済みモデルに入力して得られた出力に基づいて、第１半導体素子の電気検査を実施するか否かを判定することと、を行う。【選択図】図３

Description

本発明は、半導体装置の製造方法および製造装置に関するものである。

ＭＯＳＦＥＴ素子等を備える半導体装置の出荷前には、高電圧を印加するスイッチング試験や耐圧試験が行われる。これらの試験で素子がショート破壊し、チップテスタのプローブ、ステージ、コレット等の治具に異物が付着した場合に、そのまま試験を継続すると、後続チップへのダメージにより測定不良や外観不良が多発する。そのため、素子破壊が生じた場合には、後続チップへのダメージを避けるために、治具が交換される。

治具を交換すると、スループットの低下や治具の費用により、チップコストが増加する。そのため、素子がショート破壊した場合には、過電流を検知して電流を遮断し、治具の保護が図られる。例えば、ＭＯＳＦＥＴ素子の破壊によりドレイン電流が急峻に増加して基準値を超えると、素子への電流供給が遮断されて、ドレイン電流が止められる。

しかしながら、この方法では、電流遮断前には大電流が流れるため、素子破壊による治具への異物付着を低減することは困難である。

半導体装置の製造に関して、例えば特許文献１では、各ロットについてバーンインテストの要否を判定し、バーンインテストが必要であると判定されたロットについて、最終テスト工程の前にバーンインテストを行うことが提案されている。バーンインテスト要否については、事前に複数のチップについてプローブテストとバーンインテストを行い、この結果に基づいて設定された基準で判定を行っている。具体的には、プローブテストのテスト項目のうちバーンインテストの結果との関連性が高いものを選択し、このテスト項目における各チップの検査結果を２次元グラフ上に点データとしてプロットし、点データの分布に基づいて判定基準を設定している。

特許第６３１０７８２号公報

例えば電気検査の前にバーンインテストで不良チップをふるい落とすことにより、電気検査における素子破壊を抑制し、治具の保護を図ることができる。しかしながら、特許文献１に記載の方法では、テスト結果が１つのチップにつき１つの点データに変換されるため、情報の欠落が多い。したがって、十分な判定精度が得られず、素子破壊のおそれがある。

本発明は上記点に鑑みて、半導体素子の破壊を抑制することができる半導体装置の製造方法および製造装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、半導体装置の製造方法であって、検査対象の半導体素子を第１半導体素子（Ｓ１）とし、教師データを取得するための半導体素子を第２半導体素子（Ｓ２）として、第２半導体素子の特性に関する複数のデータを含む教師データを取得することと、教師データを用いて学習済みモデルを作成することと、第１半導体素子の特性に関する複数のデータを学習済みモデルに入力して得られた出力に基づいて、第１半導体素子の電気検査を実施するか否かを判定することと、を行う。

これによれば、第２半導体素子の特性に関する複数のデータが教師データに含まれ、第１半導体素子の特性に関する複数のデータを用いて判定を行うため、判定精度が向上し、半導体素子の破壊を抑制することができる。

また、請求項１０に記載の発明では、半導体装置の製造装置であって、半導体素子（Ｓ１）の特性に関する複数のデータを学習済みモデルに入力して得られた出力に基づいて、半導体素子の電気検査を実施するか否かを判定する制御部（４）を備える。

これによれば、第１半導体素子の特性に関する複数のデータを用いて判定を行うため、判定精度が向上し、半導体素子の破壊を抑制することができる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態における検査装置の構成を示す図である。 検査回路の回路図である。 半導体装置の製造工程のフローチャートである。 半導体素子の耐圧を示す図である。 半導体素子の閾値電圧を示す図である。 第２実施形態における半導体装置の製造工程のフローチャートである。 高電圧試験のフローチャートである。 高電圧試験におけるドレイン電流の波形である。 高電圧試験におけるゲート－ソース間電圧の波形である。 高電圧試験におけるドレイン－ソース間電圧の波形である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について説明する。本実施形態の半導体装置の製造装置は、図１に示す検査装置を備えている。この検査装置は、チップテスタ１と、ステージ２と、デジタイザ３と、制御部４とを備えている。

チップテスタ１は、検査対象の半導体素子である半導体素子Ｓ１に電圧を印加し、半導体素子Ｓ１から出力される電圧、電流等を測定するものである。本実施形態の半導体素子Ｓ１は、チップ化されたＭＯＳＦＥＴ素子であり、車両のインバータ等に用いられる。半導体素子Ｓ１は、第１半導体素子に相当する。

図１に示すように、半導体素子Ｓ１はステージ２の上面に載置される。半導体素子Ｓ１の上面は、チップテスタ１に設けられた複数のプローブ１ａによって、チップテスタ１に接続される。チップテスタ１は、複数のプローブ１ａを介して、半導体素子Ｓ１に電圧を印加し、半導体素子Ｓ１の出力を測定する。

チップテスタ１によって測定された電圧および電流は、デジタイザ３に入力される。デジタイザ３は、入力された信号をデジタル信号に変換して、制御部４に送信する。

制御部４は、チップテスタ１からデジタイザ３を介して送信されたデータ等に基づいて、チップテスタ１を制御するものである。制御部４は、図示しないＣＰＵや、ＲＯＭ、ＲＡＭ、フラッシュメモリ、ＨＤＤ等の非遷移的実体的記憶媒体で構成される記憶部等を備えたマイクロコンピュータ等で構成される。ＣＰＵは、Central Processing Unitの略であり、ＲＯＭは、Read Only Memoryの略であり、ＲＡＭは、Random Access Memoryの略であり、ＨＤＤはHard Disk Driveの略である。

制御部４は、後述するステップＳ１０２で作成された学習済みモデルを記憶し、チップテスタ１から送信されたデータを学習済みモデルに入力して得られた出力に基づいて、チップテスタ１を制御する。

チップテスタ１の内部には複数の回路素子が配置されており、半導体素子Ｓ１にプローブ１ａを当てることにより、半導体素子Ｓ１と、チップテスタ１の内部に配置された回路素子とによって、図２に示す検査回路が構成される。

検査回路では、電源１１にＭＯＳＦＥＴ素子１２、ＭＯＳＦＥＴ素子１３が接続されている。具体的には、ＭＯＳＦＥＴ素子１２のドレイン電極は電源１１の正極に接続されており、ソース電極はＭＯＳＦＥＴ素子１３のドレイン電極に接続されており、ＭＯＳＦＥＴ素子１３のソース電極は接地されている。ＭＯＳＦＥＴ素子１２、ＭＯＳＦＥＴ素子１３は、電源１４、電源１５からゲート電極に供給される電圧によってオンとオフとが切り替えられる。

また、電源１１の正極と負極との間には、ＭＯＳＦＥＴ素子１６、ＭＯＳＦＥＴ素子１７、ＩＧＢＴ素子１８、半導体素子Ｓ１が直列に接続されている。具体的には、ＭＯＳＦＥＴ素子１６のドレイン電極は電源１１の正極に接続されており、ソース電極はＭＯＳＦＥＴ素子１７のソース電極に接続されている。ＭＯＳＦＥＴ素子１７のドレイン電極は、ＩＧＢＴ素子１８のコレクタ電極に接続されており、ＩＧＢＴ素子１８のエミッタ電極は、半導体素子Ｓ１のドレイン電極に接続されている。半導体素子Ｓ１のソース電極は接地されている。

ＭＯＳＦＥＴ素子１７、ＩＧＢＴ素子１８は、それぞれ、電源１９、電源２０からゲート電極に供給される電圧によってオンとオフとが切り替えられる。ＭＯＳＦＥＴ素子１２、ＭＯＳＦＥＴ素子１３の接続点と、ＭＯＳＦＥＴ素子１７、ＩＧＢＴ素子１８の接続点は、コイル２１を介して接続されている。

半導体素子Ｓ１は、ドレイン電極、ゲート電極、ソース電極に加えて、ケルビンソース電極を有しており、半導体素子Ｓ１にゲート電圧を印加する電源２２は、半導体素子Ｓ１のゲート電極とケルビンソース電極との間に配置されている。

電源２２と半導体素子Ｓ１のゲート電極との間には、ゲート駆動回路２３が配置されている。ゲート駆動回路２３は、ダイオード２４、抵抗２５と、ダイオード２４、抵抗２５に対して並列に接続されたダイオード２６、抵抗２７とで構成されている。ダイオード２４は、アノード電極が電源２２に接続されており、ダイオード２６は、カソード電極が電源２２に接続されている。

半導体素子Ｓ１のドレイン電極とケルビンソース電極との間には、電圧計２８が配置されている。また、半導体素子Ｓ１のゲート電極とケルビンソース電極との間には、電圧計２９が配置されている。電圧計２８、電圧計２９は、半導体素子Ｓ１のドレイン－ソース間電圧Ｖｄｓ、ゲート－ソース間電圧Ｖｇｓを測定するものである。

ＩＧＢＴ素子１８と半導体素子Ｓ１との間には電流計３０が配置されている。電流計３０は、半導体素子Ｓ１のドレイン電流Ｉｄを測定するものである。電圧計２８、電圧計２９、電流計３０によるドレイン－ソース間電圧Ｖｄｓ、ゲート－ソース間電圧Ｖｇｓ、ドレイン電流Ｉｄの測定結果は、デジタイザ３に入力され、制御部４に送信される。

ＭＯＳＦＥＴ素子１６のゲート電極とソース電極との間には、電源３１と、ゲート駆動回路３２とが配置されている。ゲート駆動回路３２は、ダイオード３３、抵抗３４と、ダイオード３３、抵抗３４に対して並列に接続されたダイオード３５、抵抗３６とで構成されている。ダイオード３３は、アノード電極が電源３１に接続されており、ダイオード３５は、カソード電極が電源３１に接続されている。

ＭＯＳＦＥＴ素子１６のドレイン電極とソース電極との間、ゲート電極とソース電極との間には、電圧計３７、電圧計３８が配置されている。電圧計３７、電圧計３８は、ＭＯＳＦＥＴ素子１６のドレイン－ソース間電圧、ゲート－ソース間電圧を測定するものである。ＭＯＳＦＥＴ素子１６とＭＯＳＦＥＴ素子１７との間には電流計３９が配置されている。電流計３９は、ＭＯＳＦＥＴ素子１６のドレイン電流を測定するものである。電圧計３７、電圧計３８、電流計３９によるＭＯＳＦＥＴ素子１６のドレイン－ソース間電圧、ゲート－ソース間電圧、ドレイン電流の測定結果は、デジタイザ３に入力され、制御部４に送信される。

この検査回路で半導体素子Ｓ１に電流を流す場合には、電源１４、電源１９、電源２０、電源２２の出力電圧をハイレベルにしてＭＯＳＦＥＴ素子１２、ＭＯＳＦＥＴ素子１７、ＩＧＢＴ素子１８、半導体素子Ｓ１をオン状態にする。一方、電源１５、電源３１の出力電圧はローレベルとし、ＭＯＳＦＥＴ素子１３、ＭＯＳＦＥＴ素子１６をオフ状態にする。これにより、図２の矢印Ａ１で示す経路で電流が流れる。

この状態で半導体素子Ｓ１に流れる電流を遮断する場合には、電源２０の出力電圧をローレベルにして、ＩＧＢＴ素子１８をオフ状態にする。これにより、半導体素子Ｓ１に流れる電流は遮断され、コイル２１に流れていた電流は矢印Ａ２で示す経路で還流する。

半導体装置の製造方法について説明する。本実施形態では、図３に示すステップＳ１０１～ステップＳ１０９によって半導体装置の検査が行われる。

ステップＳ１０１では、半導体素子Ｓ１と同じ設計のＭＯＳＦＥＴ素子を半導体素子Ｓ２として用意し、半導体素子Ｓ２の特性に関する複数のデータを含む教師データを取得する。半導体素子Ｓ２は、教師データを取得するための半導体素子であり、第２半導体素子に相当する。なお、半導体素子Ｓ２は複数用意され、各半導体素子Ｓ２について複数のデータが取得される。

本実施形態では、半導体素子Ｓ２の特性に関する複数のデータとして、半導体素子Ｓ２の電気的特性に関する波形データを用いる。具体的には、図１に示す検査装置を用いて、半導体素子Ｓ２に対し、後述するステップＳ１０６、Ｓ１０７と同様の検査を行う。すなわち、複数の半導体素子Ｓ２に対しゲートリーク、ドレインリーク、閾値電圧Ｖｔｈ、オン電圧Ｖｏｎ、耐圧等を調べる直流試験や、低電圧の交流試験を行う。これにより、各半導体素子Ｓ２について、複数の点データで構成されたＩｄ－Ｖｇｓ特性等の波形データが取得される。

例えば、半導体素子Ｓ２に対し１２００Ｖ程度までの耐圧試験を行うことにより、図４の実線または破線で示すようなＩｄ－Ｖｇｓ特性の波形データが取得される。また、半導体素子Ｓ２のゲート電圧を０～５Ｖの範囲で変化させることにより、図５の実線または破線で示すようなＩｄ－Ｖｇｓ特性の波形データが取得される。

半導体素子Ｓ２に対しては、上記の検査の後に、後述するステップＳ１０９と同様の検査を行う。すなわち、半導体素子Ｓ２に対し、上記の検査よりも素子が破壊される可能性の高い高電圧の交流試験を行う。教師データには、この試験結果も含まれる。図４、図５の実線は、高電圧試験で破壊されなかった半導体素子Ｓ２の波形データであり、破線は、高電圧試験で破壊された半導体素子Ｓ２の波形データである。

ステップＳ１０２では、ステップＳ１０１で取得した教師データを用いた機械学習により、学習済みモデルを作成する。例えば、ニューラルネットワークやディープラーニング等を用いて学習済みモデルを作成することができる。

学習済みモデルは、半導体素子Ｓ１の特性に関する複数のデータを入力したときに、素子破壊の可能性に関する数値が出力されるように作成される。本実施形態では、半導体素子Ｓ１の特性に関する複数のデータは、半導体素子Ｓ１の電気的特性に関する波形データとされる。例えば、半導体素子Ｓ１の素子破壊の可能性の低い耐圧試験等の検査で取得されたＩｄ－Ｖｇｓ特性等の波形データを入力したときに、素子破壊の可能性の高い高電圧の交流試験で半導体素子Ｓ１が破壊される確率が出力されるように、学習済みモデルが作成される。制御部４は、作成された学習済みモデルを記憶する。

ステップＳ１０３では、図示しない検査装置を用いて、半導体素子Ｓ１が形成されるウェハの欠陥検査を行う。例えば、ウェハに光を照射し、反射光の強度等に基づいて表面欠陥や内部欠陥を検出する。

ステップＳ１０４では、上記のウェハに半導体プロセスを施して複数のＭＯＳＦＥＴ素子を形成し、ダイシングしてチップ単位に分割する。これにより、チップ状の半導体素子Ｓ１が複数形成される。

ステップＳ１０５では、複数の半導体素子Ｓ１に対し、ステップＳ１０３と同様の欠陥検査を行う。また、複数の半導体素子Ｓ１に対し外観検査を行い、クラック等の有無を調べる。

ステップＳ１０５の後、半導体素子Ｓ１の電気検査を行う。電気検査は、第１電気検査と、第１電気検査の後に行われる第２電気検査とを含む。第２電気検査は、第１電気検査よりも半導体素子Ｓ１の素子破壊が生じやすい検査である。具体的には、第２電気検査は、第１電気検査よりも高い電圧が半導体素子Ｓ１に印加される検査である。本実施形態では、ステップＳ１０６、ステップＳ１０７が第１電気検査に相当し、ステップＳ１０９が第２電気検査に相当する。

ステップＳ１０６では、図１に示す検査装置を用いて半導体素子Ｓ１の直流試験を行い、ゲートリーク、ドレインリーク、閾値電圧Ｖｔｈ、オン電圧Ｖｏｎ、耐圧等の波形データを取得し、制御部４に送信する。

ステップＳ１０７では、図１に示す検査装置を用いて半導体素子Ｓ１の交流試験を行い、半導体素子Ｓ１の特性に関する波形データを取得し、制御部４に送信する。ステップＳ１０７で行う交流試験は、低電圧のスイッチング試験等である。

ステップＳ１０８では、制御部４は、ステップＳ１０６、ステップＳ１０７が行われた半導体素子Ｓ１について、ステップＳ１０９を行うか否かを判定する。具体的には、制御部４は、判定対象の半導体素子Ｓ１の特性に関する複数のデータを、ステップＳ１０２で作成した学習済みモデルに入力する。前述したように、本実施形態では、この複数のデータは、半導体素子Ｓ１の電気的特性に関する波形データであり、制御部４は、ステップＳ１０６、ステップＳ１０７で取得された波形データを学習済みモデルに入力する。そして、制御部４は、これにより得られた出力に基づいて、この半導体素子Ｓ１についてステップＳ１０９を実施するか否かを判定する。例えば、制御部４は、学習済みモデルから出力された素子破壊が生じる確率を示す数値が所定値未満のときには、ステップＳ１０９を実施すると判定し、この数値が所定値以上である場合には、ステップＳ１０９を実施しないと判定する。

ステップＳ１０９では、ステップＳ１０８においてステップＳ１０９を実施すると判定された半導体素子Ｓ１について、素子破壊が生じやすい高電圧のスイッチング試験等を行い、スイッチング耐量、アバランシェ耐量等を調べる。

その後、ステップＳ１０３、ステップＳ１０５、ステップＳ１０６、ステップＳ１０７、ステップＳ１０９を含む検査で良品と判定された半導体素子Ｓ１のパッケージング等が行われる。このようにして、半導体素子Ｓ１を含む半導体装置が製造される。

本実施形態の効果について説明する。複数の半導体素子Ｓ２について行った直流試験等の結果を、１つの半導体素子Ｓ２につき１つの点データに変換して教師データを作成すると、情報の欠落が多いため、ステップＳ１０８において十分な判定精度が得られない。例えば、教師データを取得する際に図４の点Ｐ１または点Ｐ２のデータが選択されると、素子破壊が生じた半導体素子Ｓ２と、素子破壊が生じなかった半導体素子Ｓ２とで、データの値の差が小さくなる。したがって、学習済みモデルに２種類のデータの差が反映されにくくなり、判定精度が低下する。

これに対して、本実施形態では、図４の波形データ等を含むように教師データを作成する。これによれば、例えば図４の点Ｐ１、Ｐ２に加えて、２つの波形で差が生じている点Ｐ３、Ｐ４、Ｐ５のデータも教師データに含まれるため、学習済みモデルに２種類のデータの差が反映されやすくなり、判定精度が向上する。

以上説明したように、本実施形態では、半導体素子Ｓ２の特性に関する複数のデータが教師データに含まれ、半導体素子Ｓ１の特性に関する複数のデータを用いて高電圧試験の実施判定を行う。したがって、判定精度が向上し、半導体素子Ｓ１の破壊を抑制することができる。これにより、素子破壊によるプローブ１ａ等の治具の損傷や異物付着を抑制し、スループットの低下や治具の費用の増加によるチップコストの増加を低減することができる。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して電気検査の実施判定のタイミングを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

本実施形態では、電気検査の実施判定を第２電気検査の途中で行う。具体的には、図６に示すように、ステップＳ１０７の後、ステップＳ１０８を行わずにステップＳ１０９を開始する。そして、ステップＳ１０９では、図７に示すように、ステップＳ２０１～ステップＳ２０３を順に行う。

本実施形態のステップＳ１０１では、図１に示す検査装置を用いて、複数の半導体素子Ｓ２に対して第１実施形態のステップＳ１０９と同様の高電圧試験を行う。そして、図８～図１０に示すようなドレイン電流Ｉｄ、ゲート－ソース間電圧Ｖｇｓ、ドレイン－ソース間電圧Ｖｄｓの波形データを取得する。また、高電圧試験によって素子が破壊されたか否かのデータや、素子が破壊されるまでの時間のデータを取得する。

図８～図１０の実線は、高電圧試験で破壊されなかった半導体素子Ｓ２の波形データであり、破線は、高電圧試験で破壊された半導体素子Ｓ２の波形データである。図８～図１０では、試験開始から時間ｔ１が経過した時点で素子が破壊され、ドレイン電流Ｉｄが急峻に増加している。そして、試験開始から時間ｔ２が経過した時点でドレイン電流Ｉｄが所定値以上になり、図２のＩＧＢＴ素子１８がオフ状態とされて半導体素子Ｓ２に流れる電流が遮断され、ドレイン電流Ｉｄが減少している。

図８、図９に示すように、高電圧試験で破壊された半導体素子Ｓ２の波形データでは、破壊されなかった半導体素子Ｓ２の波形データに比べて、試験開始直後のドレイン電流Ｉｄ、ゲート－ソース間電圧Ｖｇｓの値が小さい。これは、例えば、試験開始後にゲート酸化膜にクラックが入り始めたことにより、実効的なゲート電圧が低下したためであると考えられる。

ステップＳ１０２では、ステップＳ１０１で取得したデータを含む教師データを用いた機械学習により、学習済みモデルを作成する。学習済みモデルは、半導体素子Ｓ１の高電圧試験における波形データを入力したときに、高電圧試験を続けた場合に半導体素子Ｓ１が破壊される確率が出力されるように作成される。

ステップＳ２０１では、半導体素子Ｓ１に対して高電圧試験を行う。ステップＳ２０１では、第１実施形態のステップＳ１０９よりも短い時間で試験を終了する。試験終了までの時間ｔ３は、ステップＳ１０１において半導体素子Ｓ２の素子破壊が生じた時間ｔ１よりも短くなるように設定される。また、ステップＳ２０１では、高電圧試験を行っている間のドレイン－ソース間電圧Ｖｄｓ、ゲート－ソース間電圧Ｖｇｓ、ドレイン電流Ｉｄの波形データが、デジタイザ４によって制御部４に送信される。

ステップＳ２０２では、制御部４は、デジタイザ４から送信された波形データに基づいて、ステップＳ２０１が行われた半導体素子Ｓ１について、ステップＳ２０３を行うか否かを判定する。具体的には、制御部４は、判定対象の半導体素子Ｓ１についてステップＳ２０１で取得した波形データを、ステップＳ１０２で作成した学習済みモデルに入力する。そして、制御部４は、これにより得られた出力に基づいて、この半導体素子Ｓ１についてステップＳ２０３を実施するか否かを判定する。例えば、制御部４は、学習済みモデルから出力された素子破壊が生じる確率を示す数値が所定値未満のときには、ステップＳ２０３を実施すると判定し、この数値が所定値以上である場合には、ステップＳ２０３を実施しないと判定する。

ステップＳ２０３では、ステップＳ２０２においてステップＳ２０３を実施すると判定された半導体素子Ｓ１について、高電圧試験を継続して行う。

本実施形態は、第１実施形態と同様の構成および作動からは第１実施形態と同様の効果を得ることができる。

（他の実施形態）
なお、本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。また、上記各実施形態において、実施形態を構成する要素は、特に必須であると明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、上記各実施形態において、実施形態の構成要素の個数、数値、量、範囲等の数値が言及されている場合、特に必須であると明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではない。

例えば、ＷＡＴ（Wafer Acceptance Test）やパッケージ検査において、第１、第２実施形態と同様に、電気検査の実施判定を行ってもよい。これにより、ウェハやパッケージの破壊による治具の損傷を抑制することができる。

また、第２実施形態において、第１実施形態のようにステップＳ１０８を行ってもよい。すなわち、ステップＳ１０７の後にステップＳ１０８を行い、ステップＳ１０９を実施すると判定された半導体素子Ｓ１についてステップＳ２０１、Ｓ２０２を行い、ステップＳ２０３を実施すると判定された半導体素子Ｓ１についてステップＳ２０３を行ってもよい。この場合には、ステップＳ１０１では半導体素子Ｓ２に対してステップＳ１０６、Ｓ１０７と同様の検査も行われ、これにより得られたデータを含む教師データが作成される。そして、ステップＳ１０２では、半導体素子Ｓ１についてのステップＳ１０６、Ｓ１０７で得られたデータを入力する学習済みモデルと、ステップＳ２０１で得られたデータを入力する学習済みモデルとが作成され、ステップＳ１０８、Ｓ２０２で判定に用いられる。

また、ステップＳ１０１、ステップＳ１０２を第１、第２実施形態とは異なるタイミングで行ってもよい。例えば、ステップＳ１０１、ステップＳ１０２をステップＳ１０３～ステップＳ１０５の後に行ってもよい。

また、半導体素子Ｓ１、Ｓ２の特性に関する複数のデータとして、半導体素子Ｓ１、Ｓ２の画像データを用いてもよい。例えば、半導体素子Ｓ２の欠陥検査で得られた画像データを含む教師データを用いて学習済みモデルを作成し、ステップＳ１０８にて半導体素子Ｓ１の欠陥検査で得られた画像データを学習済みモデルに入力して、ステップＳ１０９の実施判定を行ってもよい。また、半導体素子Ｓ２の外観検査で得られた画像データを含む教師データを用いて学習済みモデルを作成し、ステップＳ１０８にて半導体素子Ｓ１の外観検査で得られた画像データを学習済みモデルに入力して、ステップＳ１０９の実施判定を行ってもよい。画像データを用いる場合には、半導体素子Ｓ１、Ｓ２の特性に関する複数のデータとして、半導体素子Ｓ１、Ｓ２の電気的特性に関する波形データと、画像データとの両方を用いてもよいし、波形データを用いず画像データのみを用いてもよい。また、画像データを用いる場合に、欠陥検査で得られた画像データと、外観検査で得られた画像データの両方を用いてもよい。半導体素子Ｓ１、Ｓ２の特性に関する複数のデータに、上記の波形データおよび画像データとは異なるデータが含まれていてもよい。

また、ステップＳ１０８、ステップＳ２０２にてステップＳ１０９、ステップＳ２０３を実施しないと判定された半導体素子Ｓ１に対して、ステップＳ１０９、ステップＳ２０３と同様の検査を行い、これにより得られたデータを教師データに含めてもよい。すなわち、素子破壊の可能性が高いと判定された半導体素子Ｓ１が実際に高電圧試験で破壊されるか否かを調べ、その結果を教師データに反映させてもよい。これにより、ステップＳ１０８、ステップＳ２０２の判定精度をさらに向上させることができる。

本開示に記載の制御部及びその手法は、コンピュータプログラムにより具体化された一つ乃至は複数の機能を実行するようにプログラムされたプロセッサ及びメモリーを構成することによって提供された専用コンピュータにより、実現されてもよい。あるいは、本開示に記載の制御部及びその手法は、一つ以上の専用ハードウエア論理回路によってプロセッサを構成することによって提供された専用コンピュータにより、実現されてもよい。もしくは、本開示に記載の制御部及びその手法は、一つ乃至は複数の機能を実行するようにプログラムされたプロセッサ及びメモリーと一つ以上のハードウエア論理回路によって構成されたプロセッサとの組み合わせにより構成された一つ以上の専用コンピュータにより、実現されてもよい。また、コンピュータプログラムは、コンピュータにより実行されるインストラクションとして、コンピュータ読み取り可能な非遷移有形記録媒体に記憶されていてもよい。

（本開示の特徴）
［第１の観点］
半導体装置の製造方法であって、
検査対象の半導体素子を第１半導体素子（Ｓ１）とし、
教師データを取得するための半導体素子を第２半導体素子（Ｓ２）として、
前記第２半導体素子の特性に関する複数のデータを含む前記教師データを取得することと、
前記教師データを用いて学習済みモデルを作成することと、
前記第１半導体素子の特性に関する複数のデータを前記学習済みモデルに入力して得られた出力に基づいて、前記第１半導体素子の電気検査を実施するか否かを判定することと、を行う半導体装置の製造方法。
［第２の観点］
前記第１半導体素子の特性に関する複数のデータは、前記第１半導体素子の電気的特性に関する波形データを含み、
前記第２半導体素子の特性に関する複数のデータは、前記第２半導体素子の電気的特性に関する波形データを含む第１の観点に記載の半導体装置の製造方法。
［第３の観点］
前記電気検査は、第１電気検査と、前記第１電気検査の後に行われる第２電気検査とを含み、
前記教師データは、前記第２半導体素子の前記第１電気検査で得られたデータを含み、
前記電気検査を実施するか否かを判定することでは、前記第１半導体素子の前記第１電気検査で得られたデータを前記学習済みモデルに入力して得られた出力に基づいて、前記第２電気検査を実施するか否かを判定する第１または第２の観点に記載の半導体装置の製造方法。
［第４の観点］
前記電気検査は、第１電気検査と、前記第１電気検査の後に行われ、前記第１電気検査よりも高い電圧が印加される第２電気検査とを含み、
前記教師データは、前記第２半導体素子の前記第２電気検査で得られたデータを含み、
前記電気検査を実施するか否かを判定することは、前記第２電気検査の途中で行われ、
前記電気検査を実施するか否かを判定することでは、前記第１半導体素子の前記第２電気検査の途中までで得られたデータを前記学習済みモデルに入力して得られた出力に基づいて、前記第２電気検査を継続して実施するか否かを判定する第１または第２の観点に記載の半導体装置の製造方法。
［第５の観点］
前記電気検査は、第１電気検査と、前記第１電気検査の後に行われ、前記第１電気検査よりも高い電圧が印加される第２電気検査とを含み、
前記教師データは、前記第２半導体素子の前記第１電気検査で得られたデータと、前記第２電気検査で得られたデータとを含み、
前記電気検査を実施するか否かを判定することは、前記第２電気検査の前と、前記第２電気検査の途中とで行われ、
前記第２電気検査の前に行われる、前記電気検査を実施するか否かを判定することでは、前記第１半導体素子の前記第１電気検査で得られたデータを前記学習済みモデルに入力して得られた出力に基づいて、前記第２電気検査を実施するか否かを判定し、
前記第２電気検査の途中で行われる、前記電気検査を実施するか否かを判定することでは、前記第１半導体素子の前記第２電気検査の途中までで得られたデータを前記学習済みモデルに入力して得られた出力に基づいて、前記第２電気検査を継続して実施するか否かを判定する第１または第２の観点に記載の半導体装置の製造方法。
［第６の観点］
前記第１半導体素子の特性に関する複数のデータは、前記第１半導体素子の画像データを含み、
前記第２半導体素子の特性に関する複数のデータは、前記第２半導体素子の画像データを含む第１ないし第５の観点のいずれか１つに記載の半導体装置の製造方法。
［第７の観点］
前記教師データは、前記第２半導体素子の欠陥検査で得られたデータを含み、
前記電気検査を実施するか否かを判定することでは、前記第１半導体素子の前記欠陥検査で得られたデータを前記学習済みモデルに入力する第１ないし第６の観点のいずれか１つに記載の半導体装置の製造方法。
［第８の観点］
前記教師データは、前記第２半導体素子の外観検査で得られたデータを含み、
前記電気検査を実施するか否かを判定することでは、前記第１半導体素子の前記外観検査で得られたデータを前記学習済みモデルに入力する第１ないし第７の観点のいずれか１つに記載の半導体装置の製造方法。
［第９の観点］
前記教師データは、前記電気検査を実施しないと判定された前記第１半導体素子に対して前記電気検査と同様の検査を行って得られたデータを含む第１ないし第８の観点のいずれか１つに記載の半導体装置の製造方法。
［第１０の観点］
半導体装置の製造装置であって、
半導体素子（Ｓ１）の特性に関する複数のデータを学習済みモデルに入力して得られた出力に基づいて、前記半導体素子の電気検査を実施するか否かを判定する制御部（４）を備える半導体装置の製造装置。
［第１１の観点］
前記半導体素子の特性に関する複数のデータは、前記半導体素子の電気的特性に関する波形データを含む第１０の観点に記載の半導体装置の製造装置。
［第１２の観点］
前記電気検査は、第１電気検査と、前記第１電気検査の後に行われる第２電気検査とを含み、
前記制御部は、
前記半導体素子の前記第１電気検査で得られたデータを前記学習済みモデルに入力して得られた出力に基づいて、前記第２電気検査を実施するか否かを判定する第１０または第１１の観点に記載の半導体装置の製造装置。
［第１３の観点］
前記電気検査は、第１電気検査と、前記第１電気検査の後に行われ、前記第１電気検査よりも高い電圧が印加される第２電気検査を含み、
前記制御部は、前記半導体素子の前記第２電気検査の途中までで得られたデータを前記学習済みモデルに入力して得られた出力に基づいて、前記第２電気検査を継続して実施するか否かを判定する第１０または第１１の観点に記載の半導体装置の製造装置。
［第１４の観点］
前記電気検査は、第１電気検査と、前記第１電気検査の後に行われ、前記第１電気検査よりも高い電圧が印加される第２電気検査とを含み、
前記制御部は、
前記半導体素子の前記第１電気検査で得られたデータを前記学習済みモデルに入力して得られた出力に基づいて、前記第２電気検査を実施するか否かを判定し、
前記半導体素子の前記第２電気検査の途中までで得られたデータを前記学習済みモデルに入力して得られた出力に基づいて、前記第２電気検査を継続して実施するか否かを判定する第１０または第１１の観点に記載の半導体装置の製造装置。
［第１５の観点］
前記半導体素子の特性に関する複数のデータは、前記半導体素子の画像データを含む第１０ないし第１４の観点のいずれか１つに記載の半導体装置の製造装置。
［第１６の観点］
前記制御部は、前記半導体素子の欠陥検査で得られたデータを前記学習済みモデルに入力する第１０ないし第１５の観点のいずれか１つに記載の半導体装置の製造装置。
［第１７の観点］
前記制御部は、前記半導体素子の外観検査で得られたデータを前記学習済みモデルに入力する第１０ないし第１６の観点のいずれか１つに記載の半導体装置の製造装置。

Ｓ１ 半導体素子
Ｓ２ 半導体素子

Claims (17)

1. 半導体装置の製造方法であって、
   検査対象の半導体素子を第１半導体素子（Ｓ１）とし、
   教師データを取得するための半導体素子を第２半導体素子（Ｓ２）として、
   前記第２半導体素子の特性に関する複数のデータを含む前記教師データを取得することと、
   前記教師データを用いて学習済みモデルを作成することと、
   前記第１半導体素子の特性に関する複数のデータを前記学習済みモデルに入力して得られた出力に基づいて、前記第１半導体素子の電気検査を実施するか否かを判定することと、を行う半導体装置の製造方法。
2. 前記第１半導体素子の特性に関する複数のデータは、前記第１半導体素子の電気的特性に関する波形データを含み、
   前記第２半導体素子の特性に関する複数のデータは、前記第２半導体素子の電気的特性に関する波形データを含む請求項１に記載の半導体装置の製造方法。
3. 前記電気検査は、第１電気検査と、前記第１電気検査の後に行われる第２電気検査とを含み、
   前記教師データは、前記第２半導体素子の前記第１電気検査で得られたデータを含み、
   前記電気検査を実施するか否かを判定することでは、前記第１半導体素子の前記第１電気検査で得られたデータを前記学習済みモデルに入力して得られた出力に基づいて、前記第２電気検査を実施するか否かを判定する請求項１または２に記載の半導体装置の製造方法。
4. 前記電気検査は、第１電気検査と、前記第１電気検査の後に行われ、前記第１電気検査よりも高い電圧が印加される第２電気検査とを含み、
   前記教師データは、前記第２半導体素子の前記第２電気検査で得られたデータを含み、
   前記電気検査を実施するか否かを判定することは、前記第２電気検査の途中で行われ、
   前記電気検査を実施するか否かを判定することでは、前記第１半導体素子の前記第２電気検査の途中までで得られたデータを前記学習済みモデルに入力して得られた出力に基づいて、前記第２電気検査を継続して実施するか否かを判定する請求項１または２に記載の半導体装置の製造方法。
5. 前記電気検査は、第１電気検査と、前記第１電気検査の後に行われ、前記第１電気検査よりも高い電圧が印加される第２電気検査とを含み、
   前記教師データは、前記第２半導体素子の前記第１電気検査で得られたデータと、前記第２電気検査で得られたデータとを含み、
   前記電気検査を実施するか否かを判定することは、前記第２電気検査の前と、前記第２電気検査の途中とで行われ、
   前記第２電気検査の前に行われる、前記電気検査を実施するか否かを判定することでは、前記第１半導体素子の前記第１電気検査で得られたデータを前記学習済みモデルに入力して得られた出力に基づいて、前記第２電気検査を実施するか否かを判定し、
   前記第２電気検査の途中で行われる、前記電気検査を実施するか否かを判定することでは、前記第１半導体素子の前記第２電気検査の途中までで得られたデータを前記学習済みモデルに入力して得られた出力に基づいて、前記第２電気検査を継続して実施するか否かを判定する請求項１または２に記載の半導体装置の製造方法。
6. 前記第１半導体素子の特性に関する複数のデータは、前記第１半導体素子の画像データを含み、
   前記第２半導体素子の特性に関する複数のデータは、前記第２半導体素子の画像データを含む請求項１または２に記載の半導体装置の製造方法。
7. 前記教師データは、前記第２半導体素子の欠陥検査で得られたデータを含み、
   前記電気検査を実施するか否かを判定することでは、前記第１半導体素子の前記欠陥検査で得られたデータを前記学習済みモデルに入力する請求項１または２に記載の半導体装置の製造方法。
8. 前記教師データは、前記第２半導体素子の外観検査で得られたデータを含み、
   前記電気検査を実施するか否かを判定することでは、前記第１半導体素子の前記外観検査で得られたデータを前記学習済みモデルに入力する請求項１または２に記載の半導体装置の製造方法。
9. 前記教師データは、前記電気検査を実施しないと判定された前記第１半導体素子に対して前記電気検査と同様の検査を行って得られたデータを含む請求項１または２に記載の半導体装置の製造方法。
10. 半導体装置の製造装置であって、
    半導体素子（Ｓ１）の特性に関する複数のデータを学習済みモデルに入力して得られた出力に基づいて、前記半導体素子の電気検査を実施するか否かを判定する制御部（４）を備える半導体装置の製造装置。
11. 前記半導体素子の特性に関する複数のデータは、前記半導体素子の電気的特性に関する波形データを含む請求項１０に記載の半導体装置の製造装置。
12. 前記電気検査は、第１電気検査と、前記第１電気検査の後に行われる第２電気検査とを含み、
    前記制御部は、
    前記半導体素子の前記第１電気検査で得られたデータを前記学習済みモデルに入力して得られた出力に基づいて、前記第２電気検査を実施するか否かを判定する請求項１０または１１に記載の半導体装置の製造装置。
13. 前記電気検査は、第１電気検査と、前記第１電気検査の後に行われ、前記第１電気検査よりも高い電圧が印加される第２電気検査を含み、
    前記制御部は、前記半導体素子の前記第２電気検査の途中までで得られたデータを前記学習済みモデルに入力して得られた出力に基づいて、前記第２電気検査を継続して実施するか否かを判定する請求項１０または１１に記載の半導体装置の製造装置。
14. 前記電気検査は、第１電気検査と、前記第１電気検査の後に行われ、前記第１電気検査よりも高い電圧が印加される第２電気検査とを含み、
    前記制御部は、
    前記半導体素子の前記第１電気検査で得られたデータを前記学習済みモデルに入力して得られた出力に基づいて、前記第２電気検査を実施するか否かを判定し、
    前記半導体素子の前記第２電気検査の途中までで得られたデータを前記学習済みモデルに入力して得られた出力に基づいて、前記第２電気検査を継続して実施するか否かを判定する請求項１０または１１に記載の半導体装置の製造装置。
15. 前記半導体素子の特性に関する複数のデータは、前記半導体素子の画像データを含む請求項１０または１１に記載の半導体装置の製造装置。
16. 前記制御部は、前記半導体素子の欠陥検査で得られたデータを前記学習済みモデルに入力する請求項１０または１１に記載の半導体装置の製造装置。
17. 前記制御部は、前記半導体素子の外観検査で得られたデータを前記学習済みモデルに入力する請求項１０または１１に記載の半導体装置の製造装置。

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