JP2024052318A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2024052318A JP2024052318A JP2022158964A JP2022158964A JP2024052318A JP 2024052318 A JP2024052318 A JP 2024052318A JP 2022158964 A JP2022158964 A JP 2022158964A JP 2022158964 A JP2022158964 A JP 2022158964A JP 2024052318 A JP2024052318 A JP 2024052318A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- type impurity
- region
- polysilicon film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 106
- 229920005591 polysilicon Polymers 0.000 claims abstract description 106
- 239000012535 impurity Substances 0.000 claims abstract description 76
- 229910017052 cobalt Inorganic materials 0.000 claims abstract description 25
- 239000010941 cobalt Substances 0.000 claims abstract description 25
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 17
- 238000010438 heat treatment Methods 0.000 claims description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 230000007547 defect Effects 0.000 abstract description 18
- 239000010410 layer Substances 0.000 description 48
- 150000002500 ions Chemical class 0.000 description 30
- 238000002955 isolation Methods 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- -1 phosphorus ions Chemical class 0.000 description 6
- 229910019001 CoSi Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910018999 CoSi2 Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】ｎｐ境界部において発生するサリサイド層の欠陥を低減することができる半導体装置及びその製造方法を提供する。【解決手段】絶縁領域を含む半導体基板と、絶縁領域の表面上に形成されたポリシリコン膜と、ポリシリコン膜上に形成されたコバルトシリサイドからなるサリサイド層と、を備え、ポリシリコン膜が、第１導電型不純物が注入された第１導電型ポリシリコン領域と、第１導電型不純物とは導電型が異なる第２導電型不純物が注入された第２導電型ポリシリコン領域と、第１導電型ポリシリコン領域と第２導電型ポリシリコン領域との間に形成され、第１導電型不純物及び第２導電型不純物の両方が注入された重なり部分と、を含む半導体装置とする。【選択図】図１５
Description
本発明は半導体装置及びその製造方法に関する。
トランジスタなどを含む半導体装置では、シリコン基板のソース領域、ドレイン領域、及びゲート電極等の表面に、ケイ素と金属との化合物からなるサリサイド層を形成することで、これらの領域と金属配線との接触抵抗を低減している。また、トランジスタのゲート電極同士を接続する配線は、ゲート電極と同様にポリシリコンから形成されるが、このポリシリコンからなる配線の表面にもサリサイド層が形成される。
サリサイド層を形成するための金属としてはコバルト（Ｃｏ）が汎用されている。半導体装置のサリサイド層は、一般に、サリサイドプロセスにより形成される。サリサイドプロセスでは、まず、シリコン基板の対象領域の表面にコバルトなどの金属膜を堆積する。次に、金属膜が堆積されたシリコン基板を熱処理してシリコンとコバルトとを反応させてサリサイド層を形成する。そして最後に、未反応の金属膜を除去する。
しかしながら、ポリシリコンからなる配線は、ｎ型不純物が注入されたｎ型不純物領域とｐ型不純物が注入されたｐ型不純物領域との境界部（以下、「ｎｐ境界部」という。）において、サリサイド層に欠陥が生じ易いという問題がある（図４参照）。また、この欠陥に起因して、半導体装置のＥＤＳ（Electrical Die Sorting）工程における歩留まりが低下し、市場でのクレームの原因となる等の問題が生じている。さらに、ポリシリコンからなる配線に限らず、ｎｐ境界部を跨いでサリサイド層を形成する場合に、サリサイド層に同様の欠陥が生じるものと予想される。
本発明の目的は、ｎｐ境界部において発生するサリサイド層の欠陥を低減することができる半導体装置の製造方法と、その製造方法により製造された半導体装置とを提供することにある。
本発明者等は、ｎｐ境界部においてサリサイド層の欠陥が発生するメカニズムを解析し、本発明を考案するに至ったものである。
本開示の第１の態様は、半導体装置に係るものであり、絶縁領域を含む半導体基板と、前記絶縁領域の表面上に形成され、予め定めた幅を有しかつ予め定めた方向に延在する平面視が長尺状のポリシリコン膜と、前記ポリシリコン膜上に形成されたコバルトシリサイドからなるサリサイド層と、を備え、前記ポリシリコン膜が、第１導電型不純物のみが注入された第１導電型ポリシリコン領域と、前記第１導電型不純物とは導電型が異なる第２導電型不純物のみが注入された第２導電型ポリシリコン領域と、前記第１導電型ポリシリコン領域と前記第２導電型ポリシリコン領域との間に形成され、前記第１導電型不純物及び前記第２導電型不純物の両方が注入された重なり部分と、を含む半導体装置とする。
本開示の第２の態様は、半導体基板の絶縁領域の表面上にノンドープのポリシリコン膜を形成するステップと、前記ノンドープのポリシリコン膜の一部に、第１導電型不純物を注入するステップと、前記ノンドープのポリシリコン膜の残部と前記第１導電型不純物が注入された領域の一部とに、前記第１導電型不純物とは導電型が異なる第２導電型不純物を注入するステップと、前記第１導電型不純物及び第２導電型不純物の少なくとも一方が導入されたポリシリコン膜を、予め定めた幅にパターニングするステップと、前記予め定めた幅にパターニングされたポリシリコン膜を覆うようにコバルト膜を堆積するステップと、前記コバルト膜を覆うように窒化チタン膜を堆積するステップと、熱処理により前記コバルト膜と前記ポリシリコン膜とを反応させて、前記コバルト膜と前記ポリシリコン膜との間にコバルトシリサイドからなるサリサイド層を形成するステップと、を含む半導体装置の製造方法とする。
本発明によれば、ｎｐ境界部において発生するサリサイド層の欠陥を低減することができる。
以下、図面を参照して、本発明を実施するための形態について詳細に説明する。
（ｎｐ境界部）
まず、図１を参照してｎｐ境界部における半導体装置のレイアウトの一例について説明する。この例では、半導体基板のｐ型不純物イオンが注入されるｐ型不純物領域１０と、ｎ型不純物イオンが注入されるｎ型不純物領域２０とが隣接して設けられている。ｐ型不純物領域１０にはＰＭＯＳトランジスタ１２が設けられ、ｎ型不純物領域２０にはＮＭＯＳトランジスタ２２が設けられている。
まず、図１を参照してｎｐ境界部における半導体装置のレイアウトの一例について説明する。この例では、半導体基板のｐ型不純物イオンが注入されるｐ型不純物領域１０と、ｎ型不純物イオンが注入されるｎ型不純物領域２０とが隣接して設けられている。ｐ型不純物領域１０にはＰＭＯＳトランジスタ１２が設けられ、ｎ型不純物領域２０にはＮＭＯＳトランジスタ２２が設けられている。
ＰＭＯＳトランジスタ１２のゲート電極１４と、ＮＭＯＳトランジスタ２２のゲート電極２４とは配線３０により接続されている。すなわち、配線３０は、ゲート電極１４の端部から、ｎｐ境界部を跨いでゲート電極２４の端部まで延在している。ゲート電極１４、ゲート電極２４、及び配線３０の各々は、対応する導電型の不純物イオンが注入されたポリシリコンから形成されている。また、図示はしていないが、ゲート電極１４、ゲート電極２４、及び配線３０の各々表面には、コバルトシリサイドからなるサリサイド層が形成されている。
（ＮＭＯＳトランジスタの構造）
図２は図１のＡ－Ａ線断面図であり、ＮＭＯＳトランジスタ２２の概略構成を示している。図２に示すように、半導体装置は、例えば単結晶のシリコン基板２６を備えている。シリコン基板２６は、例えば第１導電型（ｐ型） 基板である。ＮＭＯＳトランジスタ２２は、シリコン基板２６の表層部の素子形成領域に設けられている。素子形成領域は、シリコン基板２６の素子分離領域に設けられた素子分離層２８によって画定され、他の素子形成領域とは絶縁分離されている。素子分離層２８は、酸化シリコンによりシリコン基板２６内に形成された素子分離用絶縁領域である。
図２は図１のＡ－Ａ線断面図であり、ＮＭＯＳトランジスタ２２の概略構成を示している。図２に示すように、半導体装置は、例えば単結晶のシリコン基板２６を備えている。シリコン基板２６は、例えば第１導電型（ｐ型） 基板である。ＮＭＯＳトランジスタ２２は、シリコン基板２６の表層部の素子形成領域に設けられている。素子形成領域は、シリコン基板２６の素子分離領域に設けられた素子分離層２８によって画定され、他の素子形成領域とは絶縁分離されている。素子分離層２８は、酸化シリコンによりシリコン基板２６内に形成された素子分離用絶縁領域である。
シリコン基板２６の素子形成領域には、第１導電型（ｐ型）のウエル領域３２が設けられ、このウエル領域３２内には、互いに離隔して配置されたソース領域３４とドレイン領域３６とが設けられている。ソース領域３４とドレイン領域３６は、第２導電型（ｎ型）であり、ソース領域３４とドレイン領域３６との間には、第１導電型（ｐ型）のチャネル領域３８が配置されている。
チャネル領域３８上には、ゲート絶縁膜２９を介してゲート電極２４が設けられている。ゲート絶縁膜２９は、酸化シリコンにより形成された絶縁膜である。ゲート電極２４は、リンイオン（Ｐ＋）やヒ素イオン（Ａｓ＋）などのｎ型不純物イオンが注入されたポリシリコン膜からなる。なお、ＰＭＯＳトランジスタの場合は、ホウ素イオン（Ｂ＋）などのｐ型不純物イオンが注入されたポリシリコン膜からゲート電極２４を形成する。
ソース領域３４、ドレイン領域３６、及びゲート電極２４のそれぞれの表面にはサリサイド層４０が設けられている。サリサイド層４０は、ケイ素と金属との化合物からなる低抵抗層である。本実施の形態では、サリサイド層４０は、コバルトシリサイド（ＣｏＳｉ２）からなる層である。サリサイド層４０の両側には、サイドウォール４２が設けられている。サイドウォール４２は、酸化シリコンにより形成された絶縁膜である。
（配線部の構造）
図３（Ａ）は、図１のＢ－Ｂ線断面図であり、配線３０の概略構成を示している。配線３０は、素子形成領域と素子形成領域との間の素子分離領域、すなわち素子分離層２８上に設けられる。上記の通り、素子分離層２８は、酸化シリコンにより形成された素子分離用絶縁領域である。図３（Ａ）に示すように、素子分離層２８には、配線３０を構成するポリシリコン膜５０が設けられている。ポリシリコン膜５０には、図２に示すＮＭＯＳトランジスタのゲート電極２４と同様に、不純物イオンが注入されている。不純物イオンが注入されたポリシリコン膜５０の表面にはサリサイド層５４が設けられており、サリサイド層５４の両側にはサイドウォール５２が設けられている。
図３（Ａ）は、図１のＢ－Ｂ線断面図であり、配線３０の概略構成を示している。配線３０は、素子形成領域と素子形成領域との間の素子分離領域、すなわち素子分離層２８上に設けられる。上記の通り、素子分離層２８は、酸化シリコンにより形成された素子分離用絶縁領域である。図３（Ａ）に示すように、素子分離層２８には、配線３０を構成するポリシリコン膜５０が設けられている。ポリシリコン膜５０には、図２に示すＮＭＯＳトランジスタのゲート電極２４と同様に、不純物イオンが注入されている。不純物イオンが注入されたポリシリコン膜５０の表面にはサリサイド層５４が設けられており、サリサイド層５４の両側にはサイドウォール５２が設けられている。
図３（Ｂ）は、配線３０の長さ方向に沿った断面図である。配線３０はｎｐ境界部を跨いで延在しているので、ポリシリコン膜５０は、ｎ型不純物イオンが注入されたｎ型ポリシリコン領域５０Ｎと、ｐ型不純物イオンが注入されたｐ型ポリシリコン領域５０Ｐとを備えており、通常、各領域は互いに隣接しているので、各領域の境界線がｎｐ境界部となる。なお、Ｂ-Ｂ線はｎｐ境界部よりｎ型不純物領域１０側にあるので、図３（Ａ）に示すポリシリコン膜は、ｎ型ポリシリコン領域５０Ｎとなっている。
このような配線３０のｎｐ境界部では、サリサイド層５４に欠陥が生じ易いという問題がある。例えば、図４に示す写真は、配線３０を上方から撮影したものである。この図では、白く写っているのがサリサイド層５４であり、その両側にあるのがサイドウォール５２である。また、ｎｐ境界部を水平に延びる白い線で表した。図４から分かるように、ｎｐ境界部付近でサリサイド層５４の一部が欠ける欠陥Ｄが発生している。
発明者等が鋭意検討した結果、図５に示すように、ポリシリコン膜５０におけるｎ型ポリシリコン領域５０Ｎとｐ型ポリシリコン領域５０Ｐとが離間し、ｎ型ポリシリコン領域５０Ｎとｐ型ポリシリコン領域５０Ｐとの間にノンドープ領域、すなわち不純物イオンが注入されていないポリシリコン膜５０Ｖが存在する場合に、サリサイド層５４に欠陥が生じ易いことが判明した。なお、図５に示す例のように、各領域の境界線が曖昧な場合、ｎ型ポリシリコン領域５０Ｎの端部とｐ型ポリシリコン領域５０Ｐの端部との間の領域が「ｎｐ境界部」に相当する。
（半導体装置の構造）
発明者等は、この知見に基づいて、ｎ型不純物イオンが注入された領域とｐ型不純物イオンが注入された領域とが一部重なり合うようにすることで、サリサイド層５４の欠陥の発生が低減されることを確認した。この重なり部分を「重なり部分５０Ｍ」という。すなわち、図６に示すように、ポリシリコン膜５０は、ｎ型不純物イオンが注入されたｎ型ポリシリコン領域５０Ｎと、ｐ型不純物イオンが注入されたｐ型ポリシリコン領域５０Ｐと、ｎ型不純物イオン及びｐ型不純物イオンの両方が注入された「重なり部分５０Ｍ」とを備えている。
発明者等は、この知見に基づいて、ｎ型不純物イオンが注入された領域とｐ型不純物イオンが注入された領域とが一部重なり合うようにすることで、サリサイド層５４の欠陥の発生が低減されることを確認した。この重なり部分を「重なり部分５０Ｍ」という。すなわち、図６に示すように、ポリシリコン膜５０は、ｎ型不純物イオンが注入されたｎ型ポリシリコン領域５０Ｎと、ｐ型不純物イオンが注入されたｐ型ポリシリコン領域５０Ｐと、ｎ型不純物イオン及びｐ型不純物イオンの両方が注入された「重なり部分５０Ｍ」とを備えている。
サリサイド層５４の欠陥を顕著に低減するには、配線３０の長さ方向における重なり部分５０Ｍの長さが、ゲート電極の幅（ゲート長）と同じかそれよりも長いことが好ましい。配線３０のポリシリコン膜５０は、通常、ゲート電極と同じ幅で形成される。したがって、重なり部分５０Ｍの長さは、配線３０のポリシリコン膜５０の幅と同じかそれよりも長いことが好ましいということになる。
具体的な長さについては、イオン注入工程で使用されるレジストマスクの形成精度等にも依存するので、製造工程の累積公差を考慮する必要がある。例えば、ゲート電極の幅が０．３μｍである場合、重なり部分５０Ｍの長さは０．３μｍ以上であることが好ましい。また、配線３０の幅が狭いほど欠陥が生じ易く、配線３０の幅が広い場合には欠陥は余り生じない。したがって、重なり部分５０Ｍの長さは、０．３μｍ以上０．５μｍ未満であることがより好ましい。
なお、図６に示す例のように、重なり部分５０Ｍが形成される場合、ｎ型ポリシリコン領域５０Ｎの端部とｐ型ポリシリコン領域５０Ｐの端部との間の領域を、すなわち、重なり部分５０Ｍが「ｎｐ境界部」に相当する。
（半導体装置の製造工程）
次に、半導体装置の製造方法について説明する。ここでは、図６に示す配線構造を備えた半導体装置の製造する方法について説明する。以下では、ｎｐ境界部における断面図と、必要に応じて配線３０の長さ方向に沿った断面図とを示す。
次に、半導体装置の製造方法について説明する。ここでは、図６に示す配線構造を備えた半導体装置の製造する方法について説明する。以下では、ｎｐ境界部における断面図と、必要に応じて配線３０の長さ方向に沿った断面図とを示す。
まず、図７に示すように、素子分離領域にある素子分離層２８の表面全面にノンドープのポリシリコン膜５０を形成する。ノンドープのポリシリコン膜５０は、例えばＣＶＤ法により形成される。
次に、図８（Ａ）及び（Ｂ）に示すように、ポリシリコン膜５０の表面にレジストマスク６６を形成し、露出しているポリシリコン膜５０の部分をエッチングにより除去する。この工程により、ポリシリコン膜５０が、予め定めた配線３０のパターンに形成される。したがって、配線３０の長さ方向は、ポリシリコン膜５０の長さ方向と言い換えることができる。ハードマスク６６は、ポリシリコン膜５０の全面にＣＶＤ法等により酸化シリコン膜を成膜し、この酸化シリコン膜をフォトリソグラフィ及びエッチングして予め定めたゲート長にパターニングすることにより形成することができる。
次に、図９（Ａ）及び（Ｂ）に示すように、配線３０のパターンに形成されたポリシリコン膜５０の側面にサイドウォール５２を形成する。サイドウォール５２は、素子分離層２８の表面全面に、ＣＶＤ法等により酸化シリコン膜を成膜し、この酸化シリコン膜を異方性エッチング及びエッチングして予め定めた形状にパターニングすることにより形成することができる。異方性エッチングとしては、反応性異方エッチング（ＲＩＥ）等を用いることができる。
次に、図１０（Ａ）及び（Ｂ）に示すように、ｐ型ポリシリコン領域５０Ｐとなる領域の表面にレジストマスク６２を形成し、露出しているポリシリコン膜５０にｎ型不純物イオンを注入する。この工程により、ｎ型ポリシリコン領域５０Ｎが形成されると共に、ｎｐ境界部ではｎ型ポリシリコン領域５０Ｎｅが形成される。ｎ型ポリシリコン領域５０Ｎｅは、後に重なり部分５０Ｍとなる領域である。
ｎ型不純物イオンとしては、リンイオン（Ｐ＋）やヒ素イオン（Ａｓ＋）などが使用される。レジストマスク６２は、ポリシリコン膜５０の全面に成膜された感光性レジストを、フォトリソグラフィによりパターニングすることにより形成することができる。レジストマスク６２は、イオン注入完了後に除去される。レジストマスク６２を除去した後に、アニールによる熱処理を行ってもよい。
次に、図１１（Ａ）及び（Ｂ）に示すように、ｎ型ポリシリコン領域５０Ｎの表面にレジストマスク６４を形成し、露出しているポリシリコン膜５０の表面にｐ型不純物イオンを注入する。この工程により、図１２（Ａ）及び（Ｂ）に示すように、ｐ型ポリシリコン領域５０Ｐが形成されると共に、ｎ型ポリシリコン領域５０Ｎｅにさらにｐ型不純物イオンが注入されて重なり部分５０Ｍが形成される。なお、ポリシリコン膜５０に形成される各部分/各領域を区別する必要が無い場合は、ポリシリコン膜５０と総称する。
ｐ型不純物イオンとしては、ホウ素イオン（Ｂ＋）などが使用される。レジストマスク６４は、ポリシリコン膜５０の全面に成膜された感光性レジストを、フォトリソグラフィによりパターニングすることにより形成することができる。レジストマスク６４は、イオン注入完了後に除去される。レジストマスク６４を除去した後に、アニールによる熱処理を行ってもよい。
配線３０の長さ方向における重なり部分５０Ｍの長さＬは、レジストマスク６２とレジストマスク６４の各々のレイアウトによって調整することができる。レジストマスク６２の端部からレジストマスク６４の端部までの設計上の距離をＬとすることで、重なり部分５０Ｍの長さＬを実現することができる。
次に、図１３（Ａ）及び（Ｂ）に示すように、素子分離層２８、ポリシリコン膜５０、及びサイドウォール５２の露出部分を覆うように、スパッタリングによりコバルト（Ｃｏ）膜７０を堆積させる。さらにコバルト膜７０を覆うように、スパッタリングにより窒化チタン（ＴｉＮ）膜７２を保護層として堆積させる。
次に、図１４（Ａ）及び（Ｂ）に示すように、熱処理を行うことにより、コバルト膜７０とポリシリコン膜５０との間にサリサイド層５４を形成する。ここでは、ポリシリコン膜５０のシリコンとコバルト膜７０のコバルトとが反応して、主にＣｏＳｉからなるサリサイド層５４が形成される。さらに高温で熱処理することによりＣｏＳｉがＣｏＳｉ２に変換される。この工程により、主にＣｏＳｉ２からなるサリサイド層５４が形成される。
最後に、図１５（Ａ）及び（Ｂ）に示すように、未反応のコバルト膜７０と窒化チタン膜７２とをウェットエッチングにより除去して、サリサイド層５４が完成する。
なお、上記では、ポリシリコン膜５０にｎ型不純物イオンを注入した後で、ｐ型不純物イオンを注入する例について説明したが、重なり部分５０Ｍが形成されればよく、不純物イオンの注入順序は入れ替えてもよい。例えば、ポリシリコン膜５０にｐ型不純物イオンを注入した後で、ｎ型不純物イオンを注入してもよい。
以上説明した通り、本実施の形態では、配線を構成するポリシリコン膜に対して不純物イオンを注入する際に、ｎｐ境界部においてｎ型不純物イオンが注入される領域とｐ型不純物イオンが注入される領域とが重なるようにしたので、ノンドープのポリシリコン膜が取り残されず、これに起因するサリサイド層の欠陥が低減される。
本実施の形態は、配線を構成するポリシリコン膜の幅は、同じ基板に形成されるトランジスタのゲート電極の幅と略同じであり、ｎ型不純物イオン及びｐ型不純物イオンの両方が注入される重なり部分の形成は、ポリシリコン膜の幅（これは、サリサイド層の幅に等しい）が、０．５μｍ以下の場合に特に有効である。
また、サリサイド層の欠陥をより顕著に低減させるために、配線の長さ方向における重なり部分の長さは０．３μｍ以上が好ましく、０．３μｍ以上０．５μｍ未満がより好ましい。
１０ ｐ型不純物領域
１２ ＰＭＯＳトランジスタ
１４ ゲート電極
２０ ｎ型不純物領域
２２ ＮＭＯＳトランジスタ
２４ ゲート電極
２６ シリコン基板
２８ 素子分離層
２９ ゲート絶縁膜
３０ 配線
３２ ウエル領域
３４ ソース領域
３６ ドレイン領域
３８ チャネル領域
４０ サリサイド層
４２ サイドウォール
５０ ポリシリコン膜
５０Ｍ 重なり部分
５０Ｎ ｎ型ポリシリコン領域
５０Ｎｅ ｎ型ポリシリコン領域
５０Ｐ ｐ型ポリシリコン領域
５０Ｖ ノンドープポリシリコン膜
５２ サイドウォール
５４ サリサイド層
６２ レジストマスク
６４ レジストマスク
６６ レジストマスク
７０ コバルト膜
７２ 窒化チタン膜
１２ ＰＭＯＳトランジスタ
１４ ゲート電極
２０ ｎ型不純物領域
２２ ＮＭＯＳトランジスタ
２４ ゲート電極
２６ シリコン基板
２８ 素子分離層
２９ ゲート絶縁膜
３０ 配線
３２ ウエル領域
３４ ソース領域
３６ ドレイン領域
３８ チャネル領域
４０ サリサイド層
４２ サイドウォール
５０ ポリシリコン膜
５０Ｍ 重なり部分
５０Ｎ ｎ型ポリシリコン領域
５０Ｎｅ ｎ型ポリシリコン領域
５０Ｐ ｐ型ポリシリコン領域
５０Ｖ ノンドープポリシリコン膜
５２ サイドウォール
５４ サリサイド層
６２ レジストマスク
６４ レジストマスク
６６ レジストマスク
７０ コバルト膜
７２ 窒化チタン膜
Claims (10)
- 絶縁領域を含む半導体基板と、
前記絶縁領域の表面上に形成されたポリシリコン膜と、
前記ポリシリコン膜上に形成されたコバルトシリサイドからなるサリサイド層と、
を備え、
前記ポリシリコン膜が、
第１導電型不純物が注入された第１導電型ポリシリコン領域と、
前記第１導電型不純物とは導電型が異なる第２導電型不純物が注入された第２導電型ポリシリコン領域と、
前記第１導電型ポリシリコン領域と前記第２導電型ポリシリコン領域との間に形成され、前記第１導電型不純物及び前記第２導電型不純物の両方が注入された重なり部分と、を含む、
半導体装置。 - 前記ポリシリコン膜は、予め定めた幅を有しかつ予め定めた方向に延在する平面視が長尺状である、請求項１に記載の半導体装置。
- 前記ポリシリコン膜の前記予め定めた幅は、前記半導体基板の素子領域に形成されるトランジスタのゲート電極のゲート長以上である、請求項２に記載の半導体装置。
- 前記ポリシリコン膜の長さ方向に沿った前記重なり部分の長さは、前記半導体基板の素子領域に形成されるトランジスタのゲート電極のゲート長以上である、請求項１又は請求項３に記載の半導体装置。
- 前記ポリシリコン膜の長さ方向に沿った前記重なり部分の長さは、０．３μｍ以上０．５μｍ未満である、請求項４に記載の半導体装置。
- 半導体基板の絶縁領域の表面上にノンドープのポリシリコン膜を形成するステップと、
前記ノンドープのポリシリコン膜の一部に、第１導電型不純物を注入するステップと、
前記ノンドープのポリシリコン膜の残部と前記第１導電型不純物が注入された領域の一部とに、前記第１導電型不純物とは導電型が異なる第２導電型不純物を注入するステップと、
前記第１導電型不純物及び第２導電型不純物の少なくとも一方が導入されたポリシリコン膜を、予め定めた幅にパターニングするステップと、
前記予め定めた幅にパターニングされたポリシリコン膜を覆うようにコバルト膜を堆積するステップと、
前記コバルト膜を覆うように窒化チタン膜を堆積するステップと、
熱処理により前記コバルト膜と前記ポリシリコン膜とを反応させて、前記コバルト膜と前記ポリシリコン膜との間にコバルトシリサイドからなるサリサイド層を形成するステップと、
を含む半導体装置の製造方法。 - 前記第１導電型不純物を注入するステップでは、前記第２導電型不純物を注入する領域を遮蔽する第１マスクを形成して、露出した領域に前記第１導電型不純物を注入し、
前記第２導電型不純物を注入するステップでは、前記第１導電型不純物を注入する領域を遮蔽する第２マスクを形成して、露出した領域に前記第２導電型不純物を注入する、
請求項６に記載の半導体装置の製造方法。 - 前記第１マスク及び前記第２マスクの各々のレイアウトにより、前記第１導電型不純物及び前記第２導電型不純物の両方が注入された重なり部分を形成する、請求項７に記載の半導体装置の製造方法。
- 前記ポリシリコン膜の長さ方向に沿った前記重なり部分の長さを、０．３μｍ以上０．５μｍ未満とする、請求項８に記載の半導体装置の製造方法。
- 第１導電型をｎ型とし、第２導電型をｐ型とする、
請求項６から請求項９までのいずれか１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022158964A JP2024052318A (ja) | 2022-09-30 | 2022-09-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022158964A JP2024052318A (ja) | 2022-09-30 | 2022-09-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2024052318A true JP2024052318A (ja) | 2024-04-11 |
Family
ID=90623281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022158964A Pending JP2024052318A (ja) | 2022-09-30 | 2022-09-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2024052318A (ja) |
-
2022
- 2022-09-30 JP JP2022158964A patent/JP2024052318A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7521752B2 (en) | Fin-type channel transistor and method of manufacturing the same | |
| US7364957B2 (en) | Method and apparatus for semiconductor device with improved source/drain junctions | |
| US4876213A (en) | Salicided source/drain structure | |
| US7910994B2 (en) | System and method for source/drain contact processing | |
| US7545006B2 (en) | CMOS devices with graded silicide regions | |
| US8115194B2 (en) | Semiconductor device capable of providing identical strains to each channel region of the transistors | |
| JP3594550B2 (ja) | 半導体装置の製造方法 | |
| JP2009509324A (ja) | 半導体デバイスおよびその製造方法 | |
| JP2002033477A (ja) | 半導体装置およびその製造方法 | |
| US7833867B2 (en) | Semiconductor device and method for manufacturing the same | |
| KR20080026517A (ko) | 반도체장치 및 그 제조방법 | |
| US6194297B1 (en) | Method for forming salicide layers | |
| JP2024052318A (ja) | 半導体装置及びその製造方法 | |
| US20080296695A1 (en) | Semiconductor device and method of fabricating the same | |
| KR100464229B1 (ko) | 반도체장치의 제조방법 | |
| WO2006070490A1 (ja) | 半導体装置およびその製造方法 | |
| JP4786126B2 (ja) | 半導体装置の製造方法 | |
| US20070178683A1 (en) | Semiconductive device fabricated using a two step approach to silicide a gate and source/drains | |
| JPH1140679A (ja) | 半導体装置およびその製造方法 | |
| JP2007294836A (ja) | 絶縁ゲート型電界効果トランジスタの製法 | |
| US6958279B2 (en) | Method for manufacturing semiconductor device | |
| US7161195B2 (en) | Semiconductor device and fabrication process thereof | |
| CN113690304B (zh) | 半导体器件以及用于制造其的方法 | |
| JP2007027323A (ja) | 半導体装置および半導体装置の製造方法 | |
| US20200279905A1 (en) | High resistance poly resistor |