JP2024044500A - 逆導通損失低減回路、半導体装置、スイッチング電源 - Google Patents

逆導通損失低減回路、半導体装置、スイッチング電源 Download PDF

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Abstract

【課題】ＧａＮデバイスなどの逆導通損失を低減する。【解決手段】逆導通損失低減回路（１６）は、ゲート・ソース間電圧（ＶｇｓＨ及びＶｇｓＬ）に応じた逆導通特性を持つエンハンスメントモードのスイッチ素子（１１Ｈ及び１１Ｌ）の逆導通時にスイッチ素子（１１Ｈ及び１１Ｌ）のゲート・ソース間電圧（ＶｇｓＨ及びＶｇｓＬ）を所定のバイアス電圧（Ｖｘ）まで引き上げておく構成とされている。【選択図】図４

Description

本開示は、逆導通損失低減回路、半導体装置及びスイッチング電源に関する。
近年、小型で高周波数駆動が可能なスイッチ素子として、ＧａＮデバイスなどの実用化が進められている。
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
特開２０２２－０６７７６８号公報
しかしながら、ＧａＮデバイスなどのスイッチ素子は、Ｓｉデバイスなどのスイッチ素子と比べて逆導通損失が大きいという欠点がある。
本明細書中に開示されている逆導通損失低減回路は、ゲート・ソース間電圧に応じた逆導通特性を持つエンハンスメントモードのスイッチ素子の逆導通時に前記スイッチ素子の前記ゲート・ソース間電圧を所定のバイアス電圧まで引き上げておく構成とされている。
なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
本開示によれば、ＧａＮデバイスなどのスイッチ素子で生じる逆導通損失を低減することができる。
図１は、スイッチング電源の比較例を示す図である。 図２は、比較例の動作波形を示す図である。 図３は、比較例の逆導通損失を示す図である。 図４は、スイッチング電源の第１実施形態を示す図である。 図５は、第１実施形態の動作波形を示す図である。 図６は、第１実施形態の逆導通損失を示す図である。 図７は、スイッチング電源の第２実施形態を示す図である。 図８は、第２実施形態の動作波形を示す図である。
＜スイッチング電源（比較例）＞
図１は、スイッチング電源の比較例（＝後出の実施形態と対比される一般的な構成）を示す図である。本比較例のスイッチング電源１は、一次回路系１ｐ（ＧＮＤ１系）と二次回路系１ｓ（ＧＮＤ２系）との間を電気的に絶縁しつつ、直流入力電圧ＶＩＮから所望の直流出力電圧ＶＯＵＴを生成するＬＬＣ共振型の絶縁ＤＣ／ＤＣコンバータである。
本図に即して述べると、スイッチング電源１は、半導体装置１０と、電圧源Ｅ１及びＥ２と、出力帰還回路ＦＢと、種々のディスクリート部品（トランスＴＲ、キャパシタＣ１～Ｃ３、ダイオードＤ１～Ｄ３及びインダクタＬｒ）と、を備える。
なお、スイッチング電源１をＡＣ／ＤＣコンバータとして用いる場合には、交流入力電圧ＶＡＣを整流及び平滑して直流入力電圧ＶＩＮを生成するための前段回路（ダイオードブリッジ又は力率改善回路など）を別途設ければよい。
半導体装置１０は、スイッチング電源１の制御主体（いわゆる電源制御ＩＣ）である。半導体装置１０は、装置外部との電気的な接続を確立するための手段として、複数の外部端子（本図ではＨＶＣＣピン、ＶＢＵＳピン、ＬＶＣＣピン、ＨＩＮピン、ＬＩＮピン、ＧＮＤピン及びＳＷピン）を備える。
トランスＴＲは、一次回路系１ｐに設けられた一次巻線Ｌｐと、二次回路系１ｓに設けられて一次巻線Ｌｐに磁気結合された二次巻線Ｌｓとを含む。
一次巻線Ｌｐの第１端（本図では巻始端）は、インダクタＬｒの第１端に接続されている。インダクタＬｒの第２端は、半導体装置１０のＳＷピン（＝スイッチ電圧Ｖｓｗの印加端）に接続されている。一次巻線Ｌｐの第２端（本図では巻終端）は、キャパシタ３０の第１端に接続されている。キャパシタＣ２の第２端は、半導体装置１０のＧＮＤピン及び一次回路系１ｐの接地端（＝接地電圧ＧＮＤ１の印加端）に接続されている。
なお、トランスＴＲは、リーケージトランス又は共振トランスであってもよい。すなわち、インダクタＬｒは、トランスＴＲの漏れインダクタンスであってもよい。
二次巻線Ｌｓ１の第１端（例えば巻始端）は、ダイオードＤ２のアノードに接続されている。二次巻線Ｌｓ２の第１端（例えば巻終端）は、ダイオードＤ３のアノードに接続されている。ダイオードＤ２及びＤ３それぞれのカソードとキャパシタＣ３の第１端は、いずれも直流出力電圧ＶＯＵＴの印加端に接続されている。二次巻線Ｌｓ１の第２端（例えば巻終端）及び二次巻線Ｌｓ２の第２端（例えば巻始端）とキャパシタＣ３の第２端は、いずれも二次回路系１ｓの接地端（＝接地電圧ＧＮＤ２の印加端）に接続されている。二次巻線Ｌｓ１及びＬｓ２は、中間タップを持つ単一の二次巻線Ｌｓとして理解され得る。
また、上記のように接続されたトランスＴＲ、インダクタＬｒ、ダイオードＤ２並びにＤ３、及び、キャパシタＣ２並びにＣ３は、半導体装置１０に内蔵される上側スイッチ素子１１Ｈ及び下側スイッチ素子１１Ｌ（詳細は後述）とともに、直流入力電圧ＶＩＮから所望の直流出力電圧ＶＯＵＴを生成するＬＬＣ共振型のスイッチング出力段を形成している。特に、ダイオードＤ２及びＤ３とキャパシタＣ３は、二次巻線Ｌｓに生じる誘起電圧を整流及び平滑して直流出力電圧ＶＯＵＴを生成する整流平滑回路として機能する。
電圧源Ｅ１の正極端（＝直流入力電圧ＶＩＮの印加端）は、半導体装置１０のＶＢＵＳピンに接続されている。電圧源Ｅ２の正極端（＝電源電圧Ｖｃｃの印加端）及びダイオードＤ１のアノードは、いずれも半導体装置１０のＬＶＣＣピンに接続されている。電圧源Ｅ１及びＥ２それぞれの負極端は、いずれも半導体装置１０のＧＮＤピン（＝接地電圧ＧＮＤ１の印加端）に接続されている。ダイオードＤ１のカソード及びキャパシタＣ１の第１端は、いずれも半導体装置１０のＨＶＣＣピン（＝昇圧電圧Ｖｂｓｔの印加端）に接続されている。キャパシタＣ１の第２端は、半導体装置１０のＳＷピン（＝スイッチ電圧Ｖｓｗの印加端）に接続されている。
なお、上記のように接続されたダイオードＤ１及びキャパシタＣ１は、スイッチ電圧Ｖｓｗよりも常にキャパシタＣ１の両端間電圧ＶＣ（≒Ｖｃｃ－Ｖｆ、ただしＶｆはダイオードＤ１の順方向降下電圧）だけ高い昇圧電圧Ｖｂｓｔを生成するブートストラップ回路として機能する。つまり、Ｖｓｗ≒０Ｖ（ＧＮＤ１）であるときにはＶｂｓｔ≒ＶＣとなり、Ｖｓｗ≒ＶＩＮであるときにはＶｂｓｔ≒ＶＩＮ＋ＶＣとなる。
出力帰還回路ＦＢは、直流出力電圧ＶＯＵＴに応じた帰還信号Ｓｆｂを生成して半導体装置１０のＨＩＮピン及びＬＩＮピンに出力する。なお、出力帰還回路ＦＢの回路構成については任意である。例えば、出力帰還回路ＦＢとしては、シャントレギュレータとフォトカプラを用いる構成又はトランスＴＲの補助巻線を用いる構成などが一般的である。
＜半導体装置＞
引き続き、図１を参照しながら、半導体装置１０の構成及び動作について説明する。本比較例の半導体装置１０は、上側スイッチ素子１１Ｈと、下側スイッチ素子１１Ｌと、上側ドライバ１２Ｈと、下側ドライバ１２Ｌと、上側駆動ロジック１３Ｈと、下側駆動ロジック１３Ｌと、ロジック１４と、レベルシフタ１５と、を備える。
上側スイッチ素子１１Ｈ（例えばＮチャネル型）のドレインは、ＶＢＵＳピンに接続されている。上側スイッチ素子１１Ｈのソースは、ＳＷピンに接続されている。上側スイッチ素子１１Ｈのゲートは、上側ゲート信号ＨＧの印加端に接続されている。このように接続された上側スイッチ素子１１Ｈは、上側ゲート信号ＨＧがハイレベル（≒Ｖｂｓｔ）であるときにオン状態となり、上側ゲート信号ＨＧがローレベル（≒Ｖｓｗ）であるときにオフ状態となる。
下側スイッチ素子１１Ｌ（例えばＮチャネル型）のドレインは、ＳＷピンに接続されている。下側スイッチ素子１１Ｌのソースは、ＧＮＤピンに接続されている。下側スイッチ素子１１Ｌのゲートは、下側ゲート信号ＬＧの印加端に接続されている。このように接続された下側スイッチ素子１１Ｌは、下側ゲート信号ＬＧがハイレベル（≒Ｖｃｃ）であるときにオン状態となり、下側ゲート信号ＬＧがローレベル（≒ＧＮＤ１）であるときにオフ状態となる。
このように、半導体装置１０は、スイッチ素子として、直流入力電圧ＶＩＮ（＝第１電圧に相当）の印加端と接地電圧ＧＮＤ１（＝第２電圧に相当）の印加端との間に直列に接続された上側スイッチ素子１１Ｈ及び下側スイッチ素子１１Ｌを備える。
上側スイッチ素子１１Ｈ及び下側スイッチ素子１１Ｌは、それぞれ、上側ゲート・ソース間電圧ＶｇｓＨ（＝ＨＧ－Ｖｓｗ）及び下側ゲート・ソース間電圧ＶｇｓＬ（＝ＬＧ－ＧＮＤ１）に応じた逆導通特性を持つエンハンスメントモード（＝ノーマリオフタイプ）のスイッチ素子であってもよい。例えば、上側スイッチ素子１１Ｈ及び下側スイッチ素子１１Ｌは、ＧａＮデバイスであってもよい。なお、ＧａＮデバイスは、ＧａＮ－ＨＥＭＴ［high electron mobility transistor］と、ＭＯＳＦＥＴ［metal oxide semiconductor field effect transistor］とを組み合わせたデバイスであってもよい。
また、上側スイッチ素子１１Ｈ及び下側スイッチ素子１１Ｌは、それぞれ、集積素子として半導体装置１０に内蔵されてもよいし、ディスクリート素子として半導体装置１０に外付けされてもよい。
上側ドライバ１２Ｈは、上側ゲート信号ＨＧを生成する。本図に即して述べると、上側ドライバ１２Ｈは、トランジスタＰ１（例えばＰチャネル型ＭＯＳＦＥＴ）と、トランジスタＮ１（例えばＮチャネル型ＭＯＳＦＥＴ）とを含む。トランジスタＰ１のソースは、ＨＶＣＣピンに接続されている。トランジスタＰ１及びＮ１それぞれのドレインは、いずれも上側ゲート信号ＨＧの印加端（＝上側スイッチ素子１１Ｈのゲート）に接続されている。トランジスタＮ１のソースは、ＳＷピンに接続されている。
従って、上側ゲート信号ＨＧは、トランジスタＰ１がオン状態であってトランジスタＮ１がオフ状態であるときにハイレベル（≒Ｖｂｓｔ）となる。一方、上側ゲート信号ＨＧは、トランジスタＰ１がオフ状態であってトランジスタＮ１がオン状態であるときにローレベル（≒Ｖｓｗ）となる。
下側ドライバ１２Ｌは、下側ゲート信号ＬＧを生成する。本図に即して述べると、下側ドライバ１２Ｌは、トランジスタＰ２（例えばＰチャネル型ＭＯＳＦＥＴ）と、トランジスタＮ２（例えばＮチャネル型ＭＯＳＦＥＴ）とを含む。トランジスタＰ２のソースは、ＬＶＣＣピンに接続されている。トランジスタＰ２及びＮ２それぞれのドレインは、いずれも下側ゲート信号ＬＧの印加端（＝下側スイッチ素子１１Ｌのゲート）に接続されている。トランジスタＮ２のソースは、ＧＮＤ１ピンに接続されている。
従って、下側ゲート信号ＬＧは、トランジスタＰ２がオン状態でありトランジスタＮ２がオフ状態であるときにハイレベル（≒Ｖｃｃ）となる。一方、下側ゲート信号ＬＧは、トランジスタＰ２がオフ状態でありトランジスタＮ２がオン状態であるときにローレベル（≒ＧＮＤ１）となる。
上側駆動ロジック１３Ｈは、レベルシフト済みの上側制御信号ＨＳ’に応じて上側ドライバ１２Ｈの駆動制御を行う。例えば、上側駆動ロジック１３Ｈは、レベルシフト済みの上側制御信号ＨＳ’がハイレベルであるときにトランジスタＰ１をオン状態としてトランジスタＮ１をオフ状態とする。一方、上側駆動ロジック１３Ｈは、レベルシフト済みの上側制御信号ＨＳ’がローレベルであるときにトランジスタＰ１をオフ状態としてトランジスタＮ１をオン状態とする。
下側駆動ロジック１３Ｌは、下側制御信号ＬＳに応じて下側ドライバ１２Ｌの駆動制御を行う。例えば、下側駆動ロジック１３Ｌは、下側制御信号ＬＳがハイレベルであるときにトランジスタＰ２をオン状態としてトランジスタＮ２をオフ状態とする。一方、下側駆動ロジック１３Ｌは、下側制御信号ＬＳがローレベルであるときにトランジスタＰ２をオフ状態としてトランジスタＮ２をオン状態とする。
ロジック１４は、ＨＩＮピン及びＬＩＮピンに入力される帰還信号Ｓｆｂに応じて、上側スイッチ素子１１Ｈ及び下側スイッチ素子１１Ｌそれぞれを相補的にオン／オフ制御するように、上側制御信号ＨＳ及び下側制御信号ＬＳを生成する。
本明細書中における「相補的」という文言は、上側スイッチ素子１１Ｈ及び下側スイッチ素子１１Ｌそれぞれのオン／オフ状態が完全に逆転している場合のほか、上側スイッチ素子１１Ｈ及び下側スイッチ素子１１Ｌのオン／オフ遷移タイミングに遅延が与えられている場合（いわゆる同時オフ期間（デッドタイム）が設けられている場合）も包含するものとして広義に解釈され得る。
なお、ロジック１４による出力帰還制御については、既存の周知技術（電圧モード制御方式、電流モード制御方式、又は、ヒステリシス制御方式など）が適用され得る。
レベルシフタ１５は、上側制御信号ＨＳの信号レベルをシフトして、レベルシフト済みの上側制御信号ＨＳ’を生成する。
図２は、本比較例の動作波形を示す図である。本図では、上から順に、上側ゲート・ソース間電圧ＶｇｓＨ、下側ゲート・ソース間電圧ＶｇｓＬ、スイッチ電圧Ｖｓｗ、上側スイッチ素子１１Ｈに流れる上側スイッチ電流ＩＨＱ、及び、下側スイッチ素子１１Ｌに流れる下側スイッチ電流ＩＬＱがそれぞれ描写されている。
なお、上側スイッチ電流ＩＨＱについては、ＶＢＵＳピンからＳＷピンに向かう方向を正（＋）とし、逆方向を負（－）として定義している。また、下側スイッチ電流ＩＬＱについては、ＳＷピンからＧＮＤ１ピンに向かう方向を正（＋）とし、逆方向を負（－）として定義している。
時刻ｔ１２～ｔ１３では、上側ゲート・ソース間電圧ＶｇｓＨがハイレベル（≒ＶＣ）とされて、下側ゲート・ソース間電圧ＶｇｓＬがローレベル（≒０）とされている。従って、上側スイッチ素子１１Ｈがオン状態となり、下側スイッチ素子１１Ｌがオフ状態となる。そのため、正の上側スイッチ電流ＩＨＱが増大してスイッチ電圧Ｖｓｗがハイレベル（≒ＶＩＮ）となる。なお、このとき、下側スイッチ電流ＩＬＱは流れない。
時刻ｔ１３では、上側スイッチ電流ＩＨＱが流れている最中に上側ゲート・ソース間電圧ＶｇｓＨがローレベル（≒０）に立ち下げられて、上側スイッチ素子１１Ｈがオフ状態に切り替えられている。このとき、一次巻線Ｌｐ及びインダクタＬｒは、自身に流れる一次電流Ｉｐを保持しようとする。
ただし、上側スイッチ素子１１Ｈを介する電流経路は遮断されており、正の上側スイッチ電流ＩＨＱは流れない。従って、一次電流Ｉｐは、下側スイッチ素子１１Ｌを介する逆導通電流（＝負の下側スイッチ電流ＩＬＱ）として流れる。このとき、スイッチ電圧Ｖｓｗは、接地電圧ＧＮＤ１（＝０Ｖ）よりも下側ソース・ドレイン間電圧ＶｓｄＬだけ低い負電圧（＝－ＶｓｄＬ）まで低下する。
時刻ｔ１４～ｔ１５では、上側スイッチ素子１１Ｈがオフ状態となり、下側スイッチ素子１１Ｌがオン状態となる。そのため、正の下側スイッチ電流ＩＬＱが増大してスイッチ電圧Ｖｓｗがローレベル（≒ＧＮＤ１）となる。なお、このとき、上側スイッチ電流ＩＨＱは流れない。
時刻ｔ１５では、下側スイッチ電流ＩＬＱが流れている最中に下側ゲート・ソース間電圧ＶｇｓＬがローレベル（≒０）に立ち下げられて、下側スイッチ素子１１Ｌがオフ状態に切り替えられている。このとき、一次巻線Ｌｐ及びインダクタＬｒは、自身に流れる一次電流Ｉｐを保持しようとする。
ただし、下側スイッチ素子１１Ｌを介する電流経路は遮断されており、正の下側スイッチ電流ＩＬＱは流れない。従って、一次電流Ｉｐは、上側スイッチ素子１１Ｈを介する逆導通電流（＝負の上側スイッチ電流ＩＨＱ）として流れる。このとき、スイッチ電圧Ｖｓｗは、直流入力電圧ＶＩＮよりも上側ソース・ドレイン間電圧ＶｓｄＨだけ高い正電圧（＝ＶＩＮ＋ＶｓｄＨ）まで上昇する。
＜逆導通損失に関する考察＞
ところで、上側スイッチ素子１１Ｈ及び下側スイッチ素子１１Ｌがいずれもオフ状態とされるデッドタイム区間Ｔｄには、上側スイッチ素子１１Ｈ及び下側スイッチ素子１１Ｌそれぞれの逆導通損失Ｐｌｏｓｓ（＝Ｖｓｄ×ＩＱ×Ｔｄ×Ｆｓｗ×２、ただしＶｓｄ＝ＶｓｄＨ＝ＶｓｄＬ、ＩＱ＝ＩＨＱ＝ＩＬＱ、Ｆｓｗはスイッチング周波数）が生じる。
なお、上側スイッチ素子１１Ｈ及び下側スイッチ素子１１ＬがいずれもＭＯＳＦＥＴである場合、Ｖｓｄ＝Ｖｆ（ただしＶｆはＭＯＳＦＥＴに付随するボディダイオードの順方向降下電圧）となる。一般には、Ｖｓｄ＝０．７Ｖ～１Ｖ程度となる。
一方、上側スイッチ素子１１Ｈ及び下側スイッチ素子１１ＬがいずれもＧａＮデバイスである場合には、Ｖｓｄ＝Ｖｔｈ－Ｖｇｓ＋Ｒｏｎ×ＩＱ（ただしＶｔｈ及びＲｏｎはＧａＮデバイスのオン閾値電圧及びオン抵抗）となる。一般には、Ｖｓｄ＝３～４Ｖ（＠Ｖｇｓ＝０Ｖ）程度となる。
図３は、比較例の逆導通損失Ｐｌｏｓｓを示す図である。本図で示すように、上側スイッチ素子１１Ｈ及び下側スイッチ素子１１Ｌとして、エンハンスメントモードのＧａＮデバイスが使用される場合（本図右側）には、ＭＯＳＦＥＴが使用される場合（本図左側）と比べて、逆導通損失Ｐｌｏｓｓが増大する。
例えば、Ｖｆ＝１Ｖ、Ｖｔｈ＝１．４Ｖ、Ｖｇｓ＝０Ｖ、Ｒｏｎ＝７０ｍΩ、ＩＱ＝５Ａ、Ｆｓｗ＝３００ｋＨｚ、Ｔｄ＝１００ｎｓとすると、ＭＯＳＦＥＴ使用時の逆導通損失Ｐｌｏｓｓは０．３０Ｗとなり、ＧａＮデバイス使用時の逆導通損失Ｐｌｏｓｓは０．５３Ｗとなる。
このように、ＧａＮデバイスは、ＭＯＳＦＥＴと比べて小型で高周波数駆動が可能である反面、デッドタイム区間Ｔｄでの逆導通損失Ｐｌｏｓｓが増大する。なお、デッドタイム区間Ｔｄの逆導通損失Ｐｌｏｓｓは、スイッチング周波数Ｆｓｗに比例して増大する。そのため、ＧａＮデバイスの高周波数駆動が要求されるアプリケーションでは、デッドタイム区間Ｔｄの逆導通損失Ｐｌｏｓｓを低減することが重要となる。
＜スイッチング電源（第１実施形態）＞
図４は、スイッチング電源１の第１実施形態を示す図である。本実施形態のスイッチング電源１は、先出の比較例（図１）を基本としつつ、半導体装置１０の内部構成に変更が加えられている。本図に即して述べると、半導体装置１０は、既出の構成要素に加えて、逆導通損失低減回路１６をさらに備えている。
なお、以下の説明では、上側スイッチ素子１１Ｈ及び下側スイッチ素子１１Ｌは、それぞれ、上側ゲート・ソース間電圧ＶｇｓＨ及び下側ゲート・ソース間電圧ＶｇｓＬに応じた逆導通特性を持つエンハンスメントモードのＧａＮデバイスであるものとする。
逆導通損失低減回路１６は、上側スイッチ素子１１Ｈ及び下側スイッチ素子１１Ｌそれぞれの逆導通時に上側ゲート・ソース間電圧ＶｇｓＨ及び下側ゲート・ソース間電圧ＶｇｓＬをそれぞれ所定のバイアス電圧Ｖｘまで引き上げておく機能を備えている。
本図に即して述べると、逆導通損失低減回路１６は、上側プリオンドライバ１６Ｈと、下側プリオンドライバ１６Ｌと、を含む。
上側プリオンドライバ１６Ｈは、上側スイッチ素子１１Ｈの逆導通時に上側スイッチ素子１１Ｈの上側ゲート・ソース間電圧ＶｇｓＨを０Ｖからバイアス電圧Ｖｘまで引き上げておくように動作する。
例えば、上側プリオンドライバ１６Ｈは、下側スイッチ素子１１Ｌのオン期間中に上側スイッチ素子１１Ｈの上側ゲート・ソース間電圧ＶｇｓＨを０Ｖからバイアス電圧Ｖｘまで引き上げておくように動作してもよい。
本図に即して述べると、上側プリオンドライバ１６Ｈは、トランジスタＰ３（例えばＰチャネル型ＭＯＳＦＥＴ）と、トランジスタＮ３及びＮ４（例えばＮチャネル型ＭＯＳＦＥＴ）と、電圧源Ｅ３と、電流源ＣＳ１と、を含む。
トランジスタＰ３のソースと電流源ＣＳ１の第１端は、いずれもＨＶＣＣピンに接続されている。トランジスタＰ３のドレインは、トランジスタＮ３のドレインに接続されている。トランジスタＮ３のソースは、上側ゲート信号ＨＧの印加端（＝上側スイッチ素子１１Ｈのゲート）に接続されている。トランジスタＰ３のゲートは、上側駆動ロジック１３Ｈの出力端に接続されている。
トランジスタＮ３のゲートと電流源ＣＳ１の第２端は、いずれもトランジスタＮ４のドレインに接続されている。トランジスタＮ４のゲートは、トランジスタＮ４のドレインに接続されている。トランジスタＮ４のソースは、電圧源Ｅ３の正極端に接続されている。電圧源Ｅ３の負極端は、ＳＷピンに接続されている。電圧源Ｅ３は、その負極端に印加されるスイッチ電圧Ｖｓｗを基準として、その正極端にバイアス電圧Ｖｘを生成する。
例えば、トランジスタＰ１及びＰ３がいずれもオフ状態とされて、トランジスタＮ１がオン状態とされているときには、上側ゲート信号ＨＧとしてスイッチ電圧Ｖｓｗが印加される。従って、上側ゲート・ソース間電圧ＶｇｓＨ（＝ＨＧ－Ｖｓｗ）が０Ｖとなる。
一方、トランジスタＰ１及びＮ１がいずれもオフ状態とされて、トランジスタＰ３がオン状態とされているときには、上側ゲート信号ＨＧとしてスイッチ電圧Ｖｓｗよりもバイアス電圧Ｖｘだけ高い電圧（＝Ｖｓｗ＋Ｖｘ）が印加される。従って、上側ゲート・ソース間電圧ＶｇｓＨ（＝ＨＧ－Ｖｓｗ）としてバイアス電圧Ｖｘが印加される。
下側プリオンドライバ１６Ｌは、下側スイッチ素子１１Ｌの逆導通時に下側スイッチ素子１１Ｌの下側ゲート・ソース間電圧ＶｇｓＬを０Ｖからバイアス電圧Ｖｘまで引き上げておくように動作する。
例えば、下側プリオンドライバ１６Ｌは、上側スイッチ素子１１Ｈのオン期間中に下側スイッチ素子１１Ｌの下側ゲート・ソース間電圧ＶｇｓＬを０Ｖからバイアス電圧Ｖｘまで引き上げておくように動作してもよい。
本図に即して述べると、下側プリオンドライバ１６Ｌは、トランジスタＰ４（例えばＰチャネル型ＭＯＳＦＥＴ）と、トランジスタＮ５及びＮ６（例えばＮチャネル型ＭＯＳＦＥＴ）と、電圧源Ｅ４と、電流源ＣＳ２と、を含む。
トランジスタＰ４のソースと電流源ＣＳ２の第１端は、いずれもＬＶＣＣピンに接続されている。トランジスタＰ４のドレインは、トランジスタＮ５のドレインに接続されている。トランジスタＮ５のソースは、下側ゲート信号ＬＧの印加端（＝下側スイッチ素子１１Ｌのゲート）に接続されている。トランジスタＰ４のゲートは、下側駆動ロジック１３Ｌの出力端に接続されている。
トランジスタＮ５のゲートと電流源ＣＳ２の第２端は、いずれもトランジスタＮ６のドレインに接続されている。トランジスタＮ６のゲートは、トランジスタＮ６のドレインに接続されている。トランジスタＮ６のソースは、電圧源Ｅ４の正極端に接続されている。電圧源Ｅ４の負極端は、ＧＮＤピンに接続されている。電圧源Ｅ４は、その負極端に印加される接地電圧ＧＮＤ１を基準として、その正極端にバイアス電圧Ｖｘを生成する。
例えば、トランジスタＰ２及びＰ４がいずれもオフ状態とされて、トランジスタＮ２がオン状態とされているときには、下側ゲート信号ＬＧとして接地電圧ＧＮＤ１が印加される。従って、下側ゲート・ソース間電圧ＶｇｓＬ（＝ＬＧ－ＧＮＤ１）が０Ｖとなる。
一方、トランジスタＰ２及びＮ２がいずれもオフ状態とされて、トランジスタＰ４がオン状態とされているときには、下側ゲート信号ＬＧとして接地電圧ＧＮＤ１よりもバイアス電圧Ｖｘだけ高い電圧（＝ＧＮＤ１＋Ｖｘ）が印加される。従って、下側ゲート・ソース間電圧ＶｇｓＬ（＝ＬＧ－ＧＮＤ１）としてバイアス電圧Ｖｘが印加される。
図５は、第１実施形態の動作波形を示す図である。本図では、先出の図２と同じく、上から順に、上側ゲート・ソース間電圧ＶｇｓＨ、下側ゲート・ソース間電圧ＶｇｓＬ、スイッチ電圧Ｖｓｗ、上側スイッチ電流ＩＨＱ、及び、下側スイッチ電流ＩＬＱがそれぞれ描写されている。
本図で示した第１実施形態の動作波形は、基本的に、比較例の動作波形（図２）と同様である。すなわち、図２の時刻ｔ１１～ｔ１６を、本図の時刻ｔ２１～ｔ２６と読み替えることにより、スイッチング電源１の基本動作が理解され得る。
ただし、本実施形態のスイッチング電源１では、先の逆導通損失低減回路１６により、上側ゲート・ソース間電圧ＶｇｓＨ及び下側ゲート・ソース間電圧ＶｇｓＬそれぞれのバイアス印加制御が行われる。
本図に即して述べると、下側スイッチ素子１１Ｌの逆導通時（例えば時刻ｔ２３～ｔ２４）には、下側ゲート・ソース間電圧ＶｇｓＬがバイアス電圧Ｖｘまで引き上げられる。例えば、下側ゲート・ソース間電圧ＶｇｓＬは、上側ゲート・ソース間電圧ＶｇｓＨがハイレベルに立ち上げられてから待機時間Ｔｗが経過した時点で０Ｖからバイアス電圧Ｖｘまで立ち上げられてもよい。このようなバイアス印加制御により、下側ソース・ドレイン間電圧ＶｓｄＬ（＝Ｖｔｈ－ＶｇｓＬ＋Ｒｏｎ×ＩＬＱ）は、バイアス非印加時（ＶｇｓＬ＝０Ｖ）のそれと比べてバイアス電圧Ｖｘの分だけ低下する。従って、下側スイッチ素子１１Ｌの逆導通損失を低減することが可能となる。
また、例えば、上側スイッチ素子１１Ｈの逆導通時（例えば時刻ｔ２１～ｔ２２及び時刻ｔ２５～ｔ２６）には、上側ゲート・ソース間電圧ＶｇｓＨがバイアス電圧Ｖｘまで引き上げられる。例えば、上側ゲート・ソース間電圧ＶｇｓＨは、下側ゲート・ソース間電圧ＶｇｓＬがハイレベルに立ち上げられてから待機時間Ｔｗが経過した時点で０Ｖからバイアス電圧Ｖｘまで立ち上げられてもよい。このようなバイアス印加制御により、上側ソース・ドレイン間電圧ＶｓｄＨ（＝Ｖｔｈ－ＶｇｓＨ＋Ｒｏｎ×ＩＨＱ）は、バイアス非印加時（ＶｇｓＨ＝０Ｖ）のそれと比べてバイアス電圧Ｖｘの分だけ低下する。従って、上側スイッチ素子１１Ｈの逆導通損失を低減することが可能となる。
なお、バイアス電圧Ｖｘは、０Ｖよりも高く上側スイッチ素子１１Ｈ及び下側スイッチ素子１１Ｌそれぞれのオン閾値電圧Ｖｔｈよりも低い電圧値（例えばＶｘ＝０．８Ｖ）に設定されてもよい。このような電圧設定によれば、上側スイッチ素子１１Ｈ及び下側スイッチ素子１１Ｌの同時オンが防止され得る。
図６は、第１実施形態の逆導通損失を示す図である。本図で示すように、ゲート・ソース間電圧Ｖｇｓとしてバイアス電圧Ｖｘが印加される場合（本図右側）には、バイアス電圧Ｖｘが印加されない場合（本図左側）と比べて、逆導通損失Ｐｌｏｓｓが低減される。
例えば、Ｖｔｈ＝１．４Ｖ、Ｖｘ＝０．８Ｖ、Ｒｏｎ＝７０ｍΩ、ＩＱ＝５Ａ、Ｆｓｗ＝３００ｋＨｚ、Ｔｄ＝１００ｎｓとすると、バイアス非印加時の逆導通損失Ｐｌｏｓｓは０．５３Ｗとなり、バイアス印加時の逆導通損失Ｐｌｏｓｓは０．３２Ｗとなる。
＜スイッチング電源（第２実施形態）＞
図７は、スイッチング電源１の第２実施形態を示す図である。本実施形態のスイッチング電源１は、先出の第１実施形態（図４）を基本としつつ、直流入力電圧ＶＩＮから直流出力電圧ＶＯＵＴを生成するスイッチング出力段のトポロジが変更されている。
本図に即して述べると、本実施形態のスイッチング電源１では、先出のトランスＴＲ、インダクタＬｒ、キャパシタＣ２及びＣ３、ダイオードＤ２及びＤ３に代えて、インダクタＬ１及びキャパシタＣ４が半導体装置１０に外付けされている。
インダクタＬ１の第１端は、半導体装置１０のＳＷピンに接続されている。インダクタＬ１の第２端とキャパシタＣ４の第１端は、いずれも直流出力電圧ＶＯＵＴの印加端に接続されている。キャパシタＣ４の第２端は、半導体装置１０のＧＮＤピン（＝接地電圧ＧＮＤ１の印加端）に接続されている。
上記のように接続されたインダクタＬ１とキャパシタＣ４は、半導体装置１０に内蔵される上側スイッチ素子１１Ｈ及び下側スイッチ素子１１Ｌとともに、直流入力電圧ＶＩＮから直流出力電圧ＶＯＵＴを生成するＢＵＣＫ型のスイッチング出力段を形成している。
また、上記のトポロジ変更に伴い、半導体装置１０の内部構成にも変更が加えられている。本図に即して述べると、先出の上側プリオンドライバ１６Ｈが取り除かれている。
図８は、第２実施形態の動作波形を示す図である。本図では、先出の図２及び図５と同じく、上から順に、上側ゲート・ソース間電圧ＶｇｓＨ、下側ゲート・ソース間電圧ＶｇｓＬ、スイッチ電圧Ｖｓｗ、上側スイッチ電流ＩＨＱ、及び、下側スイッチ電流ＩＬＱがそれぞれ描写されている。
本実施形態のスイッチング電源１では、先出の逆導通損失低減回路１６により、下側ゲート・ソース間電圧ＶｇｓＬのバイアス印加制御が行われる。
本図に即して述べると、下側スイッチ素子１１Ｌの逆導通時（例えば時刻ｔ３３～ｔ３４）には、下側ゲート・ソース間電圧ＶｇｓＬがバイアス電圧Ｖｘまで引き上げられる。例えば、下側ゲート・ソース間電圧ＶｇｓＬは、上側ゲート・ソース間電圧ＶｇｓＨがハイレベルに立ち上げられてから待機時間Ｔｗが経過した時点で０Ｖからバイアス電圧Ｖｘまで立ち上げられてもよい。このようなバイアス印加制御により、下側ソース・ドレイン間電圧ＶｓｄＬ（＝Ｖｔｈ－ＶｇｓＬ＋Ｒｏｎ×ＩＬＱ）は、バイアス非印加時（ＶｇｓＬ＝０Ｖ）の下側ソース・ドレイン間電圧ＶｓｄＬ’と比べてバイアス電圧Ｖｘの分だけ低下する。従って、下側スイッチ素子１１Ｌの逆導通損失を低減することが可能となる。
このように、逆導通損失低減回路１６は、ソフトスイッチング制御されるＬＬＣ共振コンバータだけでなく、ハードスイッチング制御されるＢＵＣＫコンバータの同期整流側にも適用され得る。
＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。
例えば、本明細書中に開示されている逆導通損失低減回路は、ゲート・ソース間電圧に応じた逆導通特性を持つエンハンスメントモードのスイッチ素子の逆導通時に前記スイッチ素子の前記ゲート・ソース間電圧を所定のバイアス電圧まで引き上げておく構成（第１の構成）とされている。
上記第１の構成による逆導通損失低減回路において、前記バイアス電圧は、０Ｖよりも高く前記スイッチ素子のオン閾値電圧よりも低い構成（第２の構成）としてもよい。
また、本明細書中に開示されている半導体装置は、上記第１又は第２の構成による逆導通損失低減回路を備える構成（第３の構成）とされている。
なお、上記第３の構成による半導体装置は、前記スイッチ素子として、第１電圧の印加端と第２電圧の印加端との間に直列に接続された上側スイッチ素子及び下側スイッチ素子を備える構成（第４の構成）としてもよい。
また、上記第４の構成による半導体装置において、前記逆導通損失低減回路は、前記下側スイッチ素子の逆導通時に前記下側スイッチ素子のゲート・ソース間電圧を前記バイアス電圧まで引き上げておくように構成された下側プリオンドライバを含む構成（第５の構成）としてもよい。
また、上記第５の構成による半導体装置において、前記下側プリオンドライバは、前記上側スイッチ素子のオン期間中に前記下側スイッチ素子のゲート・ソース間電圧を前記バイアス電圧まで引き上げておく構成（第６の構成）としてもよい。
また、上記第５または第６の構成による半導体装置において、前記逆導通損失低減回路は、前記上側スイッチ素子の逆導通時に前記上側スイッチ素子のゲート・ソース間電圧を前記バイアス電圧まで引き上げておくように構成された上側プリオンドライバをさらに含む構成（第７の構成）としてもよい。
また、上記第７の構成による半導体装置において、前記上側プリオンドライバは、前記下側スイッチ素子のオン期間中に前記上側スイッチ素子のゲート・ソース間電圧を前記バイアス電圧まで引き上げておく構成（第８の構成）としてもよい。
また、上記第３～第８いずれかの構成による半導体装置において、前記スイッチ素子はＧａＮデバイスである構成（第９の構成）としてもよい。
また、例えば、本明細書中に開示されているスイッチング電源は、上記第３～第９いずれかの構成による半導体装置と、前記半導体装置に外付けされて入力電圧から所望の出力電圧を生成するように構成された出力段とを備える構成（第１０の構成）とされている。
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
１ スイッチング電源
１ｐ 一次回路系（ＧＮＤ１系）
１ｓ 二次回路系（ＧＮＤ２系）
１０ 半導体装置
１１Ｈ 上側スイッチ素子
１１Ｌ 下側スイッチ素子
１２Ｈ 上側ドライバ
１２Ｌ 下側ドライバ
１３Ｈ 上側駆動ロジック
１３Ｌ 下側駆動ロジック
１４ ロジック
１５ レベルシフタ
１６ 逆導通損失低減回路
１６Ｈ 上側プリオンドライバ
１６Ｌ 下側プリオンドライバ
Ｃ１～Ｃ４ キャパシタ
ＣＳ１、ＣＳ２ 電流源
Ｄ１～Ｄ３ ダイオード
Ｅ１～Ｅ４ 電圧源
ＦＢ 出力帰還回路
Ｌ１、Ｌｒ インダクタ
Ｌｐ 一次巻線
Ｌｓ１、Ｌｓ２ 二次巻線
Ｎ１～Ｎ６ トランジスタ（ＮＭＯＳＦＥＴ）
Ｐ１～Ｐ４ トランジスタ（ＰＭＯＳＦＥＴ）
ＴＲ トランス

Claims (10)

  1. ゲート・ソース間電圧に応じた逆導通特性を持つエンハンスメントモードのスイッチ素子の逆導通時に前記スイッチ素子の前記ゲート・ソース間電圧を所定のバイアス電圧まで引き上げておくように構成された、逆導通損失低減回路。
  2. 前記バイアス電圧は、０Ｖよりも高く前記スイッチ素子のオン閾値電圧よりも低い、請求項１に記載の逆導通損失低減回路。
  3. 請求項１に記載の逆導通損失低減回路を備える、半導体装置。
  4. 前記スイッチ素子として、第１電圧の印加端と第２電圧の印加端との間に直列に接続された上側スイッチ素子及び下側スイッチ素子を備える、請求項３に記載の半導体装置。
  5. 前記逆導通損失低減回路は、前記下側スイッチ素子の逆導通時に前記下側スイッチ素子のゲート・ソース間電圧を前記バイアス電圧まで引き上げておくように構成された下側プリオンドライバを含む、請求項４に記載の半導体装置。
  6. 前記下側プリオンドライバは、前記上側スイッチ素子のオン期間中に前記下側スイッチ素子のゲート・ソース間電圧を前記バイアス電圧まで引き上げておくように構成されている、請求項５に記載の半導体装置。
  7. 前記逆導通損失低減回路は、前記上側スイッチ素子の逆導通時に前記上側スイッチ素子のゲート・ソース間電圧を前記バイアス電圧まで引き上げておくように構成された上側プリオンドライバをさらに含む、請求項５に記載の半導体装置。
  8. 前記上側プリオンドライバは、前記下側スイッチ素子のオン期間中に前記上側スイッチ素子のゲート・ソース間電圧を前記バイアス電圧まで引き上げておくように構成されている、請求項７に記載の半導体装置。
  9. 前記スイッチ素子は、ＧａＮデバイスである、請求項３に記載の半導体装置。
  10. 請求項３～９のいずれか一項に記載の半導体装置と、
    前記半導体装置に外付けされて入力電圧から所望の出力電圧を生成するように構成された出力段と、
    を備える、スイッチング電源。
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