JP2024034681A - 積層基板 - Google Patents

Abstract

【課題】配線の抵抗の低減のために配線を積層方向で高くしながらも、高集積化のために配線をファインにする技術の提供。【解決手段】本開示の積層基板は、電子部品を内蔵するコア基板と、その上に積層されるビルドアップ層とを有する。ビルドアップ層には、７μｍ以下の間隔をあけて並ぶ複数の配線を含んだ導電層と、絶縁層と、絶縁層に形成されるビア導体とが含まれ、電子部品がビア導体を介して複数の配線に接続され、複数の配線は、幅が５μｍ以下で、幅に対する高さの比であるアスペクト比が２．０以上、４．０以下であり、かつ、コア基板と反対側の面が研磨面になっている。【選択図】図１

Description

本開示は、コア基板とビルドアップ層とを有する積層基板に関する。

従来、積層基板として、間隔をあけて並ぶ複数の配線を含んだ導電層がビルドアップ層に含まれているものが知られている（例えば、特許文献１参照）。

特開２０２０－１３６６４６号公報（段落［００４７］）

上述した従来の積層基板に対し、配線の電気抵抗の低減のために配線を積層方向で高くしながらも、高集積化のために配線をファインにする技術の開発が求められている。

本開示の一態様に係る積層基板は、電子部品を内蔵するコア基板と、その上に積層されるビルドアップ層とを有する積層基板であって、前記ビルドアップ層には、７μｍ以下の間隔をあけて並ぶ複数の配線を含んだ導電層と、絶縁層と、前記絶縁層に形成されるビア導体とが含まれ、前記電子部品が前記ビア導体を介して前記複数の配線に接続され、前記複数の配線は、幅が５μｍ以下で、幅に対する高さの比であるアスペクト比が２．０以上、４．０以下であり、かつ、前記コア基板と反対側の面が研磨面になっている。

本開示の一実施形態に係る積層基板の断面図 積層基板の拡大断面図 コア基板の部分平面図 積層基板の製造方法を示す断面図 積層基板の製造方法を示す断面図 積層基板の製造方法を示す断面図 積層基板の製造方法を示す断面図 積層基板の製造方法を示す断面図 積層基板の製造方法を示す断面図 積層基板の製造方法を示す断面図 積層基板の製造方法を示す断面図 積層基板の製造方法を示す断面図

以下、図１～図１２を参照して本開示の一実施形態について説明する。図１に示すように、本実施形態の積層基板１０は、コア基板１１と、その表裏の両面（以下、「Ｆ面１１Ｆ」と「Ｓ面１１Ｓ」という）に積層される第１と第２のビルドアップ層１２Ａ，１２Ｂとを有する。

コア基板１１は、例えば、絶縁層１１Ｋの両面に導電層１３を備えた構造をなしている。絶縁層１１Ｋは、例えば、複数のプリプレグ（ガラスクロス等の繊維からなる心材を樹脂含侵してなるＢステージの樹脂シート）が積層された構造をなしている。また、導電層１３は、絶縁層１１Ｋに積層されるメッキを主体としている。ここで、絶縁層１１Ｋは、プリプレグ以外のもので形成されていてもよいが、絶縁層１１Ｋの厚みが０．８ｍｍ以上で、曲げ弾性率が２５ＧＰａ以上であることが好ましい。なお、本実施形態の絶縁層１１Ｋは、厚みが１．５ｍｍ以下で、曲げ弾性率が４０ＧＰａ以下になっている。

なお、コア基板１１の導電層１３はメッキでなくてもよく、例えば、銅箔で形成されていてもよい。また、コア基板１１は導電層１３を備えていなくてもよい。

コア基板１１には、絶縁層１１Ｋを貫通するキャビティ１６が形成され、そのキャビティ１６に電子部品４０が収容されている。本実施形態の例では、図１及び図３に示すように、キャビティ１６は直方体状に形成されている。電子部品４０は、例えば、チップ型のコンデンサであって、キャビティ１６の平面形状より一回り小さい角柱体をなし、上面（コア基板１１のＦ面１１Ｆを向く面）の両端部を１対の電極４１で覆った構造になっている。また、電子部品４０の厚さは、コア基板１１の厚さより薄くなっていて、電子部品４０の１対の電極４１の主面４１Ｍがコア基板１１のＦ面１１Ｆ側の導電層１３における最外面と面一になるように配置されている。そして、電子部品４０とキャビティ１６の内面との間の隙間には、充填樹脂１６Ｊが充填されている。

なお、キャビティ１６は、直方体状の空間でなくてもよく、例えば、コア基板１１のＦ面１１Ｆ又はＳ面１１Ｓ側に向かって幅狭となるようなテーパー状をなしていてもよい。また、キャビティ１６には、電子部品４０に限らず、金属ブロックが収容されていてもよい。さらに、電子部品４０は、コンデンサに限定されるものではなく、例えば、コイル、ダイオード、トランジスタ等であってもよく、形状についても角柱体に限らず、例えば、円柱体等であってもよい。また、電子部品４０の１対の電極４１は、上面にのみ設けられた構造に限らず、例えば、角柱体の両端部の全周に設けられた構造であってもよい。

第１と第２のビルドアップ層１２Ａ，１２Ｂは、コア基板１１上に交互に積層される複数の絶縁層１５と複数の導電層２０と有し、最外面にソルダーレジスト層１７を備えている。複数の絶縁層１５は、例えば、ビルドアップ基板用の絶縁フィルム（心材を有さず、例えば、無機フィラーを含む熱硬化性樹脂からなるフィルム）であり、導電層２０は、主としてメッキである。

なお、導電層２０は、後述する増厚導電層２２を除き、銅箔及びメッキの何れであってもよいし、それら以外のものであってもよい。また、絶縁層１５は、ビルドアップ基板用の絶縁フィルム以外に、プリプレグであってもよいし、それ以外のものであってもよい。

複数の導電層１３，２０には、電気回路がプリントされ、絶縁層１１Ｋ，１５を挟んで隣り合う導電層１３，２０同士の間には、電気回路同士を接続する複数のスルーホール導体１４又は複数のビア導体２１Ｖ，２２Ｖが形成されている。また、コア基板１１のＦ面１１Ｆ側の導電層１３と隣り合う絶縁層１５には、電子部品４０の１対の電極４１に対応する１対のビア導体２１Ｖが形成されている。そして、例えば、１対のビア導体２１Ｖを含むビア導体２１Ｖ、２２Ｖを介して第１のビルドアップ層１２Ａの電気回路に電子部品４０が接続されるようになっている。さらに、ソルダーレジスト層１７には、導電層２０の電気回路に含まれる複数のパッド１８に対応して複数の開口部１７Ｈが形成されている。そして、例えば、Ｆ面１１Ｆ側の複数のパッド１８上に備えた複数の半田バンプ１９を介して第１のビルドアップ層１２Ａの電気回路に電子部品８０が接続されるようになっている。

第１と第２のビルドアップ層１２Ａ，１２Ｂの電気回路には、例えば、複数の配線２１Ｌ，２２Ｌが間隔をあけて並ぶ配線集積部２０Ｓと、グランド又は電極として使用されるプレーン２２Ｐとが含まれている。なお、図１及び図２には、配線集積部２０Ｓの配線２１Ｌ，２２Ｌの断面形状が示されている。また、配線集積部２０Ｓには、図２に示すように、複数の配線２２Ｌの各幅Ｌが５μｍ以下で、隣り合う配線２２Ｌ同士の間隔Ｓがそれぞれ７μｍ以下の高配線集積部２０Ｓ１が含まれている。なお、本実施形態の例では、高配線集積部２０Ｓ１に含まれる複数の配線２２Ｌの幅Ｌは２μｍ以上であることが好ましく、隣り合う配線２２Ｌ同士の間隔Ｓは２μｍ以上であることが好ましい。

なお、電気回路には、上述した配線２１Ｌ，２２Ｌ、プレーン２２Ｐ等以外にシールド用のベタ層が含まれていてもよい。また、導電層１３，２０には、電気回路以外のものとして、例えば、熱を蓄えるヒートシンク用のベタ層が含まれていてもよい。

ところで、第１のビルドアップ層１２Ａに含まれる電気回路は、その外面に実装される電子部品８０に対応するために、一部の配線の高集積化と電気抵抗の低減化との両方（以下、「両目的」という）が求められる。しかしながら、一般的には、電気抵抗の低減化のために配線の断面積を大きくすると、配線をファインにすることが困難になり、その結果、高集積化が困難になる。これに対し、本実施形態の積層基板１０では、両目的の達成を求められる高配線集積部２０Ｓ１を含んだ一部複数の導電層２０が、それら以外の導電層２０より厚くかつ上面に研磨面２２Ｋを有する構造になっている。

なお、第１と第２のビルドアップ層１２Ａ，１２Ｂのバランスを図るために、第２のビルドアップ層１２Ｂにおいて、第１のビルドアップ層１２Ａの高配線集積部２０Ｓ１を含んだ一部複数の導電層２０と同じ階層の導電層２０が厚くなっている。また、第１と第２のビルドアップ層１２Ａ，１２Ｂに含まれる複数の各絶縁層１５は、均一な厚さ（ばらつきによる相違は除く）になっている。

詳細には、図１及び図２に示されるように、本実施形態の例では、第１と第２の各ビルドアップ層１２Ａ，１２Ｂは、それぞれ例えば６層の導電層２０を有し、それら６層の導電層２０のうちコア基板１１側の３層に比べて外面側の３層は厚く、それらの厚さは例えば、５μｍ以上（好ましくは、７μｍ以上）になっている。以下、複数の導電層２０を区別する場合には、コア基板１１側の３層の導電層２０を符号のみを相違させて「導電層２１」とし、外面側の３層の導電層２０を「増厚導電層２２」ということとする。さらに、増厚導電層２２同士を区別する場合には、コア基板１１に近い側から順に「第１の増厚導電層２２」、「第２の増厚導電層２２」、「第３の増厚導電層２２」ということとする。なお、本実施形態では、増厚導電層２２の厚さは、２０μｍ以下で、好ましくは、１５μｍ以下になっている。

複数の増厚導電層２２は、第１と第２のビルドアップ層１２Ａ，１２Ｂを形成する過程で各増厚導電層２２の上面全体が研磨されて、上面に研磨面２２Ｋを有する。即ち、第１のビルドアップ層１２Ａの第１と第２の増厚導電層２２の高配線集積部２０Ｓ１に含まれる複数の配線２２Ｌは、上面が研磨され、ファインでかつ高さが均一になっている。これにより、第１と第２の増厚導電層２２に含まれる配線２２Ｌの高さＨ２を５μｍ以上にまで高めることが可能になり、配線２２Ｌの高さＨ２に対する幅Ｌの比であるアスペクト比が２．０以上、４．０以下となっている。なお、図１，２の本実施形態の例では、増厚導電層２２の配線２２Ｌが、幅Ｌが３μｍ、間隔Ｓが３μｍ、高さＨ２が１０μｍで、アスペクト比が３．３の例が示されている。

第１と第２のビルドアップ層１２Ａ，１２Ｂの電気回路には、高配線集積部２０Ｓ１以外に、プレーン２２Ｐが含まれているため、図１、２に示されるように、高配線集積部２０Ｓ１がプレーン２２Ｐと積層方向から見て重なる位置に配置されることがある。ここで、プレーンは、その上面が外縁部側より中央側が窪むように凹むことが多いため、そのプレーンの上に複数の配線が配置されると、配線の高集積化が困難になる。これに対し、本実施形態の積層基板１０では、プレーン２２Ｐを含む第１の増厚導電層２２の上面に研磨面２２Ｋを有するので、プレーン２２Ｐの上面が平坦でかつ高さが均一になっている。これにより、プレーン２２Ｐと積層方向から見て重なる位置に配置される第２の増厚導電層２２の複数の配線２２Ｌについても、他の配線２２Ｌと同様に高集積化が可能になっている。

本実施形態の積層基板１０では、第１と第２と第３の増厚導電層２２の厚さが略同一になっている。換言すれば、高配線集積部２０Ｓ１の配線２２Ｌの全ての高さが均一になっていると共に、それら複数の配線２２Ｌとプレーン２２Ｐとの高さが略同一になっている。

また、複数の増厚導電層２２上には、複数のビア導体２２が形成されている。ここで、ビア導体２２のビアホール２２Ｈは、後述する製造方法で説明するように、下側の第１の増厚導電層２２の上面を基準にして形成される。本実施形態では、この基準となる第１の増厚導電層２２の上面が平坦な研磨面２２Ｋになっているので、複数のビアホール２２Ｈが精度よく形成され、複数のビア導体２２Ｖがファインになっている。また、増厚導電層２２上に積層される絶縁層１５は、平坦な研磨面２２Ｋ上に形成されることで厚みが略均一になり、複数のビア導体２２Ｖの軸長Ｔ２のばらつきが抑えられている。これにより、ビア導体２２では、最大径Ｄ２に対する軸長Ｔ２の比を、０．５以上、１．０以下にまで抑えられている。なお、本実施形態の例では、絶縁層１５の高さＴ０が２０μｍ、増厚導電層２２同士の間の絶縁層１５の高さＴ２が１０μｍ、ビア導体２２Ｖの最大径Ｄ２が１０μｍであり、ビア導体２２Ｖの最大径Ｄ２に対する軸長Ｔ２の比が１．０の例が示されている。

本実施形態の積層基板１０では、上述した高配線集積部２０Ｓ１の複数の配線２２Ｌに、ビア導体２１Ｖ，２２Ｖを介して電子部品４０に接続される電子部品接続配線が含まれている。本実施形態の例では、この電子部品接続配線を介して電子部品４０と電子部品８０とが接続されるようになっている。

本実施形態の積層基板１０は、以下のように製造される。
（１）絶縁層１１Ｋの表裏に両面に銅箔（図示せず）が積層されている銅張積層板１１Ｄが用意され、図４（Ａ）に示されるように、銅張積層板１１Ｄに、例えば、ドリル加工等によってスルーホール１４Ｈが形成され、スルーホール１４Ｈ内が洗浄（デスミア処理）される。

（２）サブトラクティブ法により、銅張積層板１１Ｄの表裏の両面の銅箔（図示せず）上に導電層１３が形成されると共に、スルーホール１４Ｈの内面にスルーホール導体１４が形成される（図４（Ｂ）参照）。これにより、コア基板１１が形成される。なお、同図には、コア基板１１のＦ面１１Ｆを上側、Ｓ面１１Ｓを下側にしている状態の例が示されている。

（３）図４（Ｃ）に示されるように、コア基板１１に、ルータ又はＣＯ_２レーザによってキャビティ１６が形成される。

（４）図５（Ａ）に示されるように、キャビティ１６が塞がれるように、ＰＥＴフィルムからなるテープ９０がコア基板１１のＦ面１１Ｆ上に貼り付けられる。なお、図５及び図６（Ａ）では、コア基板１１のＦ面１１Ｆを下側にしている状態が示されている。

（５）電子部品４０が用意され、図５（Ｂ）に示されるように、電子部品４０がマウンター（図示せず）によって１対の電極４１がテープ９０と対向するようにキャビティ１６に収められる。

（６）図５（Ｃ）に示されるように、コア基板１１のＳ面１１Ｓ側の導電層１３上に絶縁層１５として、ビルドアップ基板用の絶縁フィルムが積層されて加熱プレスされる。その際、コア基板１１のＳ面１１Ｓ側の導電層１３のパターンの非形成部分が絶縁フィルムにより埋められ、加熱により溶解した絶縁フィルムが熱硬化性樹脂としてキャビティ１６の内面と電子部品４０との隙間に充填される。なお、キャビティ１６の内面と電子部品との隙間に充填された熱硬化性樹脂によって上述した充填樹脂１６Ｊが形成される。

（７）図６（Ａ）に示されるように、テープ９０が除去される。

（８）上記（６）の工程と同様に、コア基板１１のＦ面１１Ｆ側の導電層１３上に絶縁層１５としてのビルドアップ基板用の絶縁フィルムが積層されて加熱プレスされる。そして、コア基板１１のＦ面１１Ｆ側の導電層１３のパターンの非形成部分が絶縁フィルムにより埋められる。なお、図６（Ｂ）では、コア基板１１のＦ面１１Ｆを上側にしている状態が示され、以下、図６（Ｃ）及び図７～１２についても同様である。

（９）図６（Ｃ）に示されるように、コア基板１１の両面の絶縁層１５のうち、導電層１３上及び電子部品４０の１対の電極４１上にレーザが照射されて、絶縁層１５を貫通するテーパー状のビアホール２１Ｈが複数、形成され、ビアホール２１Ｈ内が洗浄（デスミア処理）される。次いで、無電解メッキ処理が行われ、絶縁層１５上と、ビアホール２１Ｈの内面とに無電解メッキ膜（図示せず）が形成される。

（１０）図７（Ａ）に示されるように、無電解メッキ膜（図示せず）上に、所定パターンのメッキレジスト３１が形成される。このとき、メッキレジスト３１は、高さＭ１で形成される。そして、メッキレジスト３１の非形成部分に溝３１Ｍが形成される。

（１１）電解メッキ処理が行われ、ビアホール２１Ｈ内に電解メッキが充填されてビア導体２１Ｖが形成されると共に、無電解メッキ膜（図示せず）のうちメッキレジスト３１から露出している部分（溝３１Ｍ）上に電解メッキ膜２１Ｄが形成される（図７（Ｂ）参照）。なお、電解メッキ膜２１Ｄは、メッキレジスト３１の高さＭ１に比べて十分低い高さで形成される。

（１２）次いで、メッキレジスト３１が剥離されると共に、メッキレジスト３１の下側の無電解メッキ膜（図示せず）が除去される。そして、残された無電解メッキ膜及び電解メッキ膜２１Ｄにより、導電層２１が形成される（図７（Ｃ）参照）。

（１３）コア基板１１の表裏の両面の導電層２１上に、ビルドアップ基板用の絶縁フィルムが積層されて加熱プレスされて、絶縁層１５が形成される。

（１４）上述した（９）～（１３）と同様の工程が繰り返され、図８（Ａ）に示されるように、コア基板１１から４層目の絶縁層１５が形成されると共に、その絶縁層１５においてビアホール２１Ｈの形成及び洗浄と、無電解メッキ処理とが行われる。なお、同図では、第１ビルドアップ層１２Ａ側のみが示されている。以下、図９～図１２についても同様とする。

（１５）図８（Ｂ）に示されるように、コア基板１１から４層目の絶縁層１５の無電解メッキ膜（図示せず）上に、第１の増厚導電層２２を形成するためのメッキレジスト３１が所定パターンで形成される。このとき、メッキレジスト３１は、上述した（１０）の導電層２１を形成するためのメッキレジスト３１と同じ高さＭ１で形成される。

（１６）電解メッキ処理が行われ、ビアホール２１Ｈ内に電解メッキが充填されてビア導体２１Ｖが形成されると共に、無電解メッキ膜（図示せず）のうちメッキレジスト３１から露出している部分（溝３１Ｍ）上に電解メッキ膜２２Ｄが形成される（図８（Ｃ）参照）。このとき、配線２２Ｌとなる比較的溝幅が狭い溝３１Ｍでは、溝３１Ｍから溢れる高さまで電解メッキが充填されてメッキレジスト３１より厚い電解メッキ膜２２Ｄが形成される。また、プレーン２２Ｐとなる比較的大きな溝３１Ｍでは、上面が外縁部側より中央側が凹んだ電解メッキ膜２２Ｄが形成される。なお、この電解メッキ処理では、上述した（１１）の電解メッキ処理に比べて、無電解メッキ膜（図示せず）に印加する電流が大きく、かつ、長い時間、電解メッキ処理が施される。

（１７）次いで、メッキレジスト３１及び電解メッキ膜２２Ｄを含む上面全体が平面研磨される。具体的には、研磨する側と反対側の面側が治具にて吸着されて、例えば、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によりメッキレジスト３１の上面と電解メッキ膜２２Ｄの上面とが同一面をなすように研磨される。すると、図９（Ａ）に示されるように、メッキレジスト３１及び電解メッキ膜２２Ｄは、上面全体が平坦になると共に、高さが均一になる。また、メッキレジスト３１及び電解メッキ膜２２Ｄを含む上面全体が研磨面２２Ｋとなる。なお、図８（Ｃ）には、研磨前のメッキレジスト３１及び電解メッキ膜２２Ｄが示され、この状態に対して研磨面２２Ｋとなる位置が二点鎖線にて示されている。なお、上述した研磨は、化学機械研磨に限らず、機械的研磨（例えば、セラミック砥石、又は、バフ砥石）、サンドブラスト等の方法で行ってもよい。

（１８）メッキレジスト３１が剥離されると共に、メッキレジスト３１の下側の無電解メッキ膜（図示せず）が除去される。すると、図９（Ｂ）に示されるように、絶縁層１５上に残された無電解メッキ膜及び電解メッキ膜２２Ｄにより第１の増厚導電層２２が形成される。これにより、第１の増厚導電層２２に含まれる複数の配線２２Ｌが、上部がファインでかつ高さが均一に形成される。また、プレーン２２Ｐについても、上面が平坦でかつ高さが均一に形成される。

（１９）上述した（１３）の工程と同様に、第１の増厚導電層２２上に絶縁層１５が積層される（図９（Ｃ）参照）。このとき、第１の増厚導電層２２の平坦な研磨面２２Ｋ上に絶縁層１５が積層されて、絶縁層１５は上面が略均一でかつ厚みＴ２が略均一に形成される。

（２０）上述した（９）の工程と同様に、ビアホール２２Ｈの形成及び洗浄と、無電解メッキ処理が行われる（図１０（Ａ）参照）。このとき、第１の増厚導電層２２の上面全体が研磨面２２Ｋとなっているので、レーザから研磨面２２Ｋまでの距離のばらつきが抑えられ、焦点が合わせ易くなっている。これにより、ビアホール２２Ｈがファインに形成される。また、複数のビアホールの軸長がばらついていると、それら複数のビアホールの全ての下端開口において内径を所定値以上とするために、上端開口を大きくしなければならないが、本実施形態では、複数のビアホール２２Ｈの軸長Ｔ２のばらつきが抑えられているので、ビアホール２２Ｈの上端開口を小さくできる。これにより、次述する（２１）の工程で形成されるビア導体２２Ｖの最大径Ｄ２に対する軸長Ｔ２の比を、０．５以上、１．０以下とすることが可能になっている。

（２１）次いで、上述した（１５）～（１８）の工程と同様に、第２の増厚導電層２２及びビア導体２２Ｖを形成するためのメッキレジスト処理、電解メッキ処理、研磨処理、メッキレジスト剥離処理が行われる。このとき、図１０（Ｂ）に示されるように、メッキレジスト処理により、第１の増厚導電層２２のプレート２２Ｐと積層方向から見て重なる位置に複数の配線２２Ｌを形成する溝３１Ｍが配置される。そして、図１０（Ｃ）に示されるように、電解メッキ処理により、ビアホール２２Ｈ内に電解メッキが充填されてビア導体２２Ｖが形成される。また、溝３１Ｍから溢れる高さまで電解メッキ膜２２Ｄが形成される。次いで、研磨処理により、第２の増厚導電層２２の高さが第１の増厚導電層２２の高さと同じになるように、メッキレジスト３１及び電解メッキ膜２２Ｄが研磨される（図１１（Ａ）参照）。そして、メッキレジスト剥離処理により、複数の配線２２Ｌを含む第２の増厚導電層２２が形成される（図１１（Ｂ）参照）。ここで、第２の増厚導電層２２は、上面全体が研磨面２２Ｋとなっている第１の増厚導電層２２上に形成されると共に、当該上面全体も研磨面２２Ｋになっているので、第２の増厚導電層２２に含まれる複数の配線２２Ｌの下部及び上部がファインに形成される。

（２２）上述した（１９）～（２１）の工程が繰り返され、６層目の絶縁層１５及び第３の増厚導電層２２が積層される（図１１（Ｃ）参照）。これにより、絶縁層１５と導電層２０とが交互に６層ずつ積層される。

（２３）図１２（Ａ）に示されるように、第３の増厚導電層２２上に、ソルダーレジスト層１７が積層される。次いで、図１２（Ｂ）に示されるように、ソルダーレジスト層１７の所定箇所に、例えば、レーザ加工やフォトリソグラフィ処理等により、開口１７Ｈが形成される。そして、第６の導電層２０のうち開口１７Ｈによりソルダーレジスト層１７から露出した部分でパッド１８が形成される。

（２４）第１ビルドアップ層１２Ａ側のパッド１８上に、半田バンプ１９が形成される（図１参照）。以上で積層基板１０が完成する。

本実施形態の積層基板１０の構造及びその製造方法に関する説明は以上である。次に積層基板１０の作用効果について説明する。本実施形態の積層基板１０によれば、第１と第２のビルドアップ層１２Ａ，１２Ｂの増厚導電層２２に含まれる複数の配線２２Ｌのうちコア基板１１と反対側の面が研磨面２２Ｋになっている。即ち、第１と第２のビルドアップ層１２Ａ，１２Ｂの増厚導電層２２を形成する過程で複数の配線２２Ｌの上面が研磨される。これにより、従来より、複数の配線２２Ｌがファインでかつ複数の配線２２Ｌの高さが均一になる。しかも、研磨される複数の配線２２Ｌは、コア基板１１に支持された第１と第２のビルドアップ層１２Ａ，１２Ｂに含まれているので、研磨時の複数の配線２２Ｌの支持が安定し、これにより、複数の配線２２Ｌのファイン化と高さの均一化が向上する。

そして、そのファイン化により、複数の配線２２Ｌの幅Ｌが５μｍ以下で、配線２２Ｌ同士の間隔Ｓが７μｍ以下になるまで高集積化することが可能になる。また、複数の配線２２Ｌの高さの均一化により、複数の配線２２Ｌの高さを高くすることが可能になる。具体的には、複数の配線２２Ｌの高さがばらついていると、それら複数の配線２２Ｌの全てが絶縁層１５で確実に覆われるようにするために、複数の配線２２Ｌを高くすることは困難であるが、本開示の技術によれば、研磨により複数の配線２２Ｌの高さが従来より均一になるので、複数の配線２２Ｌの全体を高くすることができる。

より具体的には、上述した複数の配線２２Ｌは以下のように研磨されて研磨面２２Ｋを有したものにすることができる。即ち、本開示の積層基板１０をＳＡＰ法（Ｓｅｍｉ－Ａｄｄｉｔｉｖｅ ｐｒｏｃｅｓｓ）で製造する場合には、複数の配線２２Ｌは、メッキレジスト３１の溝３１Ｍに充填される電解メッキ膜２２Ｄを主体として形成される。その際、電解メッキ膜２２Ｄの一部が溝３１Ｍから溢れるまで高くしておき、メッキレジスト３１と共に電解メッキ膜２２Ｄを平面研磨することで、複数の配線２２Ｌの研磨面２２Ｋが形成され、複数の配線２２Ｌの高さＨ２を５μｍ以上にすることができる。そして、複数の配線２２Ｌのアスペクト比を、２．０以上、４．０以下として、配線２２Ｌの電気抵抗の低減が可能となり、伝送損失の低減が可能となる。即ち、本実施形態の積層基板１０によれば、積層方向で高く、ファインでかつ伝送損失が少ない配線２２Ｌの実現が可能になる。

また、本実施形態では、ビア導体２１Ｖを介して電子部品４０に接続される電子部品接続配線に配線２２Ｌが含まれているので、コンデンサである電子部品４０に電流が流れ易くなる。そして、電子部品接続配線によって電子部品４０と電子部品８０とが接続されているので、電子部品８０に印加される電圧の変動をコンデンサである電子部品４０で抑えることが可能となる。

ところで、研磨せずに、複数の配線を高くする場合には、電解メッキ膜が溝３１Ｍから溢れないようにするためにメッキレジストの高さを高くする必要がある。すると、メッキレジストの高さが増すことでメッキレジストの露光が困難になり、微細な回路パターンを形成することができないという問題がある。これに対し、本実施形態の積層基板１０では、メッキレジスト３１と共に電解メッキ膜２２Ｄを平面研磨することで、電解メッキ膜２２Ｄの上面を平坦にすることができると共に、増厚導電層２２を形成する際のメッキレジスト３１の高さＭ１を導電層２１を形成する際のメッキレジスト３１の高さＭ１と略同一としながら複数の配線２２Ｌを高くすることができる。

また、複数の配線の高さがばらついていると、それら複数の配線の全てを絶縁層１５で覆われるようにするために絶縁層１５の厚みを厚くする必要があるが、本実施形態では、複数の配線２２Ｌの高さを均一にできるので、複数の配線２２Ｌを含む増厚導電層２２上に積層される絶縁層１５の厚さを従来より薄くすることが可能となる。また、その結果、絶縁層１５に形成されるビア導体２２Ｖを小さくすることが可能となる。

しかも、本実施形態の積層基板１０では、増厚導電層２２の上面全体が研磨面２２Ｋになっているので、例えば、第１の増厚導電層２２の上に第２の増厚導電層２２を設ける際に、レーザから第１の増厚導電層２２の上面までの距離のばらつきが抑えられ、焦点を合わせ易くなる。これにより、ビア導体２２Ｖのファイン化が可能になる。また、複数のビアホール２２Ｈの軸長Ｔ２のばらつきを抑えることができるので、ビアホール２２Ｈの下端開口の大きさを確保するために上端開口を大きくする必要がなく、ビア導体２２Ｖの最大径Ｄ２に対する軸長Ｔ２の比を０．５以上、１．０以下にすることが可能になる。

［他の実施形態］
（１）コア基板１１の絶縁層１１Ｋは、厚みが０．８ｍｍ以上で、かつ、曲げ弾性率が２５ＧＰａ以上であったが、何れか一方を満たしていればよい。

（２）上記実施形態では、増厚導電層２２の上面全体が研磨面２２Ｋとなっていたが、増厚導電層２２の上面の一部に研磨面２２Ｋを有する構造であってもよい。なお、増厚導電層２２の上面全体を研磨面２２Ｋとする方が露光品質が向上する。

（３）上記実施形態では、第１と第２のビルドアップ層１２Ａ，１２Ｂの電気回路に含まれる配線集積部２０Ｓの一部が高配線集積２０Ｓ１になっていたが、全ての配線集積部２０Ｓが高配線集積２０Ｓ１になっていてもよい。

（４）上記実施形態では、複数の配線２２Ｌを含む増厚導電層２２が、コア基板１１から離れた外側に配置されていたが、どの位置に設けられていてもよい。また、複数の導電層２０において、増厚導電層２２が積層方向で連続していたが、例えば、導電層２１と増厚導電層２２とが積層方向で交互に配置されていてもよい。

（５）上記実施形態では、第１の増厚導電層２２に複数の配線２２Ｌとプレーン２２Ｐとが含まれていたが、何れか一方のみであってもよい。

（６）上記実施形態では、複数の絶縁層１５の高さＴ０が全て略同一になっていたが、例えば、導電層２１に重なる絶縁層１５の厚さを薄くして、複数の絶縁層１５の高さＴ０を導電層２１同士との間と、増厚導電層２２同士との間とで異ならせてもよい。

（７）上記実施形態では、電子部品４０と増厚導電層２２との間に、導電層２１が積層されていたが、例えば、電子部品４０に隣り合うにように増厚層電装２２が積層されて、１対のビア導体２１Ｖを介して増厚導電層２２に接続されていてもよい。

（８）上記実施形態では、電子部品４０が第１のビルドアップ層１２Ａの電気回路に接続されていたが、第１と第２のビルドアップ層１２Ａ、１２Ｂの両方の電気回路に接続されていてもよい。

＜付記＞
以下、上記実施形態から抽出される特徴群について、必要に応じて効果等を示しつつ説明する。なお、以下では、理解の容易のため、上記実施形態において対応する構成を括弧書き等で適宜示すが、これら特徴群は、この括弧書き等で示した具体的構成に限定されるものではない。

［特徴１］
電子部品を内蔵するコア基板と、その上に積層されるビルドアップ層とを有する積層基板であって、
前記ビルドアップ層には、７μｍ以下の間隔をあけて並ぶ複数の配線を含んだ導電層と、絶縁層と、前記絶縁層に形成されるビア導体とが含まれ、前記電子部品が前記ビア導体を介して前記複数の配線に接続され、
前記複数の配線は、幅が５μｍ以下で、幅に対する高さの比であるアスペクト比が２．０以上、４．０以下であり、かつ、前記コア基板と反対側の面が研磨面になっている。

［特徴２］
特徴１に記載の積層基板であって、
前記複数の配線の高さは、５μｍ以上である。

［特徴３］
特徴１又は２に記載の積層基板であって、
前記コア基板の前記絶縁層の曲げ弾性率は、２５ＧＰａ以上である。

［特徴４］
特徴１から３の何れか１に記載の積層基板であって、
前記複数の配線を含んだ前記導電層の上面の全体が研磨面になっている。

［特徴５］
特徴１から４の何れか１に記載の積層基板であって、
前記複数の配線を含む前記導電層と、その導電層の上に絶縁層を挟んで積層される導電層との間を接続する前記ビア導体の最大径に対する軸長の比は、０．５以上、１．０以下である。

［特徴６］
特徴１から５の何れか１の特徴に記載の積層基板であって、
前記複数の配線は、メッキレジストの溝に充填される電解メッキを主体とし、
前記複数の配線の前記研磨面は、前記溝から溢れる前記電解メッキの一部を前記メッキレジストと共に平面研磨してなる。

特徴１の積層基板では、ビルドアップ層に含まれる複数の配線のうちコア基板と反対側の面が研磨面になっている。即ち、ビルドアップ層を形成する過程で複数の配線が研磨される。これにより、従来より、複数の配線がファインでかつ複数の配線の高さが均一になる。しかも、研磨される配線は、コア基板に支持されたビルドアップ層に含まれているので、研磨時の複数の配線の支持が安定し、これにより、ファイン化及び高さの均一化が向上する。

そして、そのファイン化により、複数の配線の幅が５μｍ以下、配線同士の間隔が７μｍ以下になるまで高集積化することが可能になる。また、高さの均一化により、複数の配線の全体を高くすることができる。詳細には、複数の配線の高さがばらついていると、それら複数の配線の全てがビルドアップ層の絶縁層に確実に覆われるようにするために、複数の配線を高くすることは困難であるが、本開示の技術によれば、研磨により複数の配線の高さが従来より均一になるので、複数の配線の全体を高くすることができる。そして、複数の配線のアスペクト比を、２．０以上、４．０以下とし、電気抵抗の低減化が可能になり、伝送損失の低減が可能となる。即ち、本実施形態の積層基板によれば、積層方向で高く、ファインでかつ伝送損失が少ない配線の実現が可能になる。

また、特徴１の積層基板では、ビア導体を介して電子部品に接続される電子部品接続配線に配線が含まれているので、電子部品の作動を向上させることができる。

より具体的には、上述した複数の配線は以下のように研磨されて研磨面が有したものにすることができる。即ち、本開示の積層基板をＳＡＰ法（Ｓｅｍｉ－Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）で製造する場合には、複数の配線は、メッキレジストの溝に充填される電解メッキを主体として形成される。その際、電解メッキの一部が溝から溢れるまで高くしておき、メッキレジストと共に電解メッキを平面研磨することで、複数の配線に研磨面が形成され（特徴６）、複数の配線の高さを７μｍ以上にすることができる（特徴２）。

なお、研磨時の複数の配線の支持を安定させるためには、コア基板の絶縁層の曲げ弾性率が、２５ＧＰａ以上であることが好ましい（特徴３）。

また、複数の配線を含んだ導電層の上面の全体が研磨面になっていると（特徴４）、ビルドアップ層のうち当該導電層の上に別の導電層を設ける際に、光源から当該導電層の研磨面である上面までの距離のばらつきが抑えられ、焦点を合わせ易くなる。これにより、当該導電層とその上の導電層との間のビア導体のファイン化が可能になる。また、複数のビアホールの軸長のばらつきを抑えることができるので、ビアホールの下端開口の大きさを確保するために上端開口を大きくする必要がなく、ビア導体の最大径に対する軸長の比を０．５以上、１．０以下にすることが可能になる。

なお、本明細書及び図面には、特許請求の範囲に含まれる技術の具体例が開示されているが、特許請求の範囲に記載の技術は、これら具体例に限定されるものではなく、具体例を様々に変形、変更したものも含み、また、具体例から一部を単独で取り出したものも含む。

１０ 積層基板
１１ コア基板
１１Ｋ，１５ 絶縁層
１２Ａ 第１ビルドアップ層
１２Ｂ 第２ビルドアップ層
１３，２１，２２ 導電層
１６ キャビティ
２２Ｄ 電解メッキ膜
２２Ｋ 研磨面
２２Ｌ 配線
２１Ｖ，２２Ｖ ビア導体
３１ メッキレジスト
３１Ｍ 溝
４０ 電子部品

Claims (6)

1. 電子部品を内蔵するコア基板と、その上に積層されるビルドアップ層とを有する積層基板であって、
   前記ビルドアップ層には、７μｍ以下の間隔をあけて並ぶ複数の配線を含んだ導電層と、絶縁層と、前記絶縁層に形成されるビア導体とが含まれ、前記電子部品が前記ビア導体を介して前記複数の配線に接続され、
   前記複数の配線は、幅が５μｍ以下で、幅に対する高さの比であるアスペクト比が２．０以上、４．０以下であり、かつ、前記コア基板と反対側の面が研磨面になっている。
2. 請求項１に記載の積層基板であって、
   前記複数の配線の高さは、５μｍ以上である。
3. 請求項１に記載の積層基板であって、
   前記コア基板の前記絶縁層の曲げ弾性率は、２５ＧＰａ以上である。
4. 請求項１に記載の積層基板であって、
   前記複数の配線を含んだ前記導電層の上面の全体が研磨面になっている。
5. 請求項４に記載の積層基板であって、
   前記複数の配線を含む前記導電層と、その導電層の上に絶縁層を挟んで積層される導電層との間を接続する前記ビア導体の最大径に対する軸長の比は、０．５以上、１．０以下である。
6. 請求項１から５の何れか１の請求項に記載の積層基板であって、
   前記複数の配線は、メッキレジストの溝に充填される電解メッキを主体とし、
   前記複数の配線の前記研磨面は、前記溝から溢れる前記電解メッキの一部を前記メッキレジストと共に平面研磨してなる。

Images