JP2024032194A - 光検出素子及び電子機器 - Google Patents

Abstract

【課題】レイアウト効率を向上させる。【解決手段】光検出素子は、平面方向に配置された複数の画素と、複数の画素のうちの隣り合う画素どうしを分離するように、隣り合う画素どうしの間を平面方向と交差する方向に延在する分離部と、を備え、複数の画素それぞれは、光電変換素子と、複数のトランジスタと、を含み、平面視したときに、隣り合う画素それぞれの複数のトランジスタのうちの特定のトランジスタのゲート電極どうしは、分離部を挟んで互いに反対側に配置されるとともに、分離部を超えて互いに接続される。【選択図】図４

Description

本開示は、光検出素子及び電子機器に関する。

例えば特許文献１は、隣り合う画素どうしを分離する分離部を備える撮像装置を開示する。

特開２０２０－１９４９１２号公報

分離部が存在する分だけ、画素内の光電変換素子やトランンジスタの配置が制限され、レイアウト効率が低下する。

本開示の一側面は、レイアウト効率を向上させる。

本開示の一側面に係る光検出素子は、平面方向に配置された複数の画素と、複数の画素のうちの隣り合う画素どうしを分離するように、隣り合う画素どうしの間を平面方向と交差する方向に延在する分離部と、を備え、複数の画素それぞれは、光電変換素子と、複数のトランジスタと、を含み、平面視したときに、隣り合う画素それぞれの複数のトランジスタのうちの特定のトランジスタのゲート電極どうしは、分離部を挟んで互いに反対側に配置されるとともに、分離部を超えて互いに接続される。

本開示の一側面に係る電子機器は、光検出素子を備え、光検出素子は、平面方向に配置された複数の画素と、複数の画素のうちの隣り合う画素どうしを分離するように、隣り合う画素どうしの間を平面方向と交差する方向に延在する分離部と、を含み、複数の画素それぞれは、光電変換素子と、複数のトランジスタと、を含み、平面視したときに、隣り合う画素それぞれの複数のトランジスタのうちの特定のトランジスタのゲート電極どうしは、分離部を挟んで互いに反対側に配置されるとともに、分離部を超えて互いに接続される。

実施形態に係る光検出素子を含む電子機器の概略構成の例を示す図である。 画素の概略構成の例を示す回路図である。 画素の動作の例を示す図である。 光検出素子の第１の構成例を示す図である。 光検出素子の第１の構成例を示す図である。 光検出素子の第１の構成例を示す図である。 光検出素子の第２の構成例を示す図である。 光検出素子の第２の構成例を示す図である。 光検出素子の第３の構成例を示す図である。 光検出素子の第３の構成例を示す図である。 光検出素子の第４の構成例を示す図である。 光検出素子の第４の構成例を示す図である。 光検出素子の第５の構成例を示す図である。 光検出素子の第５の構成例を示す図である。 光検出素子の第６の構成例を示す図である。 光検出素子の第６の構成例を示す図である。 光検出素子の第７の構成例を示す図である。 光検出素子の第７の構成例を示す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。

以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の要素には同一の符号を付することにより重複する説明を省略する。

以下に示す項目順序に従って本開示を説明する。
０．序
１．実施形態
１．１ 第１構成例
１．２ 第２構成例
１．３ 第３構成例
１．４ 第４構成例
１．５ 第５構成例
１．６ 第６構成例
１．７ 第７構成例
２．効果の例
３．移動体への応用例

０．序
光検出素子を含む装置や電子機器として、ＣＭＯＳイメージセンサ（ＣＭＯＳ型の固体撮像装置）等が知られている。ＣＭＯＳのプロセスに付随した微細化技術により、画素ごとに増幅機能をもつアクティブ型の構造を容易に作ることができる。また、画素アレイ部の各画素から出力される信号を処理する信号処理回路等の周辺回路部を、画素アレイ部と同一チップ（基板）上に集積することができる。ＣＭＯＳイメージセンサに関する多くの技術が提案されている。

例えば、ダイナミックレンジを拡大するための各種の技術が提案されている。ＬＯＦＩＣ（Lateral Overflow Integration Capacitor）等とも称される技術では、画素内にキャパシタを設けて取り扱い電荷量を直接増大させている。また、受光感度の異なる大小の光電変換素子を１つの画素に含める技術もある。特許文献１に示されるような、全画素同時に露光を開始し、全画素同時に露光を終了するグローバルシャッタ方式の技術も知られている。技術の高度化に伴い、画素アーキテクチャが複雑化し、画素内のトランジスタ等の素子数も増えてきている。

近年は、画素間の素子分離のために、ＤＴＩ（Deep Trench Isolation）のような深堀の絶縁体を分離部として設けられることがある。画素を囲む分離部が存在する分だけ、光電変換素子やトランンジスッタの配置が制限され、レイアウト効率が低下する。ゲート電極は、ショートリスクを回避するために、分離部から離間して配置される。その分、トランジスタのサイズが小さくなる等して、飽和信号量の低下、転送不具合等が生じうる。このような問題は、画素の微細化、高機能化に伴うトランジスタ等の素子数の増加によりさらに顕在化する。

上述のような課題の少なくとも一部が、開示される技術によって対処される。隣り合う画素それぞれの素子が、分離部を挟んで例えば対称に配置される。隣り合う画素それぞれのトランジスタのうち、分離部の近くに位置するトランジスタどうしが、ゲート電極を共有する。その分、無駄なスペースがなくなり、レイアウト効率が向上する。

１．実施形態
図１は、実施形態に係る光検出素子を含む電子機器の概略構成の例を示す図である。例示される電子機器１００は、ＣＭＯＳイメージセンサであり、画素アレイ部１と、周辺部とを含む。これらの要素は、例えばシリコン等の半導体基板上に形成される。周辺部として、図１には、垂直駆動部５、カラム信号処理部６、水平駆動部７、信号処理部８及びシステム制御部９が例示される。

図１には、画素アレイ部１に対するＸＹＺ座標系も示される。Ｘ軸方向を、水平方向（横方向）等とも称する。Ｙ軸方向を、垂直方向（縦方向）等とも称する。Ｚ軸方向は、ＸＹ平面方向と直交する方向であり、例えば半導体基板の厚さ方向に相当する。

画素アレイ部１は、複数の画素２を含む。複数の画素２は、Ｘ軸方向及びＹ軸方向に、２次元状に配置される。各画素２は、受光光量に応じた電圧信号を生成して出力する。この信号を、画素信号とも称する。

複数の画素２の少なくとも一部の画素２が、光検出素子３を構成する。光検出素子３は、複数の画素２のうち、少なくとも、隣り合う２つの画素を含む。矛盾の無い範囲において、光検出素子３及び複数の画素２は適宜読み替えられてよい。

垂直駆動部５は、画素アレイ部１の複数の画素２を、例えばすべて同時に或いは画素行ごとに駆動する。駆動は、画素信号を読み出すために複数の画素２を行単位で選択走査等を含む。選択走査された画素２の画素信号は、カラム信号処理部６に送られる。

垂直駆動部５は、例えば画素行ごとに、複数の制御線ＨＬを介して、画素アレイ部１に接続される。各制御線ＨＬは、行方向に延在し、対応する画素行のそれぞれの画素２と、垂直駆動部５とを接続する。垂直駆動部５は、例えば、シフトレジスタ、アドレスデコーダ等を含んで構成される。

なお、本開示において、接続されるとは、電気的に接続される意味に解されてよい。電気的に接続されるとは、接続される要素どうしの機能を妨げない範囲において、間に他の要素が介在して接続されることを含んでよい。

カラム信号処理部６は、画素列ごとに、垂直駆動部５によって選択された行の各画素２からの画素信号を処理する。例えば、カラム信号処理部６は、画素列に対応する複数の単位回路を含む。カラム信号処理部６による処理は、ノイズ除去処理、ＣＤＳ（Correlated Double Sampling：相関二重サンプリング）処理、ＤＤＳ（Double Data Sampling）処理、アナログ画素信号のＡ／Ｄ（Analog/Digital）変換処理等を含む。画素信号がディジタル化され、信号処理部８に送られる。

カラム信号処理部６は、複数の信号線ＶＬを介して、画素アレイ部１に接続される。各信号線ＶＬは、列方向に延在し、対応する画素列のそれぞれの画素２と、カラム信号処理部６とを接続する。カラム信号処理部６は、例えば、シフトレジスタ、アドレスデコーダ等を含んで構成される。

水平駆動部７は、カラム信号処理部６の単位回路を順番に選択する。この水平駆動部７による選択走査により、カラム信号処理部６によって処理された画素列ごとの画素信号が、信号処理部８に順番に出力される。水平駆動部７は、例えば、シフトレジスタ、アドレスデコーダ等を含んで構成される。

信号処理部８は、カラム信号処理部６からの画素信号を処理し、それらに基づく画像信号を生成して出力する。なお、処理の最に必要なデータ等は、例えば図示しない記憶部に一時的に記憶され得る。

システム制御部９は、垂直駆動部５、カラム信号処理部６及び水平駆動部７を制御する。例えば、システム制御部９は、各種のタイミング信号を生成し、対応する部分に供給するように、タイミングジェネレータ等を含んで構成される。

画素アレイ部１の画素２について、図２も参照して説明する。

図２は、画素の概略構成の例を示す回路図である。この例では、画素２は、光電変換素子ＰＤと、フローティングディフュージョンＦＤと、キャパシタＦＣと、複数のトランジスタとを含む。複数のトランジスタとして、トランジスタＴＧＬ、トランジスタＦＤＧ、トランジスタＦＣＧ、トランジスタＯＦＧ、トランジスタＲＳＴ、トランジスタＡＭＰ及びトランジスタＳＥＬが例示される。

例示されるトランジスタは、ＦＥＴであり、電流端子であるドレイン及びソース、並びに、制御端子であるゲート電極を有する。とくに説明がある場合を除き、トランジスタが２つの要素どうしの間に接続されることは、一方の要素にトランジスタの一方の電流端子（ドレイン又はソース）が接続され、他方の要素にトランジスタの他方の電流端子が接続されることを意味するものとする。

トランジスタＴＧＬのゲート電極を、ゲート電極ＴＧＬＧと称し図示する。トランジスタＦＤＧのゲート電極を、ゲート電極ＦＤＧＧと称し図示する。トランジスタＦＣＧのゲート電極を、ゲート電極ＦＣＧＧと称し図示する。トランジスタＯＦＧのゲート電極を、ゲート電極ＯＦＧＧと称し図示する。トランジスタＲＳＴのゲート電極を、ゲート電極ＲＳＴＧと称し図示する。トランジスタＡＭＰのゲート電極を、ゲート電極ＡＭＰＧと称し図示する。トランジスタＳＥＬのゲート電極を、ゲート電極ＳＥＬＧと称し図示する。なお、トランジスタＡＭＰのゲートは、フローティングディフュージョンＦＤに接続される。

１つの画素２に接続される複数の制御線ＨＬのうち、トランジスタＴＧＬのゲート電極ＴＧＬＧに接続される制御線ＨＬを、制御線ＨＬ＿ＴＧＬと称し図示する。トランジスタＦＤＧのゲート電極ＦＤＧＧに接続される制御線ＨＬを、制御線ＨＬ＿ＦＤＧと称し図示する。トランジスタＦＣＧのゲート電極ＦＣＧＧに接続される制御線ＨＬを、制御線ＨＬ＿ＦＣＧと称し図示する。トランジスタＯＦＧのゲート電極ＯＦＧＧに接続される制御線ＨＬを、制御線ＨＬ＿ＯＦＧと称し図示する。トランジスタＲＳＴのゲート電極ＲＳＴＧに接続される制御線ＨＬを、制御線ＨＬ＿ＲＳＴと称し図示する。トランジスタＳＥＬのゲート電極ＳＥＬＧに接続される制御線ＨＬを、制御線ＨＬ＿ＳＥＬと称し図示する。各トランジスタのオンオフ（導通状態非導状態）は、対応する制御線ＨＬからの制御信号によって制御される。

光電変換素子ＰＤは、受光光量に応じた電荷を生成し蓄積する。光電変換素子ＰＤの例は、フォトダイオード等である。

トランジスタＴＧＬは、光電変換素子ＰＤの電荷をフローティングディフュージョンＦＤに転送するための転送トランジスタである。トランジスタＴＧＬは、光電変換素子ＰＤと、フローティングディフュージョンＦＤとの間に接続される。

フローティングディフュージョンＦＤは、転送トランジスタＴＧＬを介して転送された光電変換素子ＰＤからの電荷を蓄積して電圧に変換する。蓄積された電荷量に応じた電圧が生成される。フローティングディフュージョンＦＤは、少なくともトランジスタＴＧＬ、トランジスタＡＭＰ及びトランジスタＦＤＧの間に浮遊拡散容量を有するように形成される。

トランジスタＦＤＧは、フローティングディフュージョンＦＤにおける電荷から電圧への変換効率を切り替える変換効率切替トランジスタである。トランジスタＦＤＧは、フローティングディフュージョンＦＤと、トランジスタＲＳＴ及びトランジスタＦＣＧとの間に接続される。トランジスタＦＤＧがオンになると、フローティングディフュージョンＦＤの領域がＦＤＧを挟んでフローティングディフュージョンＦＤとは反対側の領域まで広がり、その分、フローティングディフュージョンＦＤの容量が増加する。フローティングディフュージョンＦＤの容量が増加すると、その分、蓄積電荷量変化に対する電圧変化が緩やかになり、変換効率が低くなる。反対に、トランジスタＦＤＧをオフにすると、フローティングディフュージョンＦＤの容量が減少し、その分、変換効率が高くなる。

トランジスタＦＣＧは、キャパシタＦＣをフローティングディフュージョンＦＤに接続するための容量接続トランジスタである。トランジスタＦＣＧは、トランジスタＦＤＧ及びトランジスタＲＳＴと、キャパシタＦＣ及びトランジスタＯＦＧとの間に接続される。

トランジスタＯＦＧは、光電変換素子ＰＤから溢れた電荷をキャパシタＦＣに転送するためのオーバーフロートランジスタ（オーバーフローゲート）である。トランジスタＯＦＧは、光電変換素子ＰＤと、キャパシタＦＣ及びトランジスタＦＣＧとの間に接続される。

キャパシタＦＣは、光電変換素子ＰＤから溢れた電荷を蓄積するために用いられる。キャパシタＦＣは、電源電圧ＦＣＶＤＤ（のノード）と、トランジスタＯＦＧ及びトランジスタＦＣＧとの間に接続される。キャパシタＦＣは、例えばＭＩＭ（Metal-Insulator-Metal）構造を有し、その場合のキャパシタＦＣはＭＩＭキャパシタである。

トランジスタＲＳＴは、フローティングディフュージョンＦＤに蓄積された電荷を排出するためのリセットトランジスタである。トランジスタＲＳＴは、電源電圧ＶＤＤ（のノード）と、トランジスタＦＤＧ及びトランジスタＦＣＧとの間に接続される。

トランジスタＡＭＰは、フローティングディフュージョンＦＤの電圧に応じた電圧信号を出力するアンプトランジスタである。トランジスタＡＭＰは、電源電圧ＶＤＤと、トランジスタＳＥＬとの間に接続される。トランジスタＡＭＰが出力する電圧信号が、画素信号に相当し得る。

トランジスタＳＥＬは、トランジスタＡＭＰが出力する電圧信号を、選択的に信号線ＶＬに出力するための選択トランジスタである。トランジスタＳＥＬは、トランジスタＡＭＰと、信号線ＶＬとの間に接続される。

上記の構成を備える画素２の動作の一例について、図３を参照して説明する。

図３は、画素の動作の例を示す図である。画素信号を読み出すときのタイミングチャートの一例が示される。電源電圧ＦＣＶＤＤは、２．４Ｖ及び３．３Ｖのいずれかに制御される。電源電圧ＦＣＶＤＤは一定でもよいが、電源電圧ＦＣＶＤＤが低い方が暗電流を抑制できる可能性が高まるので、この例では、後述のＬＯＦＩＣ期間以降にのみ電源電圧ＦＣＶＤＤが３．３Ｖに制御される。各ゲート電極（ゲート電極ＳＥＬＧ等）は、対応するトランジスタをオフにするロー電圧及びトランジスタをオンにするハイ電圧のいずれかに制御される。

時刻ｔ１～時刻ｔ３は、フローティングディフュージョンＦＤをリセットしたときの画素信号（リセット電圧信号）を読み出す期間である。この期間を、Ｐ相（Precharge相）期間とも称する。ゲート電極ＳＥＬＧハイ電圧に維持される。ゲート電極ＲＳＴＧ及びゲート電極ＦＤＧＧがハイ電圧になり、フローティングディフュージョンＦＤがリセットされる。時刻ｔ１～時刻ｔ２は、変換効率が低い期間（変換効率Ｌ）であり、ゲート電極ＦＤＧＧがハイ電圧、すなわちトランジスタＦＤＧがオンになる。フローティングディフュージョンＦＤの容量が拡大された状態での画素信号が、信号線ＶＬを介してカラム信号処理部６に送られる。時刻ｔ２～時刻ｔ３は、変換効率が高い期間（変換効率Ｈ）であり、ゲート電極ＦＤＧＧがロー電圧になり、トランジスタＦＤＧがオフになる。フローティングディフュージョンＦＤの容量が拡大されていない状態での画素信号が、信号線ＶＬを介してカラム信号処理部６に送られる。

時刻ｔ３～時刻ｔ５は、光電変換素子ＰＤに蓄積された電荷に応じた画素信号を読み出す期間である。この期間を、Ｄ相（Data相）期間とも称する。時刻ｔ３～時刻ｔ４は、変換効率が高い期間（変換効率Ｈ）であり、ゲート電極ＦＤＧＧがロー電圧に維持された状態で、ゲート電極ＴＧＬＧがハイ電圧になる。光電変換素子ＰＤに蓄積された電荷がフローティングディフュージョンＦＤに転送され、画素信号が、信号線ＶＬを介してカラム信号処理部６に送られる。時刻ｔ４～時刻ｔ５は、変換効率が低い期間（変換効率Ｌ）であり、ゲート電極ＦＤＧＧがハイ電圧に維持された状態で、ゲート電極ＴＧＬＧがハイ電圧になる。光電変換素子ＰＤに蓄積された電荷がフローティングディフュージョンＦＤに転送され、画素信号が、信号線ＶＬを介してカラム信号処理部６に送られる。

先に述べたカラム信号処理部６のＣＤＳ処理により、Ｐ相期間に読み出された画素信号と、Ｄ相期間に読み出された画素信号とに基づいて、リセットノイズ等が除去される。

時刻ｔ５～時刻ｔ７は、キャパシタＦＣも用いて画素信号を読み出す期間である。この期間を、ＬＯＦＩＣ（Lateral Overflow Integration Cpacitor）期間とも称する。ゲート電極ＦＤＧＧがハイ電圧に維持された状態で、ゲート電極ＦＣＧＧもハイ電圧になる。トランジスタＦＤＧだけでなく、トランジスタＦＣＧもオンになる。キャパシタＦＣがフローティングディフュージョンＦＤに接続された状態で、画素信号が、信号線ＶＬを介してカラム信号処理部６に送られる。時刻ｔ５～時刻ｔ６は、Ｄ相期間であり、時刻ｔ６～時刻ｔ７は、Ｐ相期間である。Ｐ相期間のはじめに、ゲート電極ＲＳＴＧがハイ電圧になり、フローティングディフュージョンＦＤがリセットされる。ＬＯＦＩＣ期間の画素信号に対しては、例えば先に述べたカラム信号処理部６のＤＤＳ処理が実行される。

なお、図３に示される例では、時刻ｔ７以降の短期間が、ＤＯＬ（Ｄｉｇｉｔａｌ Ｏｖｅｒｌａｐ）期間として設けられる。その期間だけゲート電極ＳＥＬＧの電圧がハイ電圧に維持され、画素信号が信号線ＶＬを介して取り出される。受光光量が極端に多い場合等にも対応することができる。

例えば以上で説明したように各種のトランジスタのゲート電極の電圧を制御することで、複数の画素２が動作する。

本実施形態では、いくつかのゲート電極を共通化することで、レイアウト効率の向上が図られる。具体的な構成のいくつかの例について、図４以降を参照して説明する。

１．１ 第１構成例
図４～図６は、光検出素子の第１の構成例を示す図である。Ｘ軸方向に並んで配置された３つの画素２が例示される。図４には、各電極の平面レイアウトが模式的に示される。図５には、図４のＶ－Ｖ線に沿ったみたときの断面が模式的に示される。図６には、図４のＶＩ－ＶＩ線に沿ってみたときの断面が模式的に示される。なお、以降の説明において、平面視とは、光検出素子３すなわち複数の画素２を平面視する（Ｚ軸方向にみる）ことを意味する。

光検出素子３は、分離部４を含む。分離部４は、隣り合う画素２どうしを分離する。分離部４による分離は、電気的な分離及び光学的な分離の少なくとも一方を含む。この例では、分離部４は、平面視したときに（Ｚ軸方向にみたときに）各画素２を囲むように設けられる。分離部４は、隣り合う画素２どうしの間を、ＸＹ平面方向と交差する方向、この例ではＺ軸方向に延在する。分離部４は、隣り合う画素２を仕切る壁部ともいえる。１つの画素２の各要素、例えば先に説明した光電変換素子ＰＤ、フローティングディフュージョンＦＤ、各種のトランジスタ及びキャパシタＦＣ等は、分離部４よって仕切られた１つの領域内に形成される。

分離部４は、例えば、酸化シリコン（ＳｉＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）等の絶縁体の単層膜又は多層膜で形成されてよい。分離部４は、酸化タンタル、酸化ハフニウム、酸化アルミニウム等の絶縁体の単層膜あるいは多層膜と、酸化シリコン膜との積層体で形成されてもよい。分離部４は、その内部に空隙を有してもよい。分離部４は、例えばタンタル（Ｔａ）、アルミニウム（Ａｌ）、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）等の遮光性の高い金属により形成されてもよい。分離部４の材料として、ポリシリコン（Polycrystalline Silicon）が用いられてもよい。

本実施形態では、平面視したときに、隣り合う画素２それぞれの複数のトランジスタのうちの特定のトランジスタのゲート電極どうしが、分離部４を挟んで互いに反対側に配置されるとともに、分離部４を超えて互いに接続される。具体的に、図４に示される例では、トランジスタＦＤＧのゲート電極ＦＤＧＧ、トランジスタＲＳＴのゲート電極ＲＳＴＧ、及び、トランジスタＳＥＬのゲート電極ＳＥＬＧが、特定のトランジスタのゲート電極である。このような特定のトランジスタのゲートは、例えばＸ軸方向（水平方向）に延在する金属配線で接続されるので、分離部４を超えて互いに接続することができる。

特定のトランジスタ以外のトランジスタのゲート電極は、隣り合う画素２それぞれの特定のトランジスタのゲート電極どうしの間の領域以外の領域に配置される。具体的に、図４に示される例では、トランジスタＴＧＬのゲート電極ＴＧＬＧ、トランジスタＦＣＧのゲート電極ＦＣＧＧ、トランジスタＯＦＧのゲート電極ＯＦＧＧ、及び、トランジスタＡＭＰのゲート電極ＡＭＰＧが、特定のトランジスタ以外のトランジスタのゲート電極である。これらのゲート電極ＴＧＬＧ、ゲート電極ＦＣＧＧ、ゲート電極ＯＦＧＧ及びゲート電極ＡＭＰＧは、隣り合う画素２それぞれのゲート電極ＦＤＧＧどうしの間の領域以外、ゲート電極ＲＳＴＧどうしの間の領域以外、且つ、ゲート電極ＳＥＬＧどうしの間の領域以外の領域に配置される。

また、図４に示される例では、隣り合う画素２それぞれの各トランジスタのゲート電極は、いずれも分離部４を挟んで互いに対称に配置される。この配置は、Ｘ軸方向におけるミラー配置（Ｙ軸を挟んだミラー配置）ともいえる。レイアウト設計の容易化等が可能になる。ゲート電極だけでなく、トランジスタ自体、さらには他の回路の素子も、対称配置されてよい。なお、図示されない他のパターン、例えばグラウンド用のパターン等も設けられてよい。

図５には、分離部４を越えるゲート電極ＦＤＧＧ及びゲート電極ＳＥＬＧを含む部分の断面が模式的に示される。分離部４及びゲート電極以外の要素の図示は省略される。他の断面図においても同様である。

ゲート電極ＦＤＧＧは、第１の部分Ｐ１と、第２の部分Ｐ２と、第３の部分Ｐ３とを含む。ゲート電極ＦＤＧＧの第１の部分Ｐ１は、Ｘ軸方向に隣り合う画素２のうちの一方の画素（この例では、Ｘ軸負方向側の画素２）に位置する部分である。第２の部分Ｐ２は、他方の画素（この例では、Ｘ軸正方向側の画素２）に位置する部分である。第３の部分Ｐ３は、分離部４上に位置し、第１の部分Ｐ１と第２の部分Ｐ２との間に接続される部分である。

ゲート電極ＳＥＬＧの各部分も、第１の部分Ｐ１、第２の部分Ｐ２及び第３の部分Ｐ３と称し図示する。これらは上述のゲート電極ＦＤＧＧの対応する部分と同様である。

図６には、ゲート電極ＲＳＴＧを含む部分の断面が模式的に示される。ゲート電極ＲＳＴの各部分も、第１の部分Ｐ１、第２の部分Ｐ２及び第３の部分Ｐ３と称し図示する。これらも上述のゲート電極ＦＤＧＧの対応する部分と同様である。

以上で説明した構成を備える光検出素子３によれば、隣り合う画素２どうしの間で共有化される特定のトランジスタのゲート電極は、光検出素子３から離間して配置する必要が無い。その分、レイアウト効率を向上させることができる。例えば、ゲート電極の面積を大きくすることで、動作を安定化させたり、転送性能を向上させたりすることができる。信号の飽和を抑制することもできる。光検出素子３を含む電子機器１００においては、小型化、高性能化等のメリットが得られる。

１．２ 第２構成例
図７及び図８は、光検出素子の第２の構成例を示す図である。ベイヤー配列に配置されたいくつかの画素２が例示される。この例では、１行飛ばしで同じ色（ＲＥＤ、ＧＲＥＥＮ等）に対応する画素２の画素信号が一緒に読み出されるものとする。図７には、各電極の平面レイアウトが模式的に示される。図８には、図７のＶＩＩＩ－ＶＩＩＩ線に沿ってみたときの断面が模式的に示される。

この例では、トランジスタＯＦＧのトランジスタＯＦＧも、特定のトランジスタのゲート電極である。具体的に、Ｙ軸方向に隣り合う画素２それぞれのトランジスタＯＦＧのゲート電極ＯＦＧＧが、分離部４を挟んで互いに反対側に配置されるとともに、分離部４を超えて互いに接続される。トランジスタＴＧＬのゲート電極ＴＧＬＧ、トランジスタＦＣＧのゲート電極ＦＣＧＧ、及び、トランジスタＡＭＰのゲート電極ＡＭＰＧが、特定のトランジスタ以外のトランジスタのゲート電極である。これらのゲート電極ＴＧＬＧ、ゲート電極ＦＣＧＧ及びゲート電極ＡＭＰＧは、隣り合う画素２それぞれのゲート電極ＦＤＧＧどうしの間の領域以外、ゲート電極ＲＳＴＧどうしの間の領域以外、ゲート電極ＳＥＬＧどうしの間の領域以外、且つ、ゲート電極ＯＦＧＧどうしの間の領域以外の領域に配置される。Ｙ軸方向に隣り合う画素２それぞれの各トランジスタのゲート電極は、いずれも分離部４を挟んで互いに対称に配置されてよい（Ｙ軸方向における（Ｘ軸を挟んだ）ミラー配置）。

図８には、分離部４を越えるゲート電極ＯＦＧＧを含む部分の断面が模式的に示される。ゲート電極ＯＦＧＧの各部分も、第１の部分Ｐ１、第２の部分Ｐ２及び第３の部分Ｐ３と称し図示する。ゲート電極ＯＦＧＧの第１の部分Ｐ１は、Ｙ軸方向に隣り合う画素２のうちの一方の画素（この例では、Ｙ軸負方向側の画素２）に位置する部分である。第２の部分Ｐ２は、他方の画素（この例では、Ｙ軸正方向側の画素２）に位置する部分である。第３の部分Ｐ３は、分離部４上に位置し、第１の部分Ｐ１と第２の部分Ｐ２との間に接続される部分である。

上記の構成においては、Ｙ軸方向に隣り合う画素２それぞれのゲート電極ＯＦＧＧに接続される制御線ＨＬ＿ＯＦＧ（図２）も共通化することができる。これにより、２つの画素に対する制御線ＨＬ＿ＯＦＧの本数を、２本から１本に減らすことができる。制御線ＨＬの数を減らすことで、配線レイアウトの自由度が向上する。例えば、ＲＣ時定数を改善したり、ダストによる歩留まり低下を低減したりできる可能性も高まる。なお、４画素同色同時読み出しの場合も同様であってよい。

１．３ 第３構成例
図９及び図１０は、光検出素子の第３の構成例を示す図である。画素配置は先に説明した図７及び図８と同様である。ただし、ここでは、Ｙ軸方向に隣り合う異なる色に対応する画素２の画素信号が一緒に読み出されるものとする。この場合、Ｙ軸方向に隣り合う画素２それぞれのゲート電極ＲＳＴＧも共有化される。同時読み出しのため、同じタイミングでのリセットが可能だからである。図９には、各電極の平面レイアウトが模式的に示される。図１０には、図９のＸ－Ｘ線に沿ってみたときの断面が模式的に示される。

図１０には、Ｙ軸方向において分離部４を越えるゲート電極ＲＳＴＧを含む部分の断面が模式的に示される。このゲート電極ＲＳＴＧの各部分も、第１の部分Ｐ１、第２の部分Ｐ２及び第３の部分Ｐ３と称し図示する。これらは上述のゲート電極ＯＦＧＧ（図８）の対応する部分と同様である。

上記の構成においては、Ｙ軸方向に隣り合う画素２それぞれのゲート電極ＲＳＴＧに接続される制御線ＨＬ＿ＲＳＴ（図２）も共通化することができる。先にも述べたように、制御線ＨＬの数を減らし、配線の自由度が向上することができる。

１．４ 第４構成例
図１１及び図１２は、光検出素子の第４の構成例を示す図である。図１１には、画素２の回路の例が示される。図１２には、各電極の平面レイアウトが模式的に示される。トランジスタＦＤＧは、フローティングディフュージョンＦＤ及びトランジスタＲＳＴと、トランジスタＦＣＧとの間に接続される。トランジスタＲＳＴに接続される電源電圧（のノード）を、電源電圧ＶＤＤ１と称し図示する。トランジスタＡＭＰは、電源電圧ＶＤＤ１とは別の電源電圧ＶＤＤ２と、信号線ＶＬとの間に接続される。

電源電圧ＶＤＤ１は、ハイ電圧及びロー電圧の間で切り替え可能に制御される。電源電圧ＶＤＤ１を制御してトランジスタＡＭＰの入力電圧を変化させることで、これまで説明したトランジスタＳＥＬの機能をトランジスタＡＭＰに持たせることができる。例えば、トランジスタＳＥＬの制御信号によって、電源電圧ＶＤＤ１がハイ電圧及びロー電圧の間で切り替えられる。画素２がトランジスタＳＥＬを含まない分、回路構成が簡素化され、レイアウト効率向上等のメリットが得られる。

トランジスタＳＥＬが無いので、ゲート電極ＳＥＬＧも平面レイアウトから除かれる。Ｘ軸方向に隣り合う画素２それぞれのゲート電極ＦＤＧＧ、ゲート電極ＦＣＧＧ及びゲート電極ＯＦＧＧが共有される。これらのゲート電極は、例えばＸ軸方向（水平方向）に延在する金属配線で接続されるので、分離部４を超えて互いに接続することができる。

１．５ 第５構成例
図１３及び図１４は、光検出素子の第５の構成例を示す図である。図１３には、画素２の回路図が示される。例示される画素２は、これまで説明した構成と比較して、トランジスタＦＣＧ、キャパシタＦＣ及びトランジスタＯＦＧを含まない点において相違する。図１４には、各電極の平面レイアウトが模式的に示される。ゲート電極ＦＤＧＧ、ゲート電極ＲＳＴＧ及びゲート電極ＳＥＬＧが、特定のトランジスタのゲート電極である。Ｘ軸方向に隣り合う画素２それぞれのゲート電極ＦＤＧＧは、分離部４を挟んで互いに反対側に配置されるとともに、分離部４を超えて互いに接続される。ゲート電極ＲＳＴＧ及びゲート電極ＳＥＬＧについても同様である。

１．６ 第６構成例
図１５及び図１６は、光検出素子の第６の構成例を示す図である。図１５には、画素２の回路図が示される。例示される画素２は、上記の図１３の構成と比較して、トランジスタＦＤＧを含まない点において相違する。図１６には、各電極の平面レイアウトが模式的に示される。ゲート電極ＲＳＴＧ及びゲート電極ＳＥＬＧが、特定のトランジスタのゲート電極である。

１．７ 第７構成例
図１７及び図１８は、光検出素子の第７の構成例を示す図である。図１７には、画素２の回路図が示される。例示される画素２は、先に説明した図２の構成と比較して、光電変換素子ＰＤ２、トランジスタＴＧＬ２及びフローティングディフュージョンＦＤ２をさらに含む。トランジスタＴＧＬ２は、光電変換素子ＰＤ２の電荷をフローティングディフュージョンＦＤ２に転送するための第２の転送トランジスタである。トランジスタＦＣＧは、フローティングディフュージョンＦＤ２と、トランジスタＲＳＴ及びトランジスタＦＤＧとの間に接続される。なお、トランジスタＴＧＬ２のゲート電極を、ゲート電極ＴＧＬＧ２と称し図示する。ゲート電極ＴＧＬＧ２に接続される制御線ＨＬを、制御線ＨＬ＿ＴＧＬ２と称し図示する。

光電変換素子ＰＤ及び光電変換素子ＰＤ２は、互いに異なる受光感度を有する。光電変換素子ＰＤ２は、光電変換素子ＰＤよりも小さく、より具体的には、光電変換素子ＰＤの受光面積よりも小さい面積を有するように設計される。画素２は、光電変換素子ＰＤを含む大画素、及び、光電変換素子ＰＤ２を含む小画素を含むともいえる。光電変換素子ＰＤ及び光電変換素子ＰＤ２の２つの受光素子を併用することで、幅広い受光光量に対応することができ、その分、ダイナミックレンジを拡大することができる。

光検出素子３を平面視したときに、光電変換素子ＰＤ２に接続されたトランジスタのゲート電極は、光電変換素子ＰＤに接続されたトランジスタのゲート電極よりも、画素２の中心の近くに配置される。図１８には、各電極の平面レイアウトが模式的に示される。画素２の中心部分の領域が、破線で示される。破線で示される領域の内側に、光電変換素子ＰＤ２、及び、これに接続されたトランジスタＴＧＬ２のゲート電極ＴＧＬＧ２、フローティングディフュージョンＦＤ２及びトランジスタＦＣＧのゲート電極ＦＣＧＧ等が配置される。破線で示される領域の外側に、光電変換素子ＰＤ、及び、これに接続されたトランジスタＴＧＬのゲート電極ＴＧＬＧ、トランジスタＦＤＧのゲート電極ＦＤＧＧ、トランジスタＲＳＴのゲート電極ＲＳＴＧ、トランジスタＡＭＰのトランジスタＡＭＰ及びトランジスタＳＥＬのゲート電極ＳＥＬＧ等が配置される。ゲート電極ＦＤＧＧ、ゲート電極ＲＳＴＧ及びゲート電極ＳＥＬＧが、特定のトランジスタのゲート電極である。

２．効果の例
以上で説明した技術は、例えば次のように特定される。開示される技術の１つは、光検出素子３である。図１～図６等を参照して説明したように、光検出素子３は、ＸＹ平面方向に配置された複数の画素２と、複数の画素２のうちの隣り合う画素２どうしを分離するように、隣り合う画素２どうしの間をＸＹ平面方向と交差する方向（例えばＺ軸方向）に延在する分離部４と、を備える。複数の画素２それぞれは、光電変換素子ＰＤと、複数のトランジスタと、を含む。平面視したときに（Ｚ軸方向にみたときに）、隣り合う画素２それぞれの複数のトランジスタのうちの特定のトランジスタのゲート電極どうしは、分離部４を挟んで互いに反対側に配置されるとともに、分離部４を超えて互いに接続される。

上記の光検出素子３によれば、例えば特定のトランジスタのゲート電極を光検出素子３から離間して配置する必要が無くなる。その分、レイアウト効率を向上させることができる。

図５及び図６等を参照して説明したように、特定のトランジスタのゲート電極は、隣り合う画素２のうちの一方の画素２に位置する第１の部分Ｐ１と、隣り合う画素２のうちの他方の画素２に位置する第２の部分Ｐ２と、分離部４上に位置し、第１の部分Ｐ１及び第２の部分Ｐ２の間に接続された第３の部分Ｐ３と、を含む。例えばこのようにして、隣り合う画素２それぞれの特定のトランジスタのゲート電極どうしを、分離部４を超えて互いに接続することができる。

図４～図６等を参照して説明したように、複数のトランジスタのうちの特定のトランジスタ以外のトランジスタのゲート電極は、隣り合う画素２それぞれの特定のトランジスタのゲート電極どうしの間の領域以外の領域に配置されてよい。例えばこのようなに各トランジスタのゲート電極を配置することで、ゲート電極を共通化することができる。

図４等を参照して説明したように、平面視したとき（Ｚ軸方向にみたとき）に、隣り合う画素２それぞれの複数のトランジスタのゲート電極は、分離部４を挟んで対称に配置されてよい。これにより、レイアウト設計の容易化等が可能になる。

図２及び図４～図６等を参照して説明したように、隣り合う画素２は、複数のトランジスタそれぞれの制御線ＨＬの延在方向であるＸ軸方向（水平方向）に並んで配置された２つの画素２を含んでよい。特定のトランジスタのゲート電極は、トランジスタＦＤＧのゲート電極ＦＤＧＧ、トランジスタＲＳＴのゲート電極ＲＳＴＧ、及び、トランジスタＳＥＬのゲート電極ＳＥＬＧ及びトランジスタＲＳＴのゲート電極ＲＳＴＧの少なくとも１つを含んでよい。トランジスタＦＤＧは、光電変換素子ＰＤで発生した電荷を蓄積して電圧に変換するフローティングディフュージョンＦＤの変換効率を切り替えるための変換効率切替トランジスタである。トランジスタＲＳＴは、フローティングディフュージョンＦＤに蓄積された電荷を排出するためのリセットトランジスタである。トランジスタＳＥＬは、フローティングディフュージョンＦＤに蓄積された電荷に応じた電圧信号（画素信号）を選択的に出力するための選択トランジスタである。例えばこのような隣り合う画素２の特定のトランジスタのゲート電極を共通化することができる。

図２、図４及び図６～図１０等を参照して説明したように、隣り合う画素２は、Ｙ軸方向（垂直方向）に並んで配置された２つの画素２を含んでよい。特定のトランジスタのゲート電極は、トランジスタＲＳＴのゲート電極ＲＳＴＧ、及び、トランジスタＯＦＧのゲート電極ＯＦＧＧ、の少なくとも一方を含んでよい。トランジスタＯＦＧは、光電変換素子ＰＤで溢れた電荷を例えばＭＩＭ構造を有するキャパシタＦＤに転送するためのオーバーフロートランジスタである。例えばこのような隣り合う画素２の特定のトランジスタのゲート電極を共通化することができる。この場合、共通化されたゲート電極ＲＳＴＧに接続される制御線ＨＬ＿ＲＳＴの本数を、２本から１本に減らすことができる。同様に、共通化されたゲート電極ＯＦＧＧに接続される制御線ＨＬ＿ＯＦＧの本数を、２本から１本に減らすことができる。レイアウト効率をさらに向上させることができる。

図１７及び図１８等を参照して説明したように、複数の画素２それぞれは、光電変換素子ＰＤよりも小さい光電変換素子ＰＤ２（第２の光電変換素子）を含み、平面視したときに（Ｚ軸方向にみたときに）、複数の画素２それぞれの光電変換素子ＰＤ２に接続されたトランジスタのゲート電極（トランジスタＴＧＬ２のゲート電極ＴＧＬＧ２等）は、光電変換素子ＰＤに接続されたトランジスタのゲート電極（トランジスタＴＧＬのゲート電極ＴＧＬＧ等）よりも、画素２の中心の近くに配置されてよい。例えばこのようにして、光電変換素子ＰＤ１及び光電変換素子ＰＤ２を併用してダイナミックレンジ拡大に対応した構成でのレイアウト効率を向上させることもできる。

図１等を参照して説明した、光検出素子３を備える電子機器１００も、開示される技術の１つである。レイアウト効率が向上された光検出素子３を備えることで、電子機器１００の小型化、高性能化等が可能になる。

なお、本開示に記載された効果は、あくまで例示であって、開示された内容に限定されない。他の効果があってもよい。

３．移動体への応用例
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

図１９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。

駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１９の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

図２０は、撮像部１２０３１の設置位置の例を示す図である。

図２０では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。

撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

なお、図２０には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。撮像部１２０３１等に本開示に係る技術を適用することにより、撮像部１２０３１の小型化、高性能化等が可能になる。

以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。

なお、本技術は以下のような構成も取ることができる。
（１）
平面方向に配置された複数の画素と、
前記複数の画素のうちの隣り合う画素どうしを分離するように、前記隣り合う画素どうしの間を前記平面方向と交差する方向に延在する分離部と、
を備え、
前記複数の画素それぞれは、
光電変換素子と、
複数のトランジスタと、
を含み、
平面視したときに、前記隣り合う画素それぞれの前記複数のトランジスタのうちの特定のトランジスタのゲート電極どうしは、前記分離部を挟んで互いに反対側に配置されるとともに、前記分離部を超えて互いに接続される、
光検出素子。
（２）
前記特定のトランジスタのゲート電極は、
前記隣り合う画素のうちの一方の画素に位置する第１の部分と、
前記隣り合う画素のうちの他方の画素に位置する第２の部分と、
前記分離部上に位置し、前記第１の部分及び前記第２の部分の間に接続された第３の部分と、
を含む、
（１）に記載の光検出素子。
（３）
前記複数のトランジスタのうちの前記特定のトランジスタ以外のトランジスタのゲート電極は、前記隣り合う画素それぞれの前記特定のトランジスタのゲート電極どうしの間の領域以外の領域に配置される、
（１）又は（２）に記載の光検出素子。
（４）
平面視したときに、前記隣り合う画素それぞれの前記複数のトランジスタのゲート電極は、前記分離部を挟んで対称に配置される、
（１）～（３）のいずれかに記載の光検出素子。
（５）
前記隣り合う画素は、前記複数のトランジスタそれぞれの制御線の延在方向である水平方向に並んで配置された２つの画素を含む、
（１）～（４）のいずれかに記載の光検出素子。
（６）
前記特定のトランジスタのゲート電極は、
前記光電変換素子で発生した電荷を蓄積して電圧に変換するフローティングディフュージョンの変換効率を切り替えるための変換効率切替トランジスタのゲート電極、
前記光電変換素子で発生した電荷を蓄積して電圧に変化するフローティングディフュージョンに蓄積された電荷を排出するためのリセットトランジスタのゲート電極、
及び、
前記光電変換素子で発生した電荷を蓄積して電圧に変化するフローティングディフュージョンに蓄積された電荷に応じた電圧信号を選択的に出力するための選択トランジスタのゲート電極、
の少なくとも１つを含む、
（５）に記載の光検出素子。
（７）
前記隣り合う画素は、前記複数のトランジスタそれぞれの制御線の延在方向である水平方向と直交する垂直方向に並んで配置された２つの画素を含む、
（１）～（６）のいずれかに記載の光検出素子。
（８）
前記特定のトランジスタのゲート電極は、
前記光電変換素子で発生した電荷を蓄積して電圧に変化するフローティングディフュージョンに蓄積された電荷を排出するためのリセットトランジスタのゲート電極、
及び、
前記光電変換素子で溢れた電荷をキャパシタに転送するためのオーバーフロートランジスタのゲート電極、
の少なくとも一方を含む、
（７）に記載の光検出素子。
（９）
前記キャパシタは、ＭＩＭ（Metal-Insulator-Metal）構造を有する、
（８）に記載の光検出素子。
（１０）
前記複数の画素それぞれは、前記光電変換素子よりも小さい第２の光電変換素子を含み、
平面視したときに、前記複数の画素それぞれの前記第２の光電変換素子に接続されたトランジスタのゲート電極は、前記光電変換素子に接続されたトランジスタのゲート電極よりも、画素の中心の近くに配置される、
（１）～（９）のいずれかに記載の光検出素子。
（１１）
光検出素子を備え、
前記光検出素子は、
平面方向に配置された複数の画素と、
前記複数の画素のうちの隣り合う画素どうしを分離するように、前記隣り合う画素どうしの間を前記平面方向と交差する方向に延在する分離部と、
を含み、
前記複数の画素それぞれは、
光電変換素子と、
複数のトランジスタと、
を含み、
平面視したときに、前記隣り合う画素それぞれの前記複数のトランジスタのうちの特定のトランジスタのゲート電極どうしは、前記分離部を挟んで互いに反対側に配置されるとともに、前記分離部を超えて互いに接続される、
電子機器。

１００ 電子機器
１ 画素アレイ部
２ 画素
３ 光検出素子
４ 分離部
５ 垂直駆動部
６ カラム信号処理部
７ 水平駆動部
８ 信号処理部
９ システム制御部
ＡＭＰ トランジスタ
ＡＭＰＧ ゲート電極
ＦＣ キャパシタ
ＦＣＧ トランジスタ
ＦＣＧＧ ゲート電極
ＦＣＶＤＤ 電源電圧
ＦＤ フローティングディフュージョン
ＦＤ２ フローティングディフュージョン
ＦＤＧ トランジスタ
ＦＤＧＧ ゲート電極
ＨＬ 制御線
ＨＬ＿ＦＣＧ 制御線
ＨＬ＿ＦＤＧ 制御線
ＨＬ＿ＯＦＧ 制御線
ＨＬ＿ＲＳＴ 制御線
ＨＬ＿ＳＥＬ 制御線
ＨＬ＿ＴＧＬ 制御線
ＨＬ＿ＴＧＬ２ 制御線
ＯＦＧ トランジスタ
ＯＦＧＧ ゲート電極
Ｐ１ 第１の部分
Ｐ２ 第２の部分
Ｐ３ 第３の部分
ＰＤ 光電変換素子
ＰＤ２ 光電変換素子
ＲＳＴ トランジスタ
ＲＳＴＧ ゲート電極
ＳＥＬ トランジスタ
ＳＥＬＧ ゲート電極
ＴＧＬ トランジスタ
ＴＧＬ２ トランジスタ
ＶＤＤ 電源電圧
ＶＤＤ１ 電源電圧
ＶＤＤ２ 電源電圧
ＶＬ 信号線

Claims (11)

1. 平面方向に配置された複数の画素と、
   前記複数の画素のうちの隣り合う画素どうしを分離するように、前記隣り合う画素どうしの間を前記平面方向と交差する方向に延在する分離部と、
   を備え、
   前記複数の画素それぞれは、
   光電変換素子と、
   複数のトランジスタと、
   を含み、
   平面視したときに、前記隣り合う画素それぞれの前記複数のトランジスタのうちの特定のトランジスタのゲート電極どうしは、前記分離部を挟んで互いに反対側に配置されるとともに、前記分離部を超えて互いに接続される、
   光検出素子。
2. 前記特定のトランジスタのゲート電極は、
   前記隣り合う画素のうちの一方の画素に位置する第１の部分と、
   前記隣り合う画素のうちの他方の画素に位置する第２の部分と、
   前記分離部上に位置し、前記第１の部分及び前記第２の部分の間に接続された第３の部分と、
   を含む、
   請求項１に記載の光検出素子。
3. 前記複数のトランジスタのうちの前記特定のトランジスタ以外のトランジスタのゲート電極は、前記隣り合う画素それぞれの前記特定のトランジスタのゲート電極どうしの間の領域以外の領域に配置される、
   請求項１に記載の光検出素子。
4. 平面視したときに、前記隣り合う画素それぞれの前記複数のトランジスタのゲート電極は、前記分離部を挟んで対称に配置される、
   請求項１に記載の光検出素子。
5. 前記隣り合う画素は、前記複数のトランジスタそれぞれの制御線の延在方向である水平方向に並んで配置された２つの画素を含む、
   請求項１に記載の光検出素子。
6. 前記特定のトランジスタのゲート電極は、
   前記光電変換素子で発生した電荷を蓄積して電圧に変換するフローティングディフュージョンの変換効率を切り替えるための変換効率切替トランジスタのゲート電極、
   前記光電変換素子で発生した電荷を蓄積して電圧に変化するフローティングディフュージョンに蓄積された電荷を排出するためのリセットトランジスタのゲート電極、
   及び、
   前記光電変換素子で発生した電荷を蓄積して電圧に変化するフローティングディフュージョンに蓄積された電荷に応じた電圧信号を選択的に出力するための選択トランジスタのゲート電極、
   の少なくとも１つを含む、
   請求項５に記載の光検出素子。
7. 前記隣り合う画素は、前記複数のトランジスタそれぞれの制御線の延在方向である水平方向と直交する垂直方向に並んで配置された２つの画素を含む、
   請求項１に記載の光検出素子。
8. 前記特定のトランジスタのゲート電極は、
   前記光電変換素子で発生した電荷を蓄積して電圧に変化するフローティングディフュージョンに蓄積された電荷を排出するためのリセットトランジスタのゲート電極、
   及び、
   前記光電変換素子で溢れた電荷をキャパシタに転送するためのオーバーフロートランジスタのゲート電極、
   の少なくとも一方を含む、
   請求項７に記載の光検出素子。
9. 前記キャパシタは、ＭＩＭ（Metal-Insulator-Metal）構造を有する、
   請求項８に記載の光検出素子。
10. 前記複数の画素それぞれは、前記光電変換素子よりも小さい第２の光電変換素子を含み、
    平面視したときに、前記複数の画素それぞれの前記第２の光電変換素子に接続されたトランジスタのゲート電極は、前記光電変換素子に接続されたトランジスタのゲート電極よりも、画素の中心の近くに配置される、
    請求項１に記載の光検出素子。
11. 光検出素子を備え、
    前記光検出素子は、
    平面方向に配置された複数の画素と、
    前記複数の画素のうちの隣り合う画素どうしを分離するように、前記隣り合う画素どうしの間を前記平面方向と交差する方向に延在する分離部と、
    を含み、
    前記複数の画素それぞれは、
    光電変換素子と、
    複数のトランジスタと、
    を含み、
    平面視したときに、前記隣り合う画素それぞれの前記複数のトランジスタのうちの特定のトランジスタのゲート電極どうしは、前記分離部を挟んで互いに反対側に配置されるとともに、前記分離部を超えて互いに接続される、
    電子機器。

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