JP2024024465A - 画像形成装置、制御方法、及びプログラム - Google Patents

Abstract

【課題】像担持体の表面電位の検出精度を高める。【解決手段】画像形成装置は、像担持体と、電圧を生成する電源と、像担持体に隣接して配置されていて電圧を印加される電圧印加部材と、電源の電圧を制御する制御部と、を備え、制御部は、電圧を第１ＤＣバイアスと第１ＤＣバイアスとは異なる第２ＤＣバイアスとの間で切替え、第２ＤＣバイアスの印加中に電源と像担持体との間に流れる電流のＤＣ成分に基づき、像担持体の速度に応じて第１ＤＣバイアスを変更する。【選択図】図３

Description

本開示は、画像形成装置、制御方法、及びプログラムに関する。

電子写真方式の画像形成装置では、経時変化による帯電ローラの汚れ等により感光体の表面電位が狙いから逸れ、異常画像が発生することがある。これを防止するため、感光体の表面電位を検知し、適正な表面電位になるように帯電ＤＣ（直流）バイアスを調整すればよいが、表面電位センサは高価であり、メカ的なレイアウトにも影響する。

そこで、表面電位センサを用いずに、感光体と導電性部材（帯電手段、転写手段、又は現像剤帯電部材等）との間に流れる直流電流を検出することにより、感光体の表面電位を検出する画像形成装置がある（例えば特許文献１）。

しかし、特許文献１の画像形成装置において、感光体等の像担持体の全ての速度（例えば回転速度）で像担持体の表面電位を検出しようとすると、速度によって検出電流が変化することにより、狙いの表面電位検出精度を達成できない問題がある。

開示の技術は、像担持体の表面電位の検出精度を高めることを目的とする。

本開示の一態様は、像担持体と、電圧を生成する電源と、前記像担持体に隣接して配置されていて前記電圧を印加される電圧印加部材と、前記電源の前記電圧を制御する制御部と、を備え、前記制御部は、前記電圧を第１ＤＣバイアスと前記第１ＤＣデバイスとは異なる第２ＤＣバイアスとの間で切替え、前記第２ＤＣバイアスの印加中に前記電源と前記像担持体との間に流れる電流のＤＣ成分に基づき、前記像担持体の速度に応じて前記第１ＤＣバイアスを変更する、画像形成装置である。

本開示の一態様によれば、像担持体の表面電位の検出精度を高めることができる。

一実施形態の画像形成装置の全体構成を示す図である。 一実施形態の画像形成装置の作像部の構成を示す図である。 一実施形態の画像形成装置の要部構成を示す図である。 一実施形態の制御基板のハードウェア構成を示す図である。 一実施形態の感光体の線速と高圧電源の出力電流との関係を示す図である。 一実施形態の高圧電源の回路構成を示す図である。 一実施形態の第１帯電ＤＣバイアスと除電電流との初期関係を示す図である。 一実施形態の第１帯電ＤＣバイアスと除電電流との経時関係を示す図である。 実施例１の除電電流と電流帰還信号電圧との初期関係を示す図である。 実施例１の線速変化時の除電電流と電流帰還信号電圧との関係を示す図である。 実施例１の線速に応じた第１帯電ＤＣバイアスの設定を示す図である。 実施例１の線速変化時の除電電流と電流帰還信号電圧との関係を示す図である。 実施例１のＶ１－Ｉｏｕｔ特性関係式を算出するフローチャートある。 実施例１の第１帯電ＤＣバイアスを決定するフローチャートである。 実施例２の膜厚変化時の第１帯電ＤＣバイアスと除電電流との関係を示す図である。 実施例２の膜厚変化時の除電電流と電流帰還信号電圧との関係を示す図である。 実施例２の膜厚変化時の除電電流と電流帰還信号電圧との関係を示す図である。 実施例２の膜厚とＶ１－Ｉｏｕｔ特性の傾きとの関係を示す図である。 実施例２の膜厚に応じた第１帯電ＤＣバイアスの設定を示す図である。 実施例２の膜厚変化時の除電電流と電流帰還信号電圧との関係を示す図である。

以下、図面を参照して本開示の実施形態について詳細に説明する。各図面において、同一構成要素には同一符号を付与し、重複した説明を適宜省略する。

＜＜画像形成装置の全体構成＞＞
図１は、一実施形態の画像形成装置１の全体構成を示す図である。画像形成装置１は、例えばデジタル複合機であり、コピー機能、プリンタ機能、及びファクシミリ機能等を有している。画像形成装置１は、自動原稿送り装置（ＡＤＦ：Auto Document Feeder）２と、イメージスキャナ等の画像読取装置３と、レーザスキャナ等の書込装置４と、プリンタ等の印刷装置５と、を備えている。印刷装置５は、感光体ドラム６と、現像装置７と、搬送ベルト８と、定着装置９と、を備えている。

画像形成装置１は、操作部のアプリケーション切替キーにより、コピー機能、プリンタ機能、及びファクシミリ機能を順次に切替えて選択することが可能である。画像形成装置１は、コピー機能の選択時にはコピーモードとなり、プリンタ機能の選択時にはプリンタモードとなり、ファクシミリモードの選択時にはファクシミリモードとなる。

以下では、コピーモードを例に挙げ、画像形成装置１での画像形成の流れを簡単に説明する。コピーモードでは、原稿束がＡＤＦ２により順に画像読取装置３に給送され、画像読取装置３により原稿の画像情報が順に読み取られる。そして、読み取られた画像情報は、画像処理手段を介して書込装置４により光情報に変換される。

印刷装置５では、感光体ドラム６が後述の帯電ローラ（後述の図２を参照）により一様に帯電される。感光体ドラム６は、ドラム状導電性支持体上に感光層等を設けたものである。感光体ドラム６は、帯電後に書込装置４からの光情報により露光されて静電潜像を形成する。感光体ドラム６上の静電潜像は、現像装置７により現像されてトナー像となる。トナー像は、搬送ベルト８により記録媒体に転写される。記録媒体は、定着装置９によりトナー像が定着され、トレイに排出される。

＜＜電子写真プロセスの構成＞＞
図２は、本実施形態の画像形成装置１が有する作像部１０の構成を示す図である。作像部１０は、電子写真プロセスを実行する。作像部１０は、作像用の高圧電源１１（電源の一例）と、帯電ローラ１２（電圧印加部材の一例）と、感光体１３（像担持体の一例）と、露光器１４と、現像器１５と、転写用の高圧電源１６と、１次転写ローラ１７と、中間転写ベルト１８と、を備えている。また、作像部１０は、必須ではないが、除電器１９を備えていてもよい。

なお、他の実施形態において、転写用の高圧電源１６も「電源」の一例である。この場合、１次転写ローラ１７が「電圧印加部材」の一例であり、中間転写ベルト１８が「像担持体」の一例である。

作像用の高圧電源１１は、高電圧を生成して帯電ローラ１２に印加する。帯電ローラ１２は、感光体１３を一様に帯電させる。感光体１３は、例えば負帯電性の有機感光体である。感光体１３は、絶縁層である下引き層と、感光層としての電荷発生層及び電荷輸送層と、保護層（表層）とを順次積層したものである。感光体１３は、露光器１４により画像信号に応じた露光がなされ、感光体１３に静電潜像が形成される。

そして、現像器１５によってトナー像が感光体１３上に現像される。転写用の高圧電源１６は、高電圧を生成して１次転写ローラ１７に印加する。１次転写ローラ１７は、感光体１３上のトナー像を中間転写ベルト１８に転写させる。中間転写ベルト１８に転写されたトナー像は、図示しない２次転写ローラ等の２次転写ユニットによって記録媒体に転写される。トナー像が転写された記録媒体は、定着装置９によって定着されることにより画像を得る。

除電器１９がある場合には、除電器１９により感光体１３の表面電荷を除去した後に帯電処理を行う。また、カラー印刷の場合、同様の作像部１０が４個設けられ、色毎に中間転写ベルト１８にトナー像を転写し、その後に２次転写ユニット及び定着装置９に至る。

＜＜画像形成装置の要部構成＞＞
図３は、本実施形態の画像形成装置１の要部構成を示す図である。以下の説明では、電源の一例として作像用の高圧電源１１について説明するが、本開示の技術は、作像用の高圧電源１１に限らず、転写用の高圧電源１６等の他の高圧電源に適用してもよい。

画像形成装置１は、高圧電源１１と、制御基板２０（制御部の一例）と、を備えている。高圧電源１１は、帯電ローラ１２に印加する帯電バイアスを生成する。高圧電源１１は、電圧印加方式としてＡＣ（交流）帯電方式を用いる。つまり高圧電源１１は、帯電ＤＣバイアスと帯電ＡＣバイアスとを重畳させた帯電バイアス（振動電圧）を生成して帯電ローラ１２に印加する。但し、高圧電源１１は、ＤＣ（直流）帯電方式等の他の帯電方式を用いてもよい。

高圧電源１１は、帯電ＤＣバイアス生成部２１と、帯電ＡＣバイアス生成部２２と、帯電ＤＣ電流検知部２３と、を備えている。但し、ＤＣ帯電方式を用いる場合は、帯電ＡＣバイアス生成部２２がなくてもよい。

帯電ＤＣバイアス生成部２１は、帯電ＤＣバイアスを生成する帯電ＤＣバイアス生成回路である。帯電ＡＣバイアス生成部２２は、帯電ＡＣバイアスを生成する帯電ＤＣバイアス生成回路である。

帯電ＤＣバイアス生成部２１は、制御基板２０から制御信号Ｃ１を受取り、制御信号Ｃ１に応じた大きさとタイミングの帯電ＤＣバイアスを生成する。帯電ＡＣバイアス生成部２２は、制御基板２０から制御信号Ｃ２を受取り、制御信号Ｃ２に応じた大きさとタイミングの帯電ＡＣバイアスを出力する。制御信号Ｃ１、Ｃ２には、例えばＰＷＭ（Pulse Width Modulation）信号が用いられる。

帯電ＤＣバイアス生成部２１は、感光体１３を帯電させるため、第１帯電ＤＣバイアスＶ１（第１ＤＣバイアスの一例）を帯電ローラ１２に印加する。その後、感光体１３を除電するため、第１帯電ＤＣバイアスＶ１から第２帯電ＤＣバイアスＶ０（第２ＤＣバイアスの一例）へと切替え、帯電ＤＣバイアス生成部２１は、第２帯電ＤＣバイアスＶ０を帯電ローラ１２に印加する。ここで、第１帯電ＤＣバイアスＶ１の絶対値は、第２帯電ＤＣバイアスＶ０の絶対値より大きい（｜Ｖ１｜＞｜Ｖ０｜）。

帯電ＤＣバイアス生成部２１が第１帯電ＤＣバイアスＶ１から第２帯電ＤＣバイアスＶ０へ切替えた後、帯電ＡＣバイアス生成部２２により生成された帯電ＡＣバイアスにより感光体１３が除電する。

帯電ＤＣ電流検知部２３は、第２帯電ＤＣバイアスＶ０の印加中に、帯電ローラ１２を介して高圧電源１１と感光体１３との間で流れる出力電流Ｉｏｕｔ（電流の一例）のＤＣ成分（帯電ＤＣ電流）を検知する。帯電ＤＣ電流検知部２３は、電圧に変換した電流帰還信号ＦＢを生成し、制御基板２０へ送出する。帯電ＤＣ電流検知部２３の詳細については後述する。

以下の説明では、感光体１３の除電時に、帯電ＤＣ電流検知部２３が帯電ローラ１２を介して高圧電源１１から感光体１３へ流れる正極性の出力電流Ｉｏｕｔ（図３でいうと右向きに流れる除電電流）を検知する例について説明する。但し、本開示の技術は、除電電流に限らず、感光体１３の作像時に、帯電ローラ１２を介して感光体１３から高圧電源１１へ流れる負極性の出力電流Ｉｏｕｔ（図３でいうと左向きに流れる帯電電流）を検知してもよい。

制御基板２０は、高圧電源１１を制御する。制御基板２０は、ＭＰＵ（Micro Processor Unit）等の集積回路を備えている。制御基板２０は、メモリ２４と、演算処理部２５と、を備えている。

図４は、本実施形態の制御基板２０のハードウェア構成を示す図である。図４に示すように、メモリ２４は、ＲＯＭ（Read Only Memory）４１と、ＲＡＭ（Random Access Memory）４２とを備えている。メモリ２４は、ＮＶＲＡＭ（Non Volatile Random Access Memory）４３を備えていてもよい。

演算処理部２５は、ＣＰＵ（Central Processing Unit）４４等のプロセッサを備えている。演算処理部２５は、ＣＰＵ４４の代わりに又はＣＰＵ４４に加えて、ＦＰＧＡ（Field Programmable Gate Array）を備えていてもよい。或いは、演算処理部２５は、ＣＰＵ４４の代わりに又はＣＰＵ４４に加えて、ＡＳＩＣ（Application Specific Integrated Circuit）等を備えていてもよい。

ＣＰＵ４４は、制御基板２０全体を制御すると共に、各種演算処理を実行する。ＲＯＭ４１は、ＩＰＬ（Initial Program Loader）等のＣＰＵ４４の駆動に用いるプログラムを記憶する。ＲＡＭ４２は、プログラムをロードする記憶領域として又はロードしたプログラムのワークエリアとして使用する。ＮＶＲＡＭ４３は、ＣＰＵ４４により実行される各種プログラム及びデータを記憶する。

制御基板２０は、Ａ／Ｄ（Analog to Digital）コンバータ４５と、Ｄ／Ａ（Digital to Analog）コンバータ４６とを備えた入出力回路４７を備えている。ＣＰＵ４４、ＲＯＭ４１、ＲＡＭ４２、ＮＶＲＡＭ４３、及び入出力回路４７等の各構成要素は、バス４８を介して接続される。

図３を再び参照すると、制御基板２０は、高圧電源１１から帰還した電流帰還信号ＦＢをＡ／Ｄコンバータ４５で受取り、Ａ／Ｄコンバータ４５は、電流帰還信号電圧ＦＢＶにＡＤ変換する。

演算処理部２５は、電流帰還信号ＦＢのＡ／Ｄ変換値（電圧値）に基づき高圧電源１１の出力電流ＩｏｕｔのＤＣ成分（帯電ＤＣ電流）を算出し、メモリ２４に格納する。演算処理部２５は、メモリ２４に格納された各種情報を元に各種処理を実行する。

＜＜線速と除電電流との関係＞＞
以下、感光体１３の線速λ（速度の一例）と高圧電源１１の出力電流Ｉｏｕｔ（帯電電流又は除電電流）との関係について説明する。図５は、本実施形態の感光体１３の線速λと高圧電源１１の出力電流Ｉｏｕｔとの関係を示す図である。なお、線速λとは、感光体ドラム６の回転速度である。但し、像担持体が中間転写ベルト１８の場合は、中間転写ベルト１８の移動速度が「速度」の一例である。

感光体１３は表層に電荷を溜めることにより帯電するため、感光体１３を帯電させることはコンデンサに充電することと等価的に考えられる。感光体１３に溜まった電荷Ｑと、帯電後の感光体１３の表面電位Ｖｄと、帯電前の感光体１３の表面電位Ｖｄ０との間には以下の式１が成り立つ。ここで、Ｃは感光体１３の静電容量を表す。

また、電荷Ｑは、以下の式２でも表せられ、高圧電源１１の出力電流Ｉｏｕｔ（高圧電源１１から帯電ローラ１２を介して感光体１３へ流れる除電電流）に変換することができる。

式３の両辺を微分して感光体１３の静電容量Ｃを別の変数により置換すると、高圧電源１１の出力電流Ｉｏｕｔの式４を導ける。

ここで、εは感光体１３の表層の誘電率、Ｓは帯電に寄与する感光体１３の表面積、ｄは感光体１３の表層の膜厚、Ｌは帯電に寄与する感光体１３の長さ、λは感光体１３の線速（１秒当たりに回転する感光体１３の周方向長さ［ｍｍ］）である。ε・Ｌ・λ／ｄは帯電のインピーダンスを表すが、高圧電源１１の出力電流Ｉｏｕｔは感光体１３の線速λに依存することが分かる。

例えば、帯電前の感光体１３の表面電位Ｖｄ０と、帯電後の感光体１３の表面電位Ｖｄとを負極性の電圧とし、第１帯電ＤＣバイアスＶ１から第２帯電ＤＣバイアスＶ０へと切替えた時に流れる正極性の出力電流Ｉｏｕｔ（除電電流）は、次のように算出される。

つまり第１帯電ＤＣバイアスＶ１を－７００Ｖとし、第２帯電ＤＣバイアスＶ０を－１５０Ｖとした場合に、－７００Ｖに帯電した感光体１３を－１５０Ｖへ除電する時に流れる除電電流について考える。

この時、前述の式４のうち、帯電ローラ１２の使用初期では、帯電前の感光体１３の表面電位Ｖｄ０が第１帯電ＤＣバイアスＶ１と等しく、帯電後の感光体１３の表面電位Ｖｄが第２帯電ＤＣバイアスＶ０と等しくなる。なお、帯電ローラ１２の使用初期とは、例えば市場着荷後に電源を最初に投入した直後、又は帯電ローラ１２の交換後に電源を最初に投入した直後等を意味する。また、帯電ローラ１２の使用初期は、画像形成装置１の使用初期の一例である。

ここで、感光体１３の表層の誘電率εを４．０×１０^－１１Ｆ/ｍとし、帯電に寄与する感光体１３の長さＬを３００ｍｍとし、感光体１３の線速λを２００ｍｍ/ｓとし、感光体１３の表層の膜厚ｄを３０μｍとする。また、帯電前の感光体１３の表面電位Ｖｄ０（＝Ｖ１）は－７００Ｖであり、帯電後の感光体１３の表面電位Ｖｄ（＝Ｖ０）は－１５０Ｖであるため、前述の式４から除電電流（正極性の出力電流Ｉｏｕｔ）は次のように算出される。

また、同様に線速λが３００ｍｍ/ｓの場合、前述の式４から除電電流（正極性の出力電流Ｉｏｕｔ）は次のように算出される。

したがって、感光体１３の線速λに応じて除電電流（正極性の出力電流Ｉｏｕｔ）が変化することが分かる。

＜＜高圧電源の回路構成＞＞
図６は、本実施形態の高圧電源１１の回路構成を示す図である。説明を簡略化するため、本例の高圧電源１１は直流高圧電源とする。つまり高圧電源１１は、帯電ＤＣバイアス生成部２１と、帯電ＤＣ電流検知部２３と、を備えているが、帯電ＡＣバイアス生成部２２がないものとする。

高圧電源１１は、駆動回路３１と、トランス３２と、電流検出回路３３と、電圧検出回路３４と、電圧モニタ３５と、制御部３６と、を備えている。なお、電圧モニタ３５と制御部３６の機能は、前述の制御基板２０が担当してもよい。

駆動回路３１は、トランジスタ等のスイッチング素子を備えており、トランス３２の動作を制御する。トランス３２は、駆動回路３１の制御に応じて動作することにより、２４Ｖ等の入力電圧Ｖｉｎから、入力電圧Ｖｉｎよりも高電圧の直流電圧を生成する。

電流検出回路３３は、帯電ＤＣ電流検知部２３に相当する。電流検出回路３３は、検出抵抗値Ｒｄｅｔの電流検出抵抗Ｒ１を備えている。電流検出回路３３は、ａ点において出力電流Ｉｏｕｔを検出し、電流帰還信号ＦＢを上位の制御基板２０へ出力する。

電圧検出回路３４は、内部抵抗値Ｒｉｎｔのブリーダ抵抗Ｒ２～Ｒ３を備えている。電圧検出回路３４は、ｂ点において出力電圧Ｖｏｕｔを分圧し、電圧検出信号を電圧モニタ３５へ出力する。電圧モニタ３５は、上位の制御基板２０から入力される目標電圧と検出電圧との偏差を制御部３６へ送出する。

制御部３６は、上位の制御基板２０からＰＷＭ信号等の制御信号Ｃ１を入力し、制御信号Ｃ１に応じて駆動回路３１のスイッチング素子のオンオフ間隔を調整する。

また、制御部３６は、目標電圧と検出電圧との偏差がゼロに近づくように第１帯電ＤＣバイアスを調整する。この調整には、Ｐ（Proportional：比例）制御、ＰＩ（Proportional-Integral：比例積分）制御、又はＰＩＤ（Proportional-Integral-Differential：比例積分微分）制御等が用いられる。

＜＜出力電流の検出方法＞＞
ここで、電流帰還信号電圧ＦＢＶと出力電流Ｉｏｕｔとの関係について説明する。電流帰還信号電圧ＦＢＶは、次の式７に示すように、電流検出抵抗Ｒ１の検出抵抗値Ｒｄｅｔと、電流検出抵抗Ｒ１に流れる検出電流Ｉｄｅｔとの積で表せる。

また、第１帯電ＤＣバイアスの印加時は、高圧電源１１の出力電圧Ｖｏｕｔが負極性であるため、高圧電源１１の出力電流Ｉｏｕｔ（帯電電流）が負極性（図５でいうと左向き）に流れる。この時、高圧電源１１の内部に内部電流Ｉｉｎｔが流れ、内部電流Ｉｉｎｔは、次の式８に示すように、高圧電源１１の出力電圧Ｖｏｕｔと、ブリーダ抵抗Ｒ２～Ｒ３の内部抵抗値Ｒｉｎｔとの商で表せる。なお、高圧電源１１の内部電流Ｉｉｎｔも負極性である。

ここで、図５から分かるように、検出電流Ｉｄｅｔは、次の式９に示すように、高圧電源１１の内部電流Ｉｉｎｔと、高圧電源１１の出力電流Ｉｏｕｔ（帯電電流）との和で表せる。

以上をまとめると、電流帰還信号電圧ＦＢＶは次の式１０から導出することができる。

例えば、電流検出抵抗Ｒ１の検出抵抗値Ｒｄｅｔを５ｋΩとし、高圧電源１１の出力電圧Ｖｏｕｔを－７００Ｖとし、高圧電源１１の負極性の出力電流Ｉｏｕｔ（帯電電流）を－３０μＡとし、ブリーダ抵抗Ｒ２～Ｒ３の内部抵抗値Ｒｉｎｔを２ＭΩとする。この場合、電流帰還信号電圧ＦＢＶは、次の式１１のように計算できる。

一方、第２帯電ＤＣバイアスの印加時（除電電流の発生時）は、高圧電源１１の出力電流Ｉｏｕｔが正極性（図５でいうと右向き）に流れることになる。例えば、電流検出抵抗Ｒ１の検出抵抗値Ｒｄｅｔを５ｋΩとし、高圧電源１１の出力電圧Ｖｏｕｔを－７００Ｖとし、高圧電源１１の正極性の出力電流Ｉｏｕｔ（除電電流）を＋３０μＡとし、ブリーダ抵抗Ｒ２～Ｒ３の内部抵抗値Ｒｉｎｔを２ＭΩとする。この場合、電流帰還信号電圧ＦＢＶは、次の式１２のように計算できる。

換言すれば、制御基板２０の演算処理部２５は、式１０により、電流帰還信号電圧ＦＢＶから出力電流Ｉｏｕｔ（帯電電流又は除電電流）を検出することができる。

次に、感光体１３の表面電位Ｖｄの検出方法について説明する。

前述の式４に示す通り、出力電流Ｉｏｕｔと、帯電後の感光体１３の表面電位Ｖｄと帯電前の感光体１３の表面電位Ｖｄ０との差分（Ｖｄ－Ｖｄ０）とは、比例関係にある。また、帯電ローラ１２の使用初期では、帯電後の感光体１３の表面電位Ｖｄが作像時の第１帯電ＤＣバイアスＶ１と概ね同じになる。

帯電ローラ１２の使用初期において、除電時の第２帯電ＤＣバイアスＶ０を－１５０Ｖとし、作像時の第１帯電ＤＣバイアスＶ１を数ポイント取ると、図７のような関係となる。

図７は、本実施形態の第１帯電ＤＣバイアス（Ｖ１）と除電電流（Ｉｏｕｔ）との初期関係を示す図である。ここで、感光体１３の表層の誘電率εを４．０×１０^－１１Ｆ／ｍとし、帯電に寄与する感光体１３の長さＬを３００ｍｍとし、感光体１３の線速λを２００ｍｍ／ｓとし、感光体１３の表層の膜厚ｄを３０μｍとする。

帯電ローラ１２の使用初期において、演算処理部２５は、図７に示すように第１帯電ＤＣバイアスＶ１と除電電流（正極性の出力電流Ｉｏｕｔ）との関係をプロットする。そして、演算処理部２５は、Ｖ１－Ｉｏｕｔ特性関係式（前述の式４の近似式）を算出し、メモリ２４へ格納しておく。図７の例では、Ｖ１－Ｉｏｕｔ特性関係式は、次の式１３のようになる。

一方、帯電ローラ１２の経時変化後においては、帯電後の感光体１３の表面電位Ｖｄが作像時の第１帯電ＤＣバイアスＶ１と等しくならず、誤差電位ΔＶｄだけ低下した状態となる（Ｖｄ＝Ｖ１－ΔＶｄ、つまりＶ１＝Ｖｄ＋ΔＶｄ）。

したがって、帯電ローラ１２の経時変化後において、演算処理部２５は、電流帰還信号電圧ＦＢＶから除電電流（正極性の出力電流Ｉｏｕｔ）を検出し、図７で求めたＶ１－Ｉｏｕｔ特性関係式へ代入する。これにより、実際の感光体１３の表面電位Ｖｄ（すなわち誤差電位ΔＶｄ）を検出することができる。

例えば、帯電ローラ１２の経時変化後において、感光体１３を帯電させる第１帯電ＤＣバイアスＶ１を－７００Ｖとし、感光体１３の除電時の第２帯電ＤＣバイアスＶ０を－１５０Ｖとする。この時、除電電流（正極性の出力電流Ｉｏｕｔ）を検出した結果が４０μＡであった場合、式１３のＶ１－Ｉｏｕｔ特性関係式から、実際の感光体１３の表面電位Ｖｄは－６５０Ｖ（すなわち誤差電位Δｄが－５０Ｖ）であると検出することができる。

図８は、本実施形態の第１帯電ＤＣバイアス（Ｖ１）と除電電流（Ｉｏｕｔ）との経時関係を示す図である。図８に示すように、作像時の第１帯電ＤＣバイアスＶ１（－７００Ｖ）に対し、感光体１３の表面電位Ｖｄが誤差電位ΔＶｄ（－５０Ｖ）だけ低下していることが分かる（－６５０Ｖ）。

したがって、所望の感光体１３の表面電位Ｖｄ（－７００Ｖ）に対し、第１帯電ＤＣバイアスＶ１を誤差電位ΔＶｄ（－５０Ｖ）だけ高く設定することにより（－７５０Ｖ）、所望の電位に感光体１３を帯電させることができる。ひいては、地汚れ又はキャリア付着等の異常画像の発生を抑制することができる。

＜＜実施例１＞＞
以下、感光体１３の線速λに応じて第１帯電ＤＣバイアスＶ１を設定する実施例１について説明する。

まず、除電電流（正極性の出力電流Ｉｏｕｔ）と電流帰還信号電圧ＦＢＶとの関係について説明する。電流帰還信号電圧ＦＢＶは、前述の式１０を用いて導出できる。例えば、電流検出抵抗Ｒ１の検出抵抗値Ｒｄｅｔを５０ｋΩとし、高圧電源１１の出力電圧Ｖｏｕｔを－１５０Ｖとし、ブリーダ抵抗Ｒ２～Ｒ３の内部抵抗値Ｒｉｎｔを２ＭΩとする。この時、図７に示す例における除電電流（正極性の出力電流Ｉｏｕｔ）と電流帰還信号電圧ＦＢＶとの関係は、図９に示すようになる。

図９は、実施例１の除電電流（Ｉｏｕｔ）と電流帰還信号電圧（ＦＢＶ）との初期関係を示す図である。実使用上は、マシンのスペックとして線速λに幾つかの種類があるが、前述の式４で示した通り、感光体１３の線速λによって流れる除電電流は変化する。感光体１３の線速λを、１００ｍｍ／ｓ，２００ｍｍ／ｓ，３００ｍｍ／ｓとした時の除電電流（正極性の出力電流Ｉｏｕｔ）と電流帰還信号電圧ＦＢＶの関係を図１０に示す。

図１０は、実施例１の線速変化時の除電電流（Ｉｏｕｔ）と電流帰還信号電圧（ＦＢＶ）との関係を示す図である。例えば、制御基板２０のＡ／Ｄコンバータ４５の電源電圧が３．３Ｖの場合、電流帰還信号電圧ＦＢＶが３．３Ｖ以上となるとＡ／Ｄコンバータ４５が電圧を検出できず、耐圧を超えるとＡ／Ｄコンバータ４５の破損にも繋がる。同様に、電流帰還信号電圧ＦＢＶが０Ｖ以下の場合も、Ａ／Ｄコンバータ４５が電圧を検出できないか、又はＡ／Ｄコンバータ４５の破損に繋がる。

感光体１３の全ての線速λを網羅するような電流検出抵抗Ｒ１の検出抵抗値Ｒｄｅｔを選定する（つまり検出抵抗値Ｒｄｅｔを下げる）ことにより、Ａ／Ｄコンバータ４５の制約の問題は解決できる。しかし、各線速λで使われる電流帰還信号電圧ＦＢＶの電圧範囲が狭くなり、電圧検出分解能が低下してしまう。

そこで、本開示の技術では、Ａ／Ｄコンバータ４５又は電流検出抵抗Ｒ１等の電子部品の制約に起因する課題を解決するため、感光体１３の線速λに応じて感光体１３を帯電させる第１帯電ＤＣバイアスＶ１を最適化する。

図１１は、実施例１の線速λに応じた第１帯電ＤＣバイアスＶ１の設定を示す図である。第１帯電ＤＣバイアスＶ１の絶対値は、線速λが速いほど小さく、線速λが遅いほど大きい。演算処理部２５は、線速λに応じて作像時の第１帯電ＤＣバイアスＶ１を設定する。これにより、線速変化時の除電電流（正極性の出力電流Ｉｏｕｔ）と電流帰還信号電圧ＦＢＶとの関係は、図１２に示すようになる。

図１２は、実施例１の線速変化時の除電電流（Ｉｏｕｔ）と電流帰還信号電圧（ＦＢＶ）との関係を示す図である。なお、第１帯電ＤＣバイアスＶ１と線速λ以外の各パラメータは、図７又は図９の例で使用したものと同じである。

線速λに応じた第１帯電ＤＣバイアスＶ１を印加することにより、いずれの線速λであっても電流検出抵抗Ｒ１の検出抵抗値Ｒｄｅｔを下げることなく、０Ｖ～３．３Ｖの電流帰還信号電圧ＦＢＶを発生させることができる。つまり高い分解能で除電電流を検出することができ、ひいては感光体１３の表面電位Ｖｄの検出精度を高めることができる。

以下、実施例１の画像形成装置１の制御方法について説明する。図１３は実施例１のＶ１－Ｉｏｕｔ特性関係式を算出するフローチャートであり、図１４は実施例１の第１帯電ＤＣバイアスを決定するフローチャートである。

これらフローチャートの機能は、演算処理部２５のＣＰＵ４４等のプロセッサ又はコンピュータに実行させるプログラムによって実現される。

図１３に示すフローチャートは、帯電ローラ１２の使用初期において、感光体１３の線速λに応じた複数種類の第１帯電ＤＣバイアスＶ１を印加して複数種類の出力電流Ｉｏｕｔを検出し、Ｖ１－Ｉｏｕｔ特性関係式を算出してメモリ２４に格納する処理である。

図１４に示すフローチャートは、帯電ローラ１２の経時変化後において、検出した出力電流ＩｏｕｔとＶ１－Ｉｏｕｔ特性関係式から感光体１３の表面電位Ｖｄ（すなわち誤差電位Δｄ）を検出し、誤差電位Δｄに基づいて帯電ＤＣバイアスを決定する処理である。

まず図１３を参照して帯電ローラ１２の使用初期における画像形成装置の動作について説明する。

ステップＳ１１では、制御基板２０の演算処理部２５が感光体１３の線速λに応じて適正な第１帯電ＤＣバイアスＶ１を決定する。本例では、図１１に示すＶ１＿１～Ｖ１＿６の６種類の第１帯電ＤＣバイアスＶ１を予め設定した例について説明するが、第１帯電ＤＣバイアスＶ１の種類の数は２種類以上であれば幾つでもよい。

このとき、演算処理部２５は、第１帯電ＤＣバイアスＶ１が線速λに適した適正値である場合は第１帯電ＤＣバイアスＶ１を変更せず、第１帯電ＤＣバイアスＶ１が線速λに適した適正値でない場合は第１帯電ＤＣバイアスを変更する。

ステップＳ１２～ステップＳ１８は、６種類の第１帯電ＤＣバイアスＶ１（Ｖ１＿Ｎ，Ｎは１～６の整数）について、演算処理部２５が除電電流（Ｉ＿Ｎ，Ｎは１～６の整数）をそれぞれ算出するループ処理である。ステップＳ１２では、演算処理部２５が変数Ｎに１を代入する。

ステップＳ１３において、演算処理部２５が制御信号Ｃ１を帯電ＤＣバイアス生成部２１に送出することにより、帯電ＤＣバイアス生成部２１が第１帯電ＤＣバイアスＶ１（Ｖ１＿Ｎ）の印加を開始する。

ステップＳ１４では、感光体１３の表面を一様に帯電させるため、演算処理部２５は感光体１３が一周以上回転するまで待機し、帯電ＤＣバイアス生成部２１が第１帯電ＤＣバイアスＶ１を印加し続ける。なお、本実施例では、感光体１３が一周以上回転する時間だけ待機するとしているが、１周以下の時間だけ待機しても問題ない。

ステップＳ１５では、演算処理部２５が第１帯電ＤＣバイアスＶ１（Ｖ＿Ｎ）から第２帯電ＤＣバイアスＶ０へ切替える制御信号Ｃ１を帯電ＤＣバイアス生成部２１に送出する。これにより、帯電ＤＣバイアス生成部２１が第２帯電ＤＣバイアスＶ０（－１５０Ｖ）の印加を開始する。第１帯電ＤＣバイアスＶ１から第２帯電ＤＣバイアスＶ０へ切替えることにより、感光体１３を除電する。なお、第２帯電ＤＣバイアスＶ０を印加する時間は、感光体１３の１周分の時間でもよいし、或いは１周分以上の時間又は１周分以下の時間でもよい。

ステップＳ１６では、演算処理部２５は、第２帯電ＤＣバイアスＶ０の印加中に帯電ＤＣ電流検知部２３により検知された電流帰還信号ＦＢを受取り、前述の式１０から電流帰還信号電圧ＦＢＶを除電電流（正極性の出力電流Ｉｏｕｔ）に換算する。

なお、演算処理部２５での電流帰還信号ＦＢの受取り方と、除電電流への換算の仕方については限定されない。例えば、除電電流の発生中に複数回サンプリングしてサンプリングの平均値から除電電流に換算してもよいし、又は特定のタイミングの１ポイントから除電電流に換算してもよい。

ステップＳ１７では、演算処理部２５が変数Ｎをインクリメントし（Ｎ＝Ｎ＋１）、ステップＳ１８では、演算処理部２５がループ処理の終了条件（Ｎ＝６？）を判定する。

ステップＳ１９では、図７に示すように演算処理部２５が第１帯電ＤＣバイアスＶ１（Ｖ１＿Ｎ）と除電電流（Ｉ＿Ｎ）の関係をプロットし、Ｖ１－Ｉｏｕｔ特性関係式をメモリ２４に格納する。

次に図１４を参照して帯電ローラ１２の経時変化後における画像形成装置１の動作について説明する。

ステップＳ２１において、演算処理部２５は制御信号Ｃ１を帯電ＤＣバイアス生成部２１に送出することにより、帯電ＤＣバイアス生成部２１が第１帯電ＤＣバイアスＶ１の印加を開始する。

ステップＳ２２では、感光体１３の表面を一様に帯電させるため、演算処理部２５は感光体１３が一周以上回転するまで待機し、帯電ＤＣバイアス生成部２１が第１帯電ＤＣバイアスＶ１を印加し続ける。なお、本実施例では、感光体１３が一周以上回転する時間だけ待機としているが、１周以下の時間だけ待機しても問題ない。

第１帯電ＤＣバイアスＶ１は、画像形成装置１内の他の調整動作によって補正された帯電ＤＣバイアスでもよいし、或いは温湿度又は経時劣化等から補正された帯電ＤＣバイアスでもよいし、或いは特定の固定値でもよい。

ステップＳ２３では、演算処理部２５が第１帯電ＤＣバイアスＶ１から第２帯電ＤＣバイアスＶ０へ切替える制御信号Ｃ１を帯電ＤＣバイアス生成部２１に送出する。これにより、帯電ＤＣバイアス生成部２１が第２帯電ＤＣバイアスＶ０（－１５０Ｖ）の印加を開始する。第１帯電ＤＣバイアスＶ１から第２帯電ＤＣバイアスＶ０へ切替えることにより、感光体１３を除電する。なお、第２帯電ＤＣバイアスＶ０を印加する時間は、感光体１３の１周分の時間でもよいし、或いは１周分以上の時間又は１周分以下の時間でもよい。

ステップＳ２４では、演算処理部２５は、帯電ＤＣ電流検知部２３により検知された電流帰還信号ＦＢを受取り、前述の式１０から電流帰還信号電圧ＦＢＶを除電電流（正極性の出力電流Ｉｏｕｔ）に換算する。

なお、演算処理部２５での電流帰還信号ＦＢの受取り方と、除電電流への換算の仕方については限定されない。例えば、除電電流の発生中に複数回サンプリングしてサンプリングの平均値から除電電流に換算してもよいし、又は特定のタイミングの１ポイントから除電電流に換算してもよい。

ステップＳ２５において、演算処理部２５は、ステップＳ１９にてメモリ２４に格納しておいたＶ１－Ｉｏｕｔ特性関係式から、本フローチャート実行時に印加した第１帯電ＤＣバイアスＶ１により感光体１３の表面電位Ｖｄを検出する。すなわち、演算処理部２５は、誤差電位ΔＶｄ（第１帯電ＤＣバイアスＶ１と感光体１３の表面電位Ｖｄとの差分）を検出する。

ステップＳ２６では、演算処理部２５が、誤差電位ΔＶｄに基づき、所望の表面電位Ｖｄに感光体１３を帯電させるのに必要な第１帯電ＤＣバイアスＶ１を決定する。つまり、演算処理部２５は、第１帯電ＤＣバイアスＶ１を誤差電位ΔＶｄの分だけ高めるように作像時の第１帯電ＤＣバイアスＶ１を補正する。演算処理部２５は、決定した第１帯電ＤＣバイアスＶ１を、次回以降の印刷動作時に使用する。

＜＜実施例１の作用効果＞＞
実施例１によれば、感光体１３の線速λに応じて第１帯電ＤＣバイアスＶ１を変更する。したがって、Ａ／Ｄコンバータ４５又は電流検出抵抗Ｒ１等の電子部品の制約に関わらず、電流検出精度を向上させ、ひいては感光体１３の表面電位Ｖｄの検出精度を高めることができる。

また、画像形成装置１の使用初期（例えば帯電ローラ１２の使用初期）において、線速λに応じた複数種類の第１帯電ＤＣバイアスＶ１（Ｖ１＿１～Ｖ１＿６）を印加し、複数種類の出力電流Ｉｏｕｔ（Ｉ＿Ｎ）を検出してプロットする。これにより、Ｖ１－Ｉｏｕｔ特性関係式をメモリ２４に格納しておく。

そして、画像形成装置１の経時変化後（例えば帯電ローラ１２の経時変化後）において、第１帯電ＤＣバイアスから第２帯電ＤＣバイアスへ切替え、第２帯電ＤＣバイアスの印加中に正極性の出力電流Ｉｏｕｔ（除電電流）を検出する。或いは、第２帯電ＤＣバイアスから第１帯電ＤＣバイアスへ切替え、第１帯電ＤＣバイアスの印加中に負極性の出力電流Ｉｏｕｔ（帯電電流）を検出する。そして、感光体１３の表面電位Ｖｄ（すなわち誤差電位ΔＶｄ）を検出する。

以降の印刷動作時において、第１帯電ＤＣバイアスＶ１を誤差電位ΔＶｄの分だけ高く設定することにより、所望の表面電位Ｖｄに感光体１３を帯電させることができる。ひいては、地汚れ又はキャリア付着等の異常画像の発生を抑制することができる。

＜＜実施例２＞＞
以下、感光体１３の表層の膜厚ｄに応じた第１帯電ＤＣバイアスＶ１の設定例について説明する。

前述の式４から出力電流Ｉｏｕｔ（除電電流又は帯電電流）は、感光体１３の表層の膜厚ｄにも依存することが分かる。膜厚ｄは、感光体１３によってばらつくため、出力電流Ｉｏｕｔの検出の誤差因子となる。

感光体１３の表層の膜厚が２０μｍ，３０μｍ，４０μｍとなった場合の第１帯電ＤＣバイアスＶ１と除電電流（正極性の出力電流Ｉｏｕｔ）との関係を図１５に示す。図１５は、実施例２の膜厚変化時の第１帯電ＤＣバイアス（Ｖ１）と除電電流（Ｉｏｕｔ）との関係を示す図である。図１５に示すように、膜厚ｄが薄くなるにつれて除電電流（Ｉｏｕｔ）が大きくなることが分かる。

図１６～図１７は、実施例２の膜厚変化時の除電電流（Ｉｏｕｔ）と電流帰還信号電圧（ＦＢＶ）との関係を示す図である。なお、膜厚ｄ以外の各パラメータは、図７又は図９の例で使用したものと同じである。

図１６に示すように、感光体１３の線速λが１００ｍｍ／ｓの場合は、電流帰還信号電圧ＦＢＶが１．８Ｖ～３．５２５Ｖの範囲となっている。電圧範囲がＡ／Ｄコンバータ４５の電源電圧３．３Ｖを超えており、且つ、１．８Ｖ以下の電圧範囲は使われないため、電流検出分解能が低い。

逆に、図１７に示すように、感光体１３の線速λが３００ｍｍ／ｓの場合は、電流帰還信号電圧ＦＢＶが－２．１Ｖ～３．０７５Ｖの範囲となっており、０Ｖ以下の電圧が印加されることにより、Ａ／Ｄコンバータ４５を破損させる恐れがある。

感光体１３の表層の膜厚ｄのバラツキ、及び感光体１３の線速λ等の誤差因子を含めて全てを網羅した電流検出抵抗Ｒ１の検出抵抗値Ｒｄｅｔを選定することにより、Ａ／Ｄコンバータ４５の制約の問題は解決できる。しかし、実施例１以上に電流検出分解能が低下してしまう。

そこで、本開示の技術では、Ａ／Ｄコンバータ４５又は電流検出抵抗Ｒ１等の電子部品の制約に起因する課題を解決するため、感光体１３の表層の膜厚ｄに応じて感光体１３を帯電させる第１帯電ＤＣバイアスＶ１を最適化する。

前述の式４及び図１５から分かるように、感光体１３の表層の膜厚ｄによってＶ１－Ｉｏｕｔ特性の傾き（第１帯電ＤＣバイアスＶ１と出力電流Ｉｏｕｔの関係式の傾き）が変化し、Ｖ１－Ｉｏｕｔ特性の傾きは感光体１３の表層の膜厚ｄに比例する。図１８は、実施例２の膜厚ｄとＶ１－Ｉｏｕｔ特性の傾きとの関係を示す図である。図１８には、感光体１３の表層の膜厚が２０μｍ～４０μｍの時のＶ１－Ｉｏｕｔ特性の傾きが示されている。

したがって、帯電ローラ１２の使用初期において、導出したＶ１－Ｉｏｕｔ特性の傾きから感光体１３の表層の膜厚ｄを検出し、検出した膜厚ｄに応じて第１帯電ＤＣバイアスＶ１を最適化する。そして、帯電ローラ１２の経時変化後において、感光体１３の表面電位Ｖｄの検出を実行することにより、最適な範囲で電流を検出でき、ひいては感光体１３の表面電位Ｖｄの検出精度を高めることができるようになる。

図１９は、実施例２の膜厚ｄに応じた第１帯電ＤＣバイアスＶ１の設定を示す図である。例えば、図１９に示すように感光体１３の表層の膜厚ｄに応じて第１帯電ＤＣバイアスＶ１を設定することにより、除電電流（Ｉｏｕｔ）と電流帰還信号電圧（ＦＢＶ）との関係は図２０のようになる。図２０は、実施例２の膜厚変化時の除電電流（Ｉｏｕｔ）と電流帰還信号電圧（ＦＢＶ）との関係を示す図である。

つまり、いずれの膜厚ｄであっても電流検出抵抗Ｒ１の検出抵抗値Ｒｄｅｔを下げることなく、０Ｖ～３．３Ｖの電流帰還信号電圧ＦＢＶを発生させることができるため、高い分解能で除電電流を検出することができる。なお、第１帯電ＤＣバイアスＶ１と膜厚ｄ以外の各パラメータは、図７又は図９の例で使用したものと同じである。

また、実施例１の感光体１３の線速λと、実施例２の感光体１３の表層の膜厚ｄとに応じた第１帯電ＤＣバイアスＶ１の設定は、両者を組み合わせたものでもよい。

実施例２において、演算処理部２５は、実施例１で説明した図１３のステップＳ１９においてプロットした第１帯電ＤＣバイアスＶ１（Ｖ１＿Ｎ）と除電電流（Ｉ＿Ｎ）との関係（すなわちＶ１－Ｉｏｕｔ特性の傾き）から、感光体１３の表層の膜厚ｄを検出する。

そして、演算処理部２５は、検出した感光体１３の表層の膜厚ｄの値に基づき、図１３のステップＳ１１において、膜厚ｄに応じた適正な第１帯電ＤＣバイアスＶ１を決定する。本例においても、図１９に示すＶ１＿１～Ｖ１＿６の６種類の第１帯電ＤＣバイアスＶ１を予め設定した例について説明するが、第１帯電ＤＣバイアスＶ１の種類の数は２種類以上であれば幾つでもよい。

このとき、演算処理部２５は、第１帯電ＤＣバイアスＶ１が膜厚ｄに適した適正値である場合は第１帯電ＤＣバイアスＶ１を変更せず、第１帯電ＤＣバイアスＶ１が膜厚ｄに適した適正値でない場合は第１帯電ＤＣバイアスを変更する。

演算処理部２５は、検出した膜厚ｄをメモリ２４に格納しておき、図１４のフローチャートの実行時に、検出した膜厚ｄ又は検出した出力電流Ｉｏｕｔと膜厚ｄの双方に応じて感光体１３の表面電位Ｖｄ（すなわち誤差電位ΔＶｄ）を検出する。他の動作は、実施例１で説明した図１３及び図１４のフローチャートと同様のため、説明を省略する。

＜＜実施例２の作用効果＞＞
実施例２によれば、Ｖ１－Ｉｏｕｔ特性の傾きから感光体１３の表層の膜厚ｄを検出し、検出した膜厚ｄに応じて第１帯電ＤＣバイアスＶ１を変更する。したがって、Ａ／Ｄコンバータ４５又は電流検出抵抗Ｒ１等の電子部品の制約に関わらず、電流検出精度を向上させ、ひいては感光体１３の表面電位Ｖｄの検出精度を高めることができる。

また、画像形成装置１の使用初期（例えば帯電ローラ１２の使用初期）において、膜厚ｄに対応する複数種類の第１帯電ＤＣバイアスＶ１（Ｖ１＿１～Ｖ１＿６）を印加し、複数種類の出力電流Ｉｏｕｔ（Ｉ＿Ｎ）を検出してプロットする。これにより、Ｖ１－Ｉｏｕｔ特性関係式をメモリ２４に格納しておく。

そして、画像形成装置１の経時変化後（例えば帯電ローラ１２の経時変化後）において、第１帯電ＤＣバイアスから第２帯電ＤＣバイアスへ切替え、第２帯電ＤＣバイアスの印加中に正極性の出力電流Ｉｏｕｔ（除電電流）を検出する。或いは、第２帯電ＤＣバイアスから第１帯電ＤＣバイアスへ切替え、第１帯電ＤＣバイアスの印加中に負極性の出力電流Ｉｏｕｔ（除電電流）を検出する。そして、感光体１３の表面電位Ｖｄ（すなわち誤差電位ΔＶｄ）を検出する。

以降の印刷動作時において、第１帯電ＤＣバイアスＶ１を誤差電位ΔＶｄの分だけ高く設定することにより、所望の表面電位Ｖｄに感光体１３を帯電させることができる。ひいては、地汚れ又はキャリア付着等の異常画像の発生を抑制することができる。

上記で説明した実施形態の各種機能は、一又は複数の処理回路によって実現することが可能である。ここで、本明細書における「処理回路」は、電子回路で実装するプロセッサのようにソフトウェアで各機能を実行するようにプログラミングしたプロセッサを含む。或いは、「処理回路」は、各機能を実行するように設計したＡＳＩＣ（Application Specific Integrated Circuit）、又はＤＳＰ（Digital Signal Processor）等のデバイスを含む。また、「処理回路」は、ＦＰＧＡ（Field Programmable Gate Array）又は従来の回路モジュール等のデバイスを含む。

本開示の態様は、例えば以下の通りである。
＜１＞ 像担持体と、電圧を生成する電源と、前記像担持体に隣接して配置されていて前記電圧を印加される電圧印加部材と、前記電源の前記電圧を制御する制御部と、を備え、前記制御部は、前記電圧を第１ＤＣバイアスと前記第１ＤＣバイアスとは異なる第２ＤＣバイアスとの間で切替え、前記第２ＤＣバイアスの印加中に前記電源と前記像担持体との間に流れる電流のＤＣ成分に基づき、前記像担持体の速度に応じて前記第１ＤＣバイアスを変更する、画像形成装置である。
＜２＞ 前記第１ＤＣバイアスの絶対値は、前記速度が速いほど小さく、前記速度が遅いほど大きい、前記＜１＞に記載の画像形成装置である。
＜３＞ 前記第１ＤＣバイアスの絶対値は、前記第２ＤＣバイアスの絶対値より大きい、前記＜１＞又は＜２＞に記載の画像形成装置である。
＜４＞ 前記制御部は、検出した前記電流に応じて前記像担持体の表層の膜厚を検出する、前記＜１＞～＜３＞のいずれか一つに記載の画像形成装置である。
＜５＞ 前記制御部は、前記像担持体の表層の膜厚に応じて前記第１ＤＣバイアスを変更する、前記＜１＞～＜４＞のいずれか一つに記載の画像形成装置である。
＜６＞ 前記制御部は、前記第１ＤＣバイアスが前記像担持体の前記速度又は前記像担持体の表層の膜厚に適した適正値である場合は前記第１ＤＣバイアスを変更せず、前記第１ＤＣバイアスが前記像担持体の前記速度又は前記膜厚に適した適正値でない場合は前記第１ＤＣバイアスを変更する、前記＜１＞～＜５＞のいずれか一項に記載の画像形成装置である。
＜７＞ 前記制御部は、検出した前記電流、又は検出した前記像担持体の表層の膜厚、又は検出した前記電流と前記膜厚の双方に応じて前記像担持体の表面電位を検出する、前記＜１＞～＜６＞のいずれか一つに記載の画像形成装置である。
＜８＞ 前記制御部は、検出した前記像担持体の表面電位に基づき、作像時のＤＣバイアスを補正する、前記＜７＞に記載の画像形成装置である。
＜９＞ 前記電源は、ＤＣバイアスとＡＣバイアスを重畳した振動電圧を前記電圧印加部材に印加する、前記＜１＞～＜８＞のいずれか一つに記載の画像形成装置である。
＜１０＞画像形成装置の制御方法であって、前記画像形成装置が、
像担持体に隣接して配置された電圧印加部材に印加する電圧を第１ＤＣバイアスと前記第１ＤＣデバイスとは異なる第２ＤＣバイアスとの間で切替えるステップと、
前記第２ＤＣバイアスの印加中に前記電圧を生成する電源と前記像担持体との間に流れる電流のＤＣ成分を検出するステップと、
前記像担持体の速度に応じて前記第１ＤＣバイアスを変更するステップと、
を実行する、制御方法である。
＜１１＞画像形成装置を制御するコンピュータに、
像担持体に隣接して配置された電圧印加部材に印加する電圧を第１ＤＣバイアスと前記第１ＤＣデバイスとは異なる第２ＤＣバイアスとの間で切替えるステップと、
前記第２ＤＣバイアスの印加中に前記電圧を生成する電源と前記像担持体との間に流れる電流のＤＣ成分を検出するステップと、
前記像担持体の速度に応じて前記第１ＤＣバイアスを変更するステップと、
を実行させる、プログラムである。

１ 画像形成装置
２ 自動原稿送り装置
３ 画像読取装置
４ 書込装置
５ 印刷装置
６ 感光体ドラム
７ 現像装置
８ 搬送ベルト
９ 定着装置
１０ 作像部
１１ 高圧電源
１２ 帯電ローラ
１３ 感光体
１４ 露光器
１５ 現像器
１６ 高圧電源
１７ １次転写ローラ
１８ 中間転写ベルト
１９ 除電器
２０ 制御基板
２１ 帯電ＤＣバイアス生成部
２２ 帯電ＡＣバイアス生成部
２３ 帯電ＤＣ電流検知部
２４ メモリ
２５ 演算処理部
３１ 駆動回路
３２ トランス
３３ 電流検出回路
３４ 電圧検出回路
３５ 電圧モニタ
３６ 制御部
４１ ＲＯＭ
４２ ＲＡＭ
４３ ＮＶＲＡＭ
４４ ＣＰＵ
４５ Ａ／Ｄコンバータ
４６ Ｄ／Ａコンバータ
４７ 入出力回路
４８ バス
Ｃ１ 制御信号
Ｃ２ 制御信号
ｄ 膜厚
ＦＢ 電流帰還信号
ＦＢＶ 電流帰還信号電圧
Ｉｏｕｔ 出力電流（帯電電流又は除電電流）
Ｉｉｎｔ 内部電流
Ｒ１ 電流検出抵抗
Ｒ２ ブリーダ抵抗
Ｒ３ ブリーダ抵抗
Ｒｄｅｔ 検出抵抗値
Ｒｉｎｔ 内部抵抗値
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
Ｖ１ 第１帯電ＤＣバイアス
Ｖ０ 第２帯電ＤＣバイアス
Ｖｄ０ 帯電前の表面電位
Ｖｄ 帯電後の表面電位
λ 線速

特開２０１５－１５８６０２号公報

Claims (11)

1. 像担持体と、
   電圧を生成する電源と、
   前記像担持体に隣接して配置されていて前記電圧を印加される電圧印加部材と、
   前記電源の前記電圧を制御する制御部と、
   を備え、
   前記制御部は、前記電圧を第１ＤＣバイアスと前記第１ＤＣバイアスとは異なる第２ＤＣバイアスとの間で切替え、前記第２ＤＣバイアスの印加中に前記電源と前記像担持体との間に流れる電流のＤＣ成分に基づき、前記像担持体の速度に応じて前記第１ＤＣバイアスを変更する、画像形成装置。
2. 前記第１ＤＣバイアスの絶対値は、前記速度が速いほど小さく、前記速度が遅いほど大きい、請求項１に記載の画像形成装置。
3. 前記第１ＤＣバイアスの絶対値は、前記第２ＤＣバイアスの絶対値より大きい、請求項１又は２に記載の画像形成装置。
4. 前記制御部は、検出した前記電流に応じて前記像担持体の表層の膜厚を検出する、請求項１又は２に記載の画像形成装置。
5. 前記制御部は、前記像担持体の表層の膜厚に応じて前記第１ＤＣバイアスを変更する、請求項１又は２に記載の画像形成装置。
6. 前記制御部は、前記第１ＤＣバイアスが前記像担持体の前記速度又は前記像担持体の表層の膜厚に適した適正値である場合は前記第１ＤＣバイアスを変更せず、前記第１ＤＣバイアスが前記像担持体の前記速度又は前記膜厚に適した適正値でない場合は前記第１ＤＣバイアスを変更する、請求項１又は２に記載の画像形成装置。
7. 前記制御部は、検出した前記電流、又は検出した前記像担持体の表層の膜厚、又は検出した前記電流と前記膜厚の双方に応じて前記像担持体の表面電位を検出する、請求項１又は２に記載の画像形成装置。
8. 前記制御部は、検出した前記像担持体の表面電位に基づき、作像時のＤＣバイアスを補正する、請求項７に記載の画像形成装置。
9. 前記電源は、ＤＣバイアスとＡＣバイアスを重畳した振動電圧を前記電圧印加部材に印加する、請求項１又は２に記載の画像形成装置。
10. 画像形成装置の制御方法であって、前記画像形成装置が、
    像担持体に隣接して配置された電圧印加部材に印加する電圧を第１ＤＣバイアスと前記第１ＤＣバイアスとは異なる第２ＤＣバイアスとの間で切替えるステップと、
    前記第２ＤＣバイアスの印加中に前記電圧を生成する電源と前記像担持体との間に流れる電流のＤＣ成分を検出するステップと、
    前記像担持体の速度に応じて前記第１ＤＣバイアスを変更するステップと、
    を実行する、制御方法。
11. 画像形成装置を制御するコンピュータに、
    像担持体に隣接して配置された電圧印加部材に印加する電圧を第１ＤＣバイアスと前記第１ＤＣバイアスとは異なる第２ＤＣバイアスとの間で切替えるステップと、
    前記第２ＤＣバイアスの印加中に前記電圧を生成する電源と前記像担持体との間に流れる電流のＤＣ成分を検出するステップと、
    前記像担持体の速度に応じて前記第１ＤＣバイアスを変更するステップと、
    を実行させる、プログラム。

Images