JP2024008044A - 電流ドライバ - Google Patents

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Abstract

【課題】低耐圧トランジスタにて電流ドライバ用の回路を形成する。【解決手段】駆動電圧(VDRV)が加わる端子と出力端子(OUT)との間に設けられる負荷(2)に対し、駆動電流を供給する電流ドライバであって、出力端子及びグランド間において互いに直列接続された第1トランジスタ(M1)及び第2トランジスタ(M2)と、各トランジスタの状態を制御する制御回路と、を備える。第1トランジスタが第2トランジスタよりも低電位側に配置される。各トランジスタがオンとされることで駆動電流が各トランジスタを通じて負荷に供給される。出力端子に加わる出力端子電圧(VOUT)を複数の抵抗(R1~R4)を用いて分圧することで得た第1電圧(V1)及び第2電圧(V2)により、第1トランジスタ及び第2トランジスタ間の接続ノード、並びに、第2トランジスタの制御電極をバイアスする。【選択図】図3

Description

本開示は、電流ドライバに関する。
駆動電圧に基づく駆動電流を負荷に供給する回路として、電流ドライバがある。電流ドライバは負荷に接続され、必要なタイミングにおいて駆動電流を負荷に供給する。
特開2007-127912号公報
この種の電流ドライバをトランジスタを用いて構成することができる。この際、電流ドライバ内のトランジスタに駆動電圧が加わり得ることを考慮して、駆動電圧以上の耐圧を持つトランジスタを用いることが一般的である。但し、駆動電圧未満の耐圧のトランジスタにて様々な回路が構成された装置において、駆動電圧以上の耐圧を持つトランジスタを別途に形成することは、コストアップに繋がる。また、トランジスタにおける耐圧の増大はトランジスタのサイズ増大を招く。
本開示は、低耐圧トランジスタ(具体的には例えば負荷の駆動電圧よりも低い耐圧のトランジスタ)にて負荷の電流駆動を実現する電流ドライバを提供することを目的とする。
本開示に係る電流ドライバは、駆動電圧が加わる端子と出力端子との間に設けられる負荷に対し、駆動電流を供給するよう構成される電流ドライバであって、前記出力端子とグランドとの間において互いに直列接続された第1トランジスタ及び第2トランジスタと、前記第1トランジスタ及び前記第2トランジスタの状態を制御するよう構成された制御回路と、を備え、前記第1トランジスタが前記第2トランジスタよりも低電位側に配置され、前記第1トランジスタ及び前記第2トランジスタがオンとされることで前記駆動電流が前記第1トランジスタ及び前記第2トランジスタを通じて前記負荷に供給され、前記出力端子に加わる出力端子電圧を複数の抵抗を用いて分圧することで得た第1電圧及び第2電圧により、前記第1トランジスタ及び前記第2トランジスタ間の接続ノード、並びに、前記第2トランジスタの制御電極をバイアスするである。
本開示によれば、低耐圧トランジスタ(具体的には例えば負荷の駆動電圧よりも低い耐圧のトランジスタ)にて負荷の電流駆動を実現する電流ドライバを提供することが可能となる。
図1は、本開示の実施形態に係るセンサシステムの全体構成図である。 図2は、参考構成に係る駆動回路の回路図である。 図3は、本開示の実施形態に属する第1実施例に係り、駆動回路の回路図である。 図4は、本開示の実施形態に属する第1実施例に係り、駆動用トランジスタのゲート信号を生成するための回路を示す図である。 図5は、本開示の実施形態に属する第1実施例に係り、基本駆動状態における駆動回路の様子を示す図である。 図6は、本開示の実施形態に属する第2実施例に係り、駆動回路の回路図である。 図7は、本開示の実施形態に属する第3実施例に係り、駆動回路の回路図である。 図8は、本開示の実施形態に属する第4実施例に係り、スタンバイ状態における駆動回路の様子を示す図である。 図9は、本開示の実施形態に属する第4実施例に係り、基本駆動状態における駆動回路の様子を示す図である。 図10は、本開示の実施形態に属する第4実施例に係り、パワーダウン状態における駆動回路の様子を示す図である。 図11は、本開示の実施形態に属する第4実施例に係り、電源オフ状態における駆動回路の様子を示す図である。
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる0V(ゼロボルト)の電位を有する基準導電部を指す又は0Vの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。0Vの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。
MOSFETを含むFET(電界効果トランジスタ)として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態(遮断状態)を指す。FETに分類されないトランジスタについても同様である。MOSFETは、特に記述無き限り、エンハンスメント型のMOSFETであると解される。MOSFETは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のMOSFETにおいて、バックゲートはソースに短絡されていると考えて良い。
MOSFETの電気的特性にはゲート閾電圧が含まれる。Nチャネル型且つエンハンスメント型のMOSFETである任意のトランジスタについて、当該トランジスタのゲート電位が当該トランジスタのソース電位よりも高く、且つ、当該トランジスタのゲート-ソース間電圧(ソース電位から見たゲート電位)の大きさが当該トランジスタのゲート閾電圧以上であるとき、当該トランジスタはオン状態となり、そうでないとき、当該トランジスタはオフ状態となる。Pチャネル型且つエンハンスメント型のMOSFETである任意のトランジスタについて、当該トランジスタのゲート電位が当該トランジスタのソース電位よりも低く、且つ、当該トランジスタのゲート-ソース間電圧(ソース電位から見たゲート電位)の大きさが当該トランジスタのゲート閾電圧以上であるとき、当該トランジスタはオン状態となり、そうでないとき、当該トランジスタはオフ状態となる。任意のFETについて、ゲート閾電圧とは、所定の周辺温度環境下において、当該FETのドレイン及びソース間に所定電圧を印加している際に所定の大きさのドレイン電流を流すために必要なゲート-ソース間電圧として定義される。
以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。任意の回路素子、配線、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
図1に本開示の実施形態に係るセンサシステムSYSの全体構成図を示す。センサシステムSYSは、半導体装置1と、負荷2と、MPU(Micro Processing Unit)3、を備える。
半導体装置1は、半導体基板上に形成された半導体集積回路を有する半導体チップと、半導体チップを収容する筐体(パッケージ)と、筐体から半導体装置1の外部に対して露出する複数の外部端子と、を備えた電子部品である。半導体チップを樹脂にて構成された筐体(パッケージ)内に封入することで半導体装置1が形成される。上記複数の外部端子の一部として図1には電源端子PW、グランド端子GND、出力端子OUT、通信端子SCL及びSDAが示されるが、この他の外部端子も半導体装置1に設けられていて良い。
負荷2は駆動電流IDRVの供給を受けて発光する発光素子である。故に、以下では、負荷2を主として発光素子2と称する。発光素子2として、LED(発光ダイオード)又は半導体レーザを用いることができる。半導体レーザは、例えば、垂直共振器型面発光レーザ(Vertical Cavity Surface Emitting Laser)であって良い。発光素子2は第1端及び第2端を有し、発光素子2の第1端は駆動電圧VDRVが加わる端子TVDRVに接続される。発光素子2の第2端は出力端子OUTに接続される。発光素子2の第1端から第2端へ駆動電流IDRVが流れることで発光素子2が発光する。例えば発光素子2がLEDであれば、LEDのアノードが端子TVDRVに接続され、LEDのカソードが出力端子OUTに接続される。発光素子2から出射される光の波長は任意である。発光素子2から出射される光は、可視光であっても良いし、赤外線であっても良い。
半導体装置1と発光素子2とで近接センサが形成される。但し、MPU3も近接センサの構成要素に含まれると解しても良い。半導体装置1は、駆動回路10、受光回路20及び制御回路30を備える。駆動回路10は出力端子OUTに接続され、制御回路30の制御の下、必要なタイミングにて発光素子2に駆動電流IDRVを供給する。発光素子2から出射された光が対象物OBJにて反射する。対象物OBJからの反射光が受光回路20にて受光され、受光結果を示す信号(以下、受光結果信号と称する)が受光回路20から制御回路30に出力される。
受光回路20は、受光素子21、IV変換回路22及びADC23を備える。受光素子21は対象物OBJからの反射光を受け、当該反射光の受光強度に応じた電流を発生させる。フォトダイオード又はフォトトランジスタにて受光素子21を形成できる。IV変換回路22は、受光素子21にて発生された電流を電圧に変換し、変換により得られた電圧を出力する。IV変換回路22の出力電圧は、受光素子21での受光強度が増大するにつれて高くなる。IV変換回路22の出力電圧はアナログ電圧である。ADC23は、アナログ/デジタル変換回路であって、IV変換回路22の出力電圧をデジタル信号に変換するAD変換処理を実行する。AD変換処理により得られたデジタル信号が受光結果信号として、受光回路20から制御回路30に出力される。尚、受光結果信号が得られる限り、受光回路20の構成は様々に変形され得る。
制御回路30は通信端子SCL及びSDAを通じてMPU3に接続され、通信端子SCL及びSDAを通じてMPU3と双方向通信を行う。制御回路30はMPU3と双方向通信を実現するためのインターフェース回路を含む。ここでは、ICの規格に従う2線式シリアル通信にて制御回路30及びMPU3間の双方交通信が実現されることを例示している。但し、制御回路30及びMPU3間の双方向通信が実現できる限り、制御回路30及びMPU3間の接続方法及び通信方式は任意である。MPU3から受信したコマンドに基づき制御回路30は駆動回路10の状態を制御することができる。駆動回路10の状態の制御は、駆動電流IDRVの大きさの制御、及び、発光素子2に対する駆動電流IDRVの供給有無の制御などを含む。また、制御回路30は、受光回路20からの受光結果信号そのもの又は受光結果信号に基づく信号をMPU3に送信することができる。
電源端子PWには基本的に電源電圧VDDが供給される。電源端子PWに対する電源電圧VDDの供給が途絶えることもあるが、以下では、特に記述無き限り、電源端子PWに対して電源電圧VDDが供給されているものとする。半導体装置1内の各回路は電源電圧VDDに基づいて駆動する。グランド端子GNDはグランドに接続される。電源電圧VDD及び駆動電圧VDRVは正の直流電圧である。但し、駆動電圧VDRVは電源電圧VDDよりも高い。
消費電力の削減等を目的とし、超音波センサ用の半導体装置1の電源電圧VDDは比較的低く設定されることを多い。これに対し、発光素子2の特性を考慮して発光素子2の駆動電圧VDRVは電源電圧VDDよりも高く設定されることが多い。例えば、電源電圧VDDは1.7V以上且つ3.6V以下の電圧に設定され、駆動電圧VDRVは3.8V以上且つ4.5V以下の電圧に設定される。
電源電圧VDDの大きさに基づき、半導体装置1内の各MOSFETの耐圧を設定することができる。本実施形態では、以下、説明の具体化のため、3V耐圧のMOSFETを用いて半導体装置1が形成されるものとする。
図2に参考構成に係る駆動回路10refを示す。駆動回路10refは、カレントミラー回路の出力側素子として機能するトランジスタ901と、出力端子OUTとトランジスタ901との間を導通又は非導通とするスイッチ用のトランジスタ902と、静電保護用のトランジスタ903と、を備える。トランジスタ901~903はNチャネル型のMOSFETである。トランジスタ902をトランジスタ901の高電位側に配置した状態で、出力端子OUTとグランドとの間にトランジスタ901及び902が直接接続される。トランジスタ902をオンとすることで、上記カレントミラー回路にて設定された電流が発光素子2並びにトランジスタ901及び902を通じて流れる。
図2の駆動回路10refにおいて、駆動電圧VDRVが3.8V以上且つ4.5V以下であると、トランジスタ901~903の夫々における電極間に3Vを超える電圧が、常時加わる又は加わるタイミングがある。このため、駆動回路10refでは各トランジスタ(901~903)として5V耐圧のMOSFETが用いられる。従って仮に、駆動回路10refを半導体装置1の駆動回路10として用いたならば、3V耐圧のMOSFETと5V耐圧のMOSFETの双方を半導体基板に形成する必要がある。これは半導体装置1を作成するときのマスクの種類を増大させ、コストアップに繋がる。またトランジスタにおける耐圧の増大はトランジスタのサイズ増大を招く。
本実施形態では、以下に示す構成を採用することで、5V耐圧のMOSFETを要することなく3V耐圧のMOSFETにて駆動回路10を形成できる。結果、半導体装置1の全体を5V耐圧のMOSFETを要することなく3V耐圧のMOSFETにて形成することができる。
尚、3V耐圧のMOSFETとは電極間耐圧が3VのMOSFETを指し、5V耐圧のMOSFETとは電極間耐圧が5VのMOSFETを指す。電極間耐圧として6種類の耐圧がある。6種類の耐圧は、ゲート-ソース間耐圧と、ゲート-ドレイン間耐圧と、ドレイン-ソース間耐圧と、ドレイン-バックゲート間耐圧と、ソース-バックゲート間耐圧と、ゲート-バックゲート間耐圧である。3V耐圧のMOSFETでは、6種類の電極間電圧の大きさを、全て3V以下で使用する必要がある。6種類の電極間電圧は、ゲート-ソース間電圧、ゲート-ドレイン間電圧、ドレイン-ソース間電圧、ドレイン-バックゲート間電圧、ソース-バックゲート間電圧、及び、ゲート-バックゲート間電圧である。5V耐圧のMOSFETでも同様である。
以下、複数の実施例の中で、センサシステムSYS(特に駆動回路10)に関わる具体的な構成例、動作例、応用技術、変形技術等を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる(即ち複数の実施例の内の任意の2以上の実施例を組み合わせることも可能である)。
<<第1実施例>>
第1実施例を説明する。図3に第1実施例に係る駆動回路10aを示す。駆動回路10aを図1の駆動回路10として用いることができる。駆動回路10aは、トランジスタM1~M3と、抵抗R1~R6と、ダイオードD1及びD2を備える。トランジスタM1及びM2はNチャネル型のMOSFETであり、トランジスタM3はPチャネル型のMOSFETである。第1実施例において駆動電圧VDRVは3.8V以上且つ4.5V以下の電圧であるとする。トランジスタM1~M3は全て3V耐圧のMOSFETである。尚、以下では、出力端子OUTに加わる電圧を出力端子電圧VOUTと称する。制御回路30は、トランジスタM1~M3のゲート電位を直接的に又は間接的に制御することで、トランジスタM1~M3のオン、オフを制御する。
出力端子OUTはトランジスタM2のドレイン及び抵抗R1の第1端に接続される。トランジスタM2のソース及び抵抗R1の第2端はノードND1に接続される。トランジスタM1のドレイン及び抵抗R2の第1端はノードND1に接続される。トランジスタM1のソースはグランドに接続される。トランジスタM2のゲート及び抵抗R2の第2端はノードND2に接続される。抵抗R3の第1端はノードND2に接続され、抵抗R3の第2端はノードND3に接続される。トランジスタM3のドレイン及び抵抗R4の第1端はノードND3に接続される。抵抗R4の第2端はグランドに接続される。トランジスタM3のソースはノードND4に接続される。尚、ノードND1、ND2、ND3における電圧を、以下、夫々、電圧V1、V2、V3と称する。
ダイオードD1のアノードはグランドに接続される。ダイオードD1のカソードはダイオードD2のアノードに接続され、ダイオードD2のカソードは出力端子OUTに接続される。抵抗R6の第1端は出力端子OUTに接続される。抵抗R6の第2端及び抵抗R5の第1端は、ダイオードD1のカソード及びダイオードD2のアノードに接続される。抵抗R5の第2端はグランドに接続される。ノードND4には所定の内部電圧VREGが加わる。内部電圧VREGは電源電圧VDDに基づき半導体装置1の内部にて生成される正の直流電圧である。内部電圧VREGは駆動電圧VDRVよりも低く、且つ、トランジスタM1~M3の耐圧(3V)よりも低い。
トランジスタM1は駆動電流IDRVの大きさを決定する駆動用トランジスタである。トランジスタM1と他の1以上のMOSFETにてカレントミラー回路が形成され、トランジスタM2がオンであるときに当該カレントミラー回路にて定められた大きさを持つ電流が駆動電流IDRVとしてトランジスタM1のドレイン-ソース間に流れる。
例えば、図4に示すカレントミラー回路11及び定電流源12をドライバ回路10aに設けておくことができる。カレントミラー回路11はNチャネル型のMOSFETであるトランジスタM11と、トランジスタM1とを備える。定電流源12は、内部電圧VREGを元に駆動し、内部電圧VREGが加わる端子からトランジスタM11のドレインに向けて流れる定電流ICCを発生させる。トランジスタM11のドレイン及びゲートとトランジスタM1のゲートは互いに共通接続される。トランジスタM11のソースはグランドに接続される。トランジスタM11及び定電流源12に含まれる各MOSFETは全て3V耐圧のMOSFETである。トランジスタM2がオンであるとき、トランジスタM11のドレイン電流(即ち定電流ICC)に比例する電流がトランジスタM1のドレイン電流として流れ、トランジスタM1のドレイン電流が駆動電流IDRVとして発光素子2に流れる。
制御回路30は定電流源12を作動状態又は非作動状態に制御できる。定電流源12が作動状態であるときに、上述の如く、定電流源12は、内部電圧VREGが加わる端子からトランジスタM11のドレインに向けて流れる定電流ICCを発生させる。結果、定電流源12が作動状態であるときにトランジスタM1はオンとなる。定電流源12の非作動状態において、定電流源12は定電流ICCを発生させない。定電流源12の非作動状態において、トランジスタM1のゲート及びグランド間に設けられたプルダウン抵抗(不図示)を通じて、トランジスタM1のゲート電圧は0Vとなる。結果、定電流源12が非作動状態であるときにトランジスタM1はオフとなる。このように、制御回路30は定電流源12の状態制御を通じてトランジスタM1のゲート電位を制御し、これによってトランジスタM1をオン、オフとする。但し、制御回路30によるトランジスタM1のゲート電位の制御方法は任意であり、制御回路30がトランジスタM1のゲート電位を直接制御するようにしても良い。以下では説明の具体化のため、定電流源12を作動状態、非作動状態に制御することを通じて、トランジスタM1がオン、オフに制御されるものとする。
トランジスタM2は、出力端子OUTとトランジスタM1との間を導通又は非導通とするためのスイッチ用トランジスタである。
トランジスタM3はトランジスタM2をオン、オフするための制御トランジスタである。制御回路30によりトランジスタM3のゲート電位が制御される。
図5に基本駆動状態における駆動回路10aの様子を示す。基本駆動状態では、トランジスタM3のゲート電位が十分に低く設定されることで、トランジスタM3がオンとなり、且つ、定電流源12が作動状態とされることでトランジスタM1がオンとなる。より具体的には例えば、基本駆動状態ではトランジスタM3のゲート電位は0Vとされ、結果、トランジスタM3のゲート-ソース間電圧の大きさがトランジスタM3のゲート閾電圧を超えることでトランジスタM3がオンとなる。また例えば、基本駆動状態では制御回路30により定電流源12が作動状態とされることで、トランジスタM1のゲート電位はトランジスタM1のゲート閾電圧よりも高い1Vとなり、結果、トランジスタM1がオンとなる。
トランジスタM3がオンとなることで、ノードND4から、トランジスタM3、抵抗R3、抵抗R2及びトランジスタM1を通じて電流が流れ、結果、抵抗R2にノードND1を低電位側とした電圧V2が発生する。即ち、“V2>V1”を成立させる電圧降下が抵抗R2に発生し、抵抗R2にて発生した電圧降下がトランジスタM2のゲート閾電圧を超えることでトランジスタM2がオンとなる。
このように制御回路30は、基本駆動状態においてトランジスタM1及びM3をオンに制御し、この結果、抵抗R2に発生する電圧降下によりトランジスタM2をオンさせる。トランジスタM2がオンであるとき、出力端子OUTとトランジスタM1のドレインが導通する。結果、端子TVDRVから、発光素子2、出力端子OUT、トランジスタM2のチャネル(ドレイン-ソース間)、トランジスタM1のチャネル(ドレイン-ソース間)を経由してグランドに向かう駆動電流IDRVが発生し、これによって発光素子2が発光する。
ここで、図3の回路構成から理解されるよう、駆動回路10aでは、出力端子電圧VOUTが複数の抵抗(R1~R4)を用いて分圧され、分圧によって得られた電圧V1によりノードND1(従ってトランジスタM2のソース及びトランジスタM1のドレイン)がバイアスされると共に、分圧によって得られた電圧V2によりノードND2(従ってトランジスタM2のゲート)がバイアスされる。このため、各抵抗の抵抗値を適正に設定することで、トランジスタM1~M3の夫々における電極間電圧が全て3V以下に抑えられる。故に、トランジスタM1~M3として3V耐圧のMOSFETを用いることができる。
他方、ダイオードD1及びD2は静電保護素子であり、ダイオードD1及びD2により静電保護回路が形成される。抵抗R6及びR7も静電保護回路の構成要素であると解して良い。出力端子OUTが開放状態にあるときに出力端子OUTに、静電気等による短時間の過大電圧(以下、ESDパルスと称する)が加わることがある。出力端子OUTにESDパルスが加わったとき、出力端子OUTの電圧がダイオードD1の逆方向降伏電圧及びダイオードD2の逆方向降伏電圧の和を超えることで、ESDパルスによる電流がダイオードD2及びD1を通じてグランドに流れ、保護対象回路がESDパルスから保護される。ここで、保護対象回路はトランジスタM1~M3及び抵抗R1~R4を有する回路であり、静電保護回路は保護対象回路(特にトランジスタM1及びM2)よりも出力端子OUTに近い位置に設けられる。
ここで、図3の回路構成から理解されるよう、駆動回路10aでは、出力端子電圧VOUTが複数の抵抗(R5及びR6)を用いて分圧され、分圧によって得られた電圧よりダイオードD1及びD2間の接続ノードがバイアスされる。このため、各抵抗の抵抗値を適正に設定することで、ダイオードD1及びD2の夫々の電極間電圧(アノード及びカソード間電圧)が3V以下に抑えられる。
<<第2実施例>>
第2実施例を説明する。図3の駆動回路10aを図6の駆動回路10bへと変形することもできる。第2実施例に係る駆動回路10bを図1の駆動回路10として用いることができる。駆動回路10aにおいて、抵抗R5及びR6を削除する第1回路変形と、ダイオードD1のカソード及びダイオードD2のアノードをノードND1に接続する第2回路変形とを施すことで、駆動回路10bが得られる。第1回路変形及び第2回路変形以外、駆動回路10bは駆動回路10aと同様の構成を有し、且つ、第2実施例の動作は第1実施例の動作と同様である
図3の駆動回路10aにおける抵抗R6が、図6の駆動回路10bでは抵抗R1にて代用され、且つ、図3の駆動回路10aにおける抵抗R5が、図6の駆動回路10bでは抵抗R2~R4にて代用されている。第2実施例においても、静電保護回路(D1、D2)は保護対象回路(特にトランジスタM1及びM2)よりも出力端子OUTに近い位置に設けられる。
<<第3実施例>>
第3実施例を説明する。図3の駆動回路10aを図7の駆動回路10cへと変形することもできる。第3実施例に係る駆動回路10cを図1の駆動回路10として用いることができる。駆動回路10aにおいて、ダイオードD1及びD2並びに抵抗R5及びR6をトランジスタMa及びMb並びに抵抗Ra及びRbへと置換する第3回路変形を施すことで、駆動回路10cが得られる。第3回路変形以外、駆動回路10cは駆動回路10aと同様の構成を有し、且つ、第3実施例の動作は第1実施例の動作と同様である。但し、第3回路変形の適用に伴い、駆動回路10cではノードND1がトランジスタMa及びMb及び抵抗Rbに接続される。
具体的には、トランジスタMa及びMbはNチャネル型のMOSFETである。トランジスタMa及びMbは、トランジスタM1~M3と同様、3V耐圧のMOSFETである。トランジスタMbのドレインは出力端子OUTに接続される。トランジスタMbのソース及びトランジスタMaのドレインはノードND1に接続される。トランジスタMaのソースはグランドに接続される。抵抗RaはトランジスタMaのゲート及びソース間に接続される。即ち、抵抗Raの第1端はトランジスタMaのゲートに接続され、抵抗Raの第2端はトランジスタMaのソースに接続される(従ってグランドに接続される)。抵抗RbはトランジスタMbのゲート及びソース間に接続される。即ち、抵抗Rbの第1端はトランジスタMbのゲートに接続され、抵抗Rbの第2端はトランジスタMbのソースに接続される(従ってノードND1に接続される)。トランジスタMaのドレイン及びソース間には、ソースからドレインに向かう向きに順方向を有する寄生ダイオードが付加される(付加の様子は図示せず)。トランジスタMbのドレイン及びソース間には、ソースからドレインに向かう向きに順方向を有する寄生ダイオードが付加される(付加の様子は図示せず)。
トランジスタMa及びMbは静電保護素子であり、トランジスタMa及びMbにより静電保護回路が形成される。抵抗Ra及びRbも静電保護回路の構成要素であると解して良い。出力端子OUTにESDパルスが加わったとき、出力端子OUTの電圧がトランジスタMbの寄生ダイオードの逆方向降伏電圧及びトランジスタMaの寄生ダイオードの逆方向降伏電圧の和を超えることで、ESDパルスによる電流が各寄生ダイオードを通じてグランドに流れ、保護対象回路がESDパルスから保護される。第3実施例においても、静電保護回路(Ma、Mb)は保護対象回路(特にトランジスタM1及びM2)よりも出力端子OUTに近い位置に設けられる。
ここで、図7の回路構成から理解されるよう、駆動回路10cでは、出力端子電圧VOUTが複数の抵抗(R1~R4)を用いて分圧され、分圧によって得られた電圧によりトランジスタMa及びMb間の接続ノードがバイアスされる。このため、各抵抗の抵抗値を適正に設定することで、トランジスタMa及びMbの夫々における電極間電圧が全て3V以下に抑えられる。故に、トランジスタMa及びMbとして3V耐圧のMOSFETを用いることができる。
<<第4実施例>>
第4実施例を説明する。第4実施例では、第3実施例に係る駆動回路10cの構成を例にとって、駆動回路10cの各状態における電圧値の具体例を挙げる。尚、第4実施例では、トランジスタM1~M3のゲート閾電圧の大きさは0.5Vであるとする。更に、第4実施例では、駆動電圧VDRVが4.0Vであって、且つ、抵抗R1、R2、R3、R4の抵抗値が、夫々、15MΩ(メガオーム)、10MΩ、5MΩ、10MΩであるとする(図8~図11参照)。上述したようにトランジスタM1~M3、Ma及びMbは3V耐圧のMOSFETである。故に駆動電圧VDRV(4.0V)はトランジスタM1~M3、Ma及びMbの耐圧よりも高い。
半導体装置1の状態は、電源端子PWに電源電圧VDDが供給される電源オン状態と、電源端子PWへの電源電圧VDDの供給が遮断される電源オフ状態と、に大別される。電源オフ状態において電源端子PWの電位は0Vである。また電源オン状態及び電源オフ状態の何れにおいても駆動電圧VDRVは4.0Vに維持されているものとする。電源オン状態において、制御回路30は、駆動回路10cの状態をスタンバイ状態、基本駆動状態及びパワーダウン状態の何れかに設定することができる。
図8、図9、図10に、夫々、スタンバイ状態、基本駆動状態、パワーダウン状態における駆動回路10cの様子を示す。電源オン状態では半導体装置1における内部電圧VREGを生成する回路が動作し、ノードND4に内部電圧VREGが加わる。スタンバイ状態、基本駆動状態及びパワーダウン状態において、内部電圧VREGは1.8Vである。
図8のスタンバイ状態は、発光素子2への駆動電流IDRVの供給を準備している状態である。スタンバイ状態において、制御回路30によりトランジスタM3のゲート電位が0Vに設定されることでトランジスタM3がオンとされる。またスタンバイ状態において、制御回路30により定電流源12(図4参照)が非作動状態とされることでトランジスタのゲート電位が0Vに設定され、トランジスタM1がオフとなる。故に、オン状態のトランジスタM3により電圧V3が1.8Vになる一方で、出力端子OUTから抵抗R1~R3の直列回路を通じて微小電流が流れ、この微小電流により電圧V1及びV2が定まる。尚、当該微小電流は端子TVDRVから発光素子2を介して流れるが、これは駆動電流IDRVではなく、極めて小さい電流であるため発光素子2は発光しない(又は発光量を無視できる)。また、微小電流による発光素子2での電圧降下を無視する。
そうすると、スタンバイ状態において、出力端子電圧VOUTは4.0Vであり、且つ、電圧V1、V2は、夫々、約2.9V、約2.2Vとなる。スタンバイ状態において、“V2<V1”であるから、トランジスタM2はオフである。スタンバイ状態において、トランジスタM1~M3、Ma及びMbの夫々における電極間電圧が全て耐圧以下(3V以下)に抑えられることが分かる。
図9の基本駆動状態は、発光素子2へ駆動電流IDRVを供給している状態である。基本駆動状態において、制御回路30によりトランジスタM3のゲート電位が0Vに設定されることでトランジスタM3がオンとされる。また基本駆動状態において制御回路30により定電流源12(図4参照)が作動状態とされることでトランジスタのゲート電位が1.0Vとなり、トランジスタM1がオンとなる。オン状態のトランジスタM3により電圧V3が1.8Vになる一方で、ノードND4から、トランジスタM3、抵抗R3、抵抗R2、トランジスタM1を経由して流れる電流により、電圧V2が約1.3V、電圧V1が約0.3Vとなる。結果、トランジスタM2がオンとなる。
そうすると、端子TVDRVから、発光素子2、出力端子OUT、トランジスタM2及びトランジスタM1を通じて、定電流ICC(図4参照)に比例する駆動電流IDRVが流れて発光素子2が発光する。この際の発光素子2の電圧降下が約2.0Vであるとする。結果、基本駆動状態における出力端子電圧VOUTは約2.0Vとなる。基本駆動状態において、トランジスタM1~M3、Ma及びMbの夫々における電極間電圧が全て耐圧以下(3V以下)に抑えられることが分かる。
図10のパワーダウン状態は、発光素子2へ駆動電流IDRVを供給せず、半導体装置1の全体の消費電力を極力抑えた状態である。パワーダウン状態において、制御回路30によりトランジスタM3のゲート電位が1.8Vに設定されることでトランジスタM3がオフとされる。またパワーダウン状態において、制御回路30により定電流源12(図4参照)が非作動状態とされることでトランジスタのゲート電位が0Vに設定され、トランジスタM1がオフとなる。故に、出力端子OUTから抵抗R1~R4の直列回路を通じて微小電流が流れ、この微小電流により電圧V1~V3が定まる。尚、当該微小電流は端子TVDRVから発光素子2を介して流れるが、これは駆動電流IDRVではなく、極めて小さい電流であるため発光素子2は発光しない(又は発光量を無視できる)。また、微小電流による発光素子2での電圧降下を無視する。
そうすると、パワーダウン状態において、出力端子電圧VOUTは4.0Vであり、且つ、電圧V1、V2、V3は、夫々、2.5V、1.5V、1.0Vとなる。パワーダウン状態において、“V2<V1”であるから、トランジスタM2はオフである。パワーダウン状態において、トランジスタM1~M3、Ma及びMbの夫々における電極間電圧が全て耐圧以下(3V以下)に抑えられることが分かる。
図11に、電源オフ状態における駆動回路10cの様子を示す。電源オフ状態では制御回路30を含む半導体装置1内の各回路が動作しない。そうすると、電源オフ状態においてノードND4の電位は0Vであり、トランジスタM1及びM3の各ゲート電位も0VであるのでトランジスタM1及びM3はオフである。但し、図11の電源オフ状態では端子TVDRVに4.0Vの駆動電圧VDRVが加わることで出力端子OUTにも4.0Vの駆動電圧VDRVが加わる。このため、図11の電源オフ状態では、出力端子OUTより抵抗R1~R3を経由してから、抵抗R4を経由してグランドに向かう電路とトランジスタM3の寄生ダイオードを経由してノードND4に向かう電路とが形成される。それら2つの電路を経由して微小電流が流れ、この微小電流により電圧V1~V3が定まる。尚、当該微小電流は端子TVDRVから発光素子2を介して流れるが、これは駆動電流IDRVではなく、極めて小さい電流であるため発光素子2は発光しない(又は発光量を無視できる)。また、微小電流による発光素子2での電圧降下を無視する。
そうすると、電源オフ状態において、出力端子電圧VOUTは4.0Vであり、且つ、電圧V1、V2、V3は、トランジスタM3の寄生ダイオードの特性にもよるが、例えば、夫々、約2.25V、1.1V、0.5Vとなる。電源オフ状態において、“V2<V1”であるから、トランジスタM2はオフである。電源オフ状態において、トランジスタM1~M3、Ma及びMbの夫々における電極間電圧が全て3V以下に抑えられることが分かる。
<<第5実施例>>
第5実施例を説明する。第5実施例では、上述の各事項に対する変形技術、補足事項等を説明する。
本実施形態に係る駆動回路10と制御回路30とで、負荷2に対して駆動電流IDRVを供給する電流ドライバが形成されると考えることができる。上述の例では電流ドライバが近接センサに適用されている。
但し、本開示に係る電流ドライバの適用先は近接センサに限定されない。負荷2としての発光素子は照明用の発光素子であっても良い。負荷2は電流(IDRV)が供給されることで任意の機能を実現する負荷であれば任意である。
各実施形態に示されたFET(電界効果トランジスタ)のチャネルの種類は例示である。上述の主旨を損なわない形で、任意のFETのチャネルの種類はPチャネル型及びNチャネル型間で変更され得る。
不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、MOSFETとして上述された任意のトランジスタを、不都合が生じない限り、接合型FET、IGBT(Insulated Gate Bipolar Transistor)又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第1電極、第2電極及び制御電極を有する。FETにおいては、第1及び第2電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。IGBTにおいては、第1及び第2電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。IGBTに属さないバイポーラトランジスタにおいては、第1及び第2電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
<<付記>>
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
本開示の一側面に係る電流ドライバは、駆動電圧(VDRV)が加わる端子(TVDRV)と出力端子(OUT)との間に設けられる負荷(2)に対し、駆動電流(IDRV)を供給するよう構成される電流ドライバであって、前記出力端子とグランドとの間において互いに直列接続された第1トランジスタ(M1)及び第2トランジスタ(M2)と、前記第1トランジスタ及び前記第2トランジスタの状態を制御するよう構成された制御回路(30)と、を備え、前記第1トランジスタが前記第2トランジスタよりも低電位側に配置され、前記第1トランジスタ及び前記第2トランジスタがオンとされることで前記駆動電流が前記第1トランジスタ及び前記第2トランジスタを通じて前記負荷に供給され、前記出力端子に加わる出力端子電圧を複数の抵抗(R1~R4)を用いて分圧することで得た第1電圧(V1)及び第2電圧(V2)により、前記第1トランジスタ及び前記第2トランジスタ間の接続ノード、並びに、前記第2トランジスタの制御電極をバイアスする構成(第1の構成)である。
これにより、各トランジスタの電極間電圧を駆動電圧より小さい電圧に抑えることができる。結果、駆動電圧よりも低い耐圧のトランジスタにて電流ドライバを形成できる。
上記第1の構成に係る電流ドライバにおいて、前記第1トランジスタは、前記第1トランジスタ及び前記第2トランジスタ間の接続ノードに相当する第1ノード(ND1)とグランドとの間に設けられ、前記第2トランジスタは、前記出力端子に接続された第1電極、前記第1ノードに接続された第2電極、及び、第2ノード(ND2)に接続された制御電極を有し、前記出力端子電圧を前記複数の抵抗を用いて分圧することで、前記第1ノード及び前記第2ノードに、前記第1電圧及び前記第2電圧を発生させる構成(第2の構成)であっても良い。
上記第2の構成に係る電流ドライバにおいて、第3ノード(ND3)と所定電圧(VREG)が加わるべき第4ノード(ND4)との間に設けられた第3トランジスタ(M3)を更に備え、前記複数の抵抗は、前記第2トランジスタの前記第1電極及び前記第2電極間を接続する第1抵抗(R1)と、前記第2トランジスタの前記第2電極及び前記制御電極間を接続する第2抵抗(R2)と、前記第2ノード及び前記第3ノード間を接続する第3抵抗(R3)と、前記第3ノード及び前記グランド間を接続する第4抵抗(R4)と、を有する構成(第3の構成)であっても良い。
これにより、各トランジスタの電極間電圧を駆動電圧より小さい電圧に抑えることができる。結果、駆動電圧よりも低い耐圧のトランジスタにて電流ドライバを形成できる。
上記第3の構成に係る電流ドライバにおいて、前記制御回路は、前記第1トランジスタ及び前記第3トランジスタをオンとすることで前記第2抵抗に生じた電圧降下により前記第2トランジスタをオンさせ、これによって前記出力端子を前記第2トランジスタを介して前記第1トランジスタに導通させる構成(第4の構成)であっても良い。
上記第3又は第4の構成に係る電流ドライバにおいて、前記電流ドライバを含む装置(1)に対して電源電圧(VDD)が供給されているとき、前記第4ノードに前記所定電圧が加わり、前記制御回路は、前記第1トランジスタ及び前記第2トランジスタの状態を第1状態(スタンバイ状態)、第2状態(基本駆動状態)及び第3状態(パワーダウン状態)の何れかに制御し、前記第1状態では、前記第1トランジスタがオフ且つ前記第3トランジスタがオンとされ、前記第2状態では、前記第1トランジスタ及び前記第3トランジスタが共にオンとされ、前記第3状態では、前記第1トランジスタ及び前記第3トランジスタが共にオフとされ、前記駆動電圧は前記第1トランジスタ~前記第3トランジスタの耐圧よりも高く、前記第1状態~前記第3状態の何れにおいても、前記複数の抵抗により、前記第1トランジスタ~前記第3トランジスタの夫々における電極間電圧は前記耐圧以下とされる構成(第5の構成)であっても良い。
これにより、駆動電圧よりも低い耐圧のトランジスタにて電流ドライバを形成できる。
上記第5の構成に係る電流ドライバにおいて、前記装置に対する前記電源電圧の供給が途絶えることで前記第4ノード、前記第1トランジスタの制御電極及び前記第3トランジスタの制御電極にグランドの電位が加わる第4状態(電源オフ状態)において、前記出力端子に前記駆動電圧が加わるとき、前記複数の抵抗により、前記第1トランジスタ~前記第3トランジスタの夫々における電極間電圧は前記耐圧以下とされる構成(第6の構成)であっても良い。
これにより、駆動電圧よりも低い耐圧のトランジスタにて電流ドライバを形成できる。
上記第1~第6の構成の何れかに係る電流ドライバにおいて、前記出力端子とグランドとの間において互いに直列接続された第1静電保護素子(D1又はMa)及び第2静電保護素子(D2又はMb)を更に備え、前記第1静電保護素子が前記第2静電保護素子よりも低電位側に配置され、前記第1電圧により前記第1静電保護素子及び前記第2静電保護素子間の接続ノードをバイアスする(図6、図7参照)、又は、前記出力端子電圧を他の複数の抵抗(R5、R6)を用いて分圧することで得た電圧により前記第1静電保護素子及び前記第2静電保護素子間の接続ノードをバイアスする(図3参照)構成(第7の構成)であっても良い。
これにより、駆動電圧よりも低い耐圧の静電保護素子を電流ドライバにて用いることができる。
上記第7の構成に係る電流ドライバにおいて、各静電保護素子は、グランドから前記出力端子に向かう向きに順方向を有するダイオード(D1、D2)である、又は、グランドから前記出力端子に向かう向きに順方向を有する寄生ダイオードを含むMOSFET(Ma、Mb)である構成(第8の構成)であっても良い。
上記第1~第8の構成の何れかに係る電流ドライバにおいて、前記負荷は発光素子である構成(第9の構成)であっても良い。
SYS センサシステム
1 半導体装置
2 負荷(発光素子)
3 MPU
10、10a、10b、10c 駆動回路
20 受光回路
21 受光素子
22 IV変換回路
23 ADC
PW 電源端子
OUT 出力端子
GND グランド端子
SCL、SDA 通信端子
VDD 電電減圧
DRV 駆動電圧
DRV 駆動電流
REG 内部電圧
VDRV 端子
M1~M3、M11、Ma、Mb トランジスタ
R1~R6、Ra、Rb 抵抗
D1、D2 ダイオード
ND1~ND4 ノード
11 カレントミラー回路
12 定電流源

Claims (9)

  1. 駆動電圧が加わる端子と出力端子との間に設けられる負荷に対し、駆動電流を供給するよう構成される電流ドライバであって、
    前記出力端子とグランドとの間において互いに直列接続された第1トランジスタ及び第2トランジスタと、
    前記第1トランジスタ及び前記第2トランジスタの状態を制御するよう構成された制御回路と、を備え、
    前記第1トランジスタが前記第2トランジスタよりも低電位側に配置され、前記第1トランジスタ及び前記第2トランジスタがオンとされることで前記駆動電流が前記第1トランジスタ及び前記第2トランジスタを通じて前記負荷に供給され、
    前記出力端子に加わる出力端子電圧を複数の抵抗を用いて分圧することで得た第1電圧及び第2電圧により、前記第1トランジスタ及び前記第2トランジスタ間の接続ノード、並びに、前記第2トランジスタの制御電極をバイアスする
    、電流ドライバ。
  2. 前記第1トランジスタは、前記第1トランジスタ及び前記第2トランジスタ間の接続ノードに相当する第1ノードとグランドとの間に設けられ、
    前記第2トランジスタは、前記出力端子に接続された第1電極、前記第1ノードに接続された第2電極、及び、第2ノードに接続された制御電極を有し、
    前記出力端子電圧を前記複数の抵抗を用いて分圧することで、前記第1ノード及び前記第2ノードに、前記第1電圧及び前記第2電圧を発生させる
    、請求項1に記載の電流ドライバ。
  3. 第3ノードと所定電圧が加わるべき第4ノードとの間に設けられた第3トランジスタを更に備え、
    前記複数の抵抗は、
    前記第2トランジスタの前記第1電極及び前記第2電極間を接続する第1抵抗と、
    前記第2トランジスタの前記第2電極及び前記制御電極間を接続する第2抵抗と、
    前記第2ノード及び前記第3ノード間を接続する第3抵抗と、
    前記第3ノード及び前記グランド間を接続する第4抵抗と、を有する
    、請求項2に記載の電流ドライバ。
  4. 前記制御回路は、前記第1トランジスタ及び前記第3トランジスタをオンとすることで前記第2抵抗に生じた電圧降下により前記第2トランジスタをオンさせ、これによって前記出力端子を前記第2トランジスタを介して前記第1トランジスタに導通させる
    、請求項3に記載の電流ドライバ。
  5. 前記電流ドライバを含む装置に対して電源電圧が供給されているとき、前記第4ノードに前記所定電圧が加わり、前記制御回路は、前記第1トランジスタ及び前記第2トランジスタの状態を第1状態、第2状態及び第3状態の何れかに制御し、
    前記第1状態では、前記第1トランジスタがオフ且つ前記第3トランジスタがオンとされ、
    前記第2状態では、前記第1トランジスタ及び前記第3トランジスタが共にオンとされ、
    前記第3状態では、前記第1トランジスタ及び前記第3トランジスタが共にオフとされ、
    前記駆動電圧は前記第1トランジスタ~前記第3トランジスタの耐圧よりも高く、
    前記第1状態~前記第3状態の何れにおいても、前記複数の抵抗により、前記第1トランジスタ~前記第3トランジスタの夫々における電極間電圧は前記耐圧以下とされる
    、請求項3に記載の電流ドライバ。
  6. 前記装置に対する前記電源電圧の供給が途絶えることで前記第4ノード、前記第1トランジスタの制御電極及び前記第3トランジスタの制御電極にグランドの電位が加わる第4状態において、前記出力端子に前記駆動電圧が加わるとき、前記複数の抵抗により、前記第1トランジスタ~前記第3トランジスタの夫々における電極間電圧は前記耐圧以下とされる
    、請求項5に記載の電流ドライバ。
  7. 前記出力端子とグランドとの間において互いに直列接続された第1静電保護素子及び第2静電保護素子を更に備え、
    前記第1静電保護素子が前記第2静電保護素子よりも低電位側に配置され、
    前記第1電圧により、又は、前記出力端子電圧を他の複数の抵抗を用いて分圧することで得た電圧により、前記第1静電保護素子及び前記第2静電保護素子間の接続ノードをバイアスする
    、請求項1~6の何れかに記載の電流ドライバ。
  8. 各静電保護素子は、グランドから前記出力端子に向かう向きに順方向を有するダイオードである、又は、グランドから前記出力端子に向かう向きに順方向を有する寄生ダイオードを含むMOSFETである
    、請求項7に記載の電流ドライバ。
  9. 前記負荷は発光素子である
    、請求項1~6の何れかに記載の電流ドライバ。
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